KR101321438B1 - 통신 시스템에서 메모리 확장 장치 - Google Patents

통신 시스템에서 메모리 확장 장치 Download PDF

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Abstract

본 발명은 대용량의 데이터 저장을 요구하는 시스템에서 메모리 확장 장치에 관한 것으로서, 상기 데이터를 저장하는 확장 메모리와, 상기 확장 메모리가 상기 시스템의 일반 버스 또는 고속 버스(High Speed BUS)에 정합되도록 제어하는 제어부와, 상기 제어부의 제어에 따라 상기 확장 메모리를 상기 일반 버스 또는 고속 버스에 정합시키는 메모리 정합부를 포함하며, 상기 메모리 정합부는, 상기 메모리 정합 제어부의 제어에 따라 상기 일반 버스, 고속 버스 및 확장 메모리와의 연결을 제어하는 인터페이스와, 상기 인터페이스는, 상기 일반 버스와 상기 확장 메모리를 연결하도록 제어하는 일반 버스 인터페이스와, 상기 고속 버스와 상기 확장 메모리를 연결하도록 제어하는 고속 버스 인터페이스와, 상기 확장 메모리와 상기 메모리 정합부를 연결하도록 제어하는 메모리 정합 인터페이스를 포함하여, 메모리 용량 및 대역폭을 향상시켜 대용량의 데이터를 저장하고, 고속의 데이터 전송을 수행할 수 있는 이점이 있다.
메모리 확장, 메모리 제어부, 병렬 구조, 주소 공간(Address Space)

Description

통신 시스템에서 메모리 확장 장치{APPARATUS FOR EXTENDING MEMORY IN COMMUNICATION SYSTEM}
도 1은 종래 기술에 따른 통신 시스템의 내부 구조를 도시하는 도면,
도 2는 본 발명에 따른 통신 시스템의 메모리 확장 구조를 도시하는 도면, 및
도 3은 본 발명에 따른 FPGA의 내부 구조를 도시하는 도면.
본 발명은 통신 시스템에서 메모리 확장 장치에 관한 것으로서, 특히 대용량의 데이터 저장을 요구하는 통신 시스템에서 메모리를 확장하기 위한 장치에 관한 것이다.
종래 기술에 따른 통신 시스템의 내부 구조는 하기 도 1에 도시된 바와 같이 구성된다.
도 1은 종래 기술에 따른 통신 시스템의 내부 구조를 도시하고 있다.
상기 도 1에 도시된 바와 같이 상기 통신 시스템은 SoC(System on a Chip)(100), DRAM(Dynamic Random Access Memory)(110), HPI(Host Port Interface) 버스(BUS)(120) 및 주변 디바이스(Etc. Device)(130)를 포함하여 구성된다.
상기 SoC(100)는 중앙 처리 장치(Central Processing Unit : 이하 CPU라 칭함)(101), DMA(Direct Memory Access) 제어부(103), DRAM 제어부(105), HPI 제어부(107)를 포함하여 구성된다.
상기 CPU(101)는 상기 통신 시스템의 전체적인 동작을 제어하며, 상기 DRAM(110)에 데이터를 저장하거나 읽을 수 있도록 상기 DRAM 제어부(105)를 제어한다.
상기 DMA 제어부(103)는 상기 CPU(101)의 제어 없이 상기 주변 디바이스(130)가 DRAM(110)과 직접 데이터를 송수신할 수 있도록 제어한다. 따라서, 상기 DMA 제어부(103)는 상기 DRAM(110)와 데이터를 송수신하는 상기 주변 장치(130)의 입출력 속도를 향상시킬 수 있다.
상기 DRAM 제어부(105)는 상기 SoC(100)에서 상기 DRAM(110)을 제어할 수 있도록 상기 SoC(100)와 상기 DRAM(110)을 연결한다. 즉, 상기 DRAM 제어부(105)는 상기 CPU(101) 또는 상기 DMA 제어부(103)의 제어에 따라 상기 DRAM(110)에 데이터를 저장하거나 상기 DRAM(110)에 저장된 데이터를 읽는 기능을 수행한다.
상기 HPI 제어부(107)는 상기 SoC(100)가 상기 HPI 버스(120)를 통해 주변 디바이스(130)들과 연결되도록 제어한다. 이때, 상기 SoC(100)에 포함되는 각각의 모듈들은 시스템 버스(109)를 이용하여 통신을 수행한다.
상기 DRAM(110)은 상기 DRAM 제어부(105)의 제어에 따라 데이터를 저장한다. 상기 HPI 버스(120)는 상기 SoC(100)와 주변 디바이스(130)들이 신호를 송수신하기 위한 경로를 나타낸다.
상술한 바와 같이 통신 시스템에서 상기 메모리(예 : DRAM)를 제어하기 위해서는 메모리 제어부(예 : DRAM 제어부)가 필요하다. 따라서, 상기 통신 시스템의 메모리를 늘리기 위해서는 메모리 제어부를 추가적으로 구성해야한다. 하지만, 상기 도 1에 도시된 바와 같이 상기 통신 시스템의 상기 SoC의 내부에서 고속의 시스템 버스로 연결된 DRAM 제어부만으로 구성되는 경우, 보드 레벨(Board Level)에서 상기 시스템 버스에 DRMA 제어부의 추가가 불가능하다. 따라서, 제한된 용량 및 제한된 대역폭의 DRAM만을 사용해야하는 문제점이 있다.
따라서, 본 발명의 목적은 통신 시스템에서 메모리를 확장하기 위한 장치를 제공함에 있다.
본 발명의 다른 목적은 통신 시스템에서 메모리 확장을 위해 추가되는 메모리와 버스(예 : HPI 버스 또는 일반 포트(Generic Port) 버스)의 서로 다른 버스 대역, 주소 공간, 동작 주파수를 정합시키기 위한 장치를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 대용량의 데이터 저장을 요구하는 시스템에서 메모리 확장 장치는, 상기 데이터를 저장하는 확장 메모리와, 상기 확장 메모리가 상기 시스템의 일반 버스 또는 고속 버스(High Speed BUS)에 정합되도록 제어하는 제어부와, 상기 제어부의 제어에 따라 상기 확장 메모리를 상기 일반 버스 또는 고속 버스에 정합시키는 메모리 정합부를 포함하며, 상기 메모리 정합부는, 상기 메모리 정합 제어부의 제어에 따라 상기 일반 버스, 고속 버스 및 확장 메모리와의 연결을 제어하는 인터페이스와, 상기 인터페이스는, 상기 일반 버스와 상기 확장 메모리를 연결하도록 제어하는 일반 버스 인터페이스와, 상기 고속 버스와 상기 확장 메모리를 연결하도록 제어하는 고속 버스 인터페이스와, 상기 확장 메모리와 상기 메모리 정합부를 연결하도록 제어하는 메모리 정합 인터페이스를 포함하는 것을 특징으로 한다.
본 발명의 제 2 견지에 따르면, 상기 메모리 정합부는, 상기 제어부의 제어에 따라 상기 메모리 정합부를 제어하는 메모리 정합 제어부와, 상기 메모리 정합 제어부의 제어에 따라 상기 일반 버스, 고속 버스 및 확장 메모리와의 연결을 제어하는 인터페이스와, 상기 일반 버스, 고속 버스 및 확장 메모리 간 동기를 맞추기 위한 버퍼를 포함하여 구성되는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단 된 경우 그 상세한 설명은 생략한다.
이하 본 발명은 통신 시스템에서 메모리를 확장하기 위한 기술에 대해 설명한다.
도 2는 본 발명에 따른 통신 시스템의 메모리 확장 구조를 도시하고 있다. 이하 설명에서 메모리는 DRAM(Dynamic Random Access Memory)을 사용하는 것을 예를 들어 설명한다.
상기 도 2에 도시된 바와 같이 상기 통신 시스템은 SoC(System on a Chip)(200), DRAM(210), HPI(Host Port Interface) 버스(BUS)(220), 주변 장치(Etc. Device)(230) 및 확장 메모리(240), 고속 버스(High Speed BUS)(270)를 포함하여 구성된다.
상기 SoC(200)는 중앙 처리 장치(Central Processing Unit : 이하 CPU라 칭함)(201), DMA(Direct Memory Access) 제어부(203), DRAM 제어부(205), HPI 제어부(207)를 포함하여 구성된다.
상기 CPU(201)는 상기 통신 시스템의 전체적인 동작을 제어한다. 더욱이 본 발명에 따라 상기 CPU(201)는 상기 SoC(200)에 연결된 상기 DRAM(210)과 확장 메모리(240)를 제어한다. 예를 들어, 상기 CPU(201)는 상기 DRAM(210)에 에 데이터를 저장하거나 읽을 수 있도록 상기 DRAM 제어부(205)를 제어한다. 또한, 상기 CPU(201)는 상기 확장 메모리(240)를 제어하기 위해 상기 확장 메모리(240)의 제어를 담당하는 FPGA(241)를 제어한다.
상기 DMA 제어부(203)는 상기 CPU(201)의 제어 없이 상기 주변 디바이스(230)가 상기 DRAM(210) 또는 확장 메모리(240)와 직접 데이터를 송수신할 수 있도록 제어한다. 따라서, 상기 DMA 제어부(203)는 상기 DRAM(210) 또는 확장 메모리(240)과 데이터를 송수신하는 상기 주변 디바이스(230)의 입출력 속도를 향상시킬 수 있다.
상기 DRAM 제어부(205)는 상기 SoC(200)에서 상기 DRAM(210)을 제어할 수 있도록 상기 SoC(200)와 상기 DRAM(210)을 연결한다. 즉, 상기 DRAM 제어부(205)는 상기 CPU(201) 또는 상기 DMA 제어부(203)의 제어에 따라 상기 DRAM(210)에 데이터 를 저장하거나 상기 DRAM(210)에 저장된 데이터를 읽는 기능을 수행한다.
상기 HPI 제어부(207)는 상기 SoC(200)가 상기 HPI 버스(220)를 통해 주변 장치(230) 또는 확장 메모리(240)와 연결되도록 제어한다. 이때, 상기 SoC(200)에 포함되는 각각의 모듈들은 시스템 버스(209)를 이용하여 통신을 수행한다.
상기 DRAM(210)은 상기 SoC(200)에 연결되어 상기 DRAM 제어부(205)의 제어에 따라 데이터를 저장한다. 상기 HPI 버스(220)는 상기 SoC(200)와 주변 장치(230)들 및 상기 확장 메모리(240)에 대한 신호의 송수신을 위한 버스를 나타낸다. 여기서, 상기 HPI버스는 일반 포트 버스(Generic Port BUS)를 사용할 수도 있다.
상기 확장 메모리(240)는 FPGA(Field-Programmable Gate Array)(241), DRAM 제어부(243, 244) 및 DRAM(245, 246)를 포함하여 구성된다.
상기 FPGA(241)는 상기 SoC(200)에서 상기 DRAM(245, 246)을 제어할 수 있도록 상기 HCI 버스(220)와 상기 DRAM 제어부(243, 244)의 로컬 버스 접속을 제어한다. 즉, 상기 HPI 버스(220)와 상기 DRAM 제어부(243, 244)는 서로 다른 버스 폭(BUS width), 주소 공간(Address Space) 및 동작 주파수를 갖는다. 따라서, 상기 FPGA(241)는 상기 HPI 버스(220)와 상기 DRAM 제어부(243, 244)의 로컬 버스 접속을 제어한다.
상기 DRAM 제어부(243, 244)는 상기 FPGA(241)의 제어에 따라 상기 DRAM(245, 246)을 제어한다. 상기 DRAM 제어부(243, 244)는 상기 SoC(200) 또는 고속 디바이스(251)가 상기 각각 DRAM 제어부(243, 244)에 연결된 DRAM(245, 246)에 데이터를 저장하고나 읽을 수 있도록 제어한다.
상기 DRAM(245, 246)은 상기 DRAM 제어부(243, 244)의 제어에 따라 상기 SoC(200) 또는 고속 디바이스(251)의 데이터를 저장한다. 여기서, 상기 DRAM(245, 246)은 병렬로 연결된다. 따라서, 상기 확장 메모리(240)는 상기 고속 버스(250)를 통해 상기 고속 디바이스(251)가 원하는 대역폭의 데이터를 지원할 수 있다. 즉, N개의 DRAM이 병렬로 연결되면 상기 확장 메모리(240)가 지원할 수 있는 대역폭을 N배 증가시킬 수 있으므로 상기 고속 디바이스(251)가 원하는 대역폭의 데이터를 지원할 수 있다.
상기 고속 버스(250)는 상기 확장된 메모리를 통해 고속의 데이터 전송을 요구하는 고속 디바이스(251)들로 고속의 데이터를 전송하기 위한 경로를 나타낸다.
이하 설명은 상기 통신 시스템에서 상기 HPI 버스(220)와 DRAM 제어부(243, 244)의 연결을 제어하는 FPGA(241)의 내부 구성에 대해 설명한다.
도 3은 본 발명에 따른 FPGA의 내부 구조를 도시하고 있다. 이하 설명은 상기 도 2의 FPGA(241)의 내부 블록 구성을 도시한다.
상기 도 3에 도시된 바와 같이 상기 FPGA(241)는 제어부(301), HPI 인터페이스(303), 버퍼(305), 스위치(307), DRAM 제어 버스 인터페이스(309) 및 고속 버스 인터페이스(311)를 포함하여 구성된다.
먼저 상기 제어부(301)는 레지스터(321)와 주소 발생부(323)를 포함하여 구성되며, 상기 FPGA(241)의 전체 동작을 제어한다.
상기 레지스터(321)는 상기 CPU(201)로부터 수신되는 제어정보를 저장한다. 여기서, 상기 CPU(201)로부터 수신되는 제어정보는, 상기 SoC(200) 또는 고속 디바이스(251)들이 사용할 DRAM 정보를 포함한다. 이때, 상기 SoC(200) 또는 고속 디바이스(251)들이 사용할 DRAM 정보는 상기 특정 DRAM을 제어하기 위한 DRAM 제어부 정보를 나타낸다. 또한, 상기 SoC(200) 또는 고속 디바이스(251)들이 데이터를 입출력하는데 사용할 데이터 버스트의 길이 정보를 포함한다. 이때, 상기 데이터 버스트의 길이에 따라 상기 제어부(301)는 단일 모드(Single Mode) 또는 버스트 모드(Burst Mode)로 구분하여 상기 FPGA(240)을 제어한다.
상기 주소 발생부(323)는 주소 공간(Address Space)이 다른 장치 간 정합을 위해 주소를 재설정하는 기능을 수행한다. 예를 들어, 상기 DRAM 제어부(243, 244)의 주소 공간이 상기 HPI 버스(220)의 주소 공간보다 큰 경우, 상기 FPGA(241)는 상기 DRAM 제어부(243, 244)의 주소 공간을 상기 HCI 버스(220)의 주소 공간의 크기로 분할하여 사용한다. 이 경우, 상기 주소 발생부(323)는 상기 HCI 버스(220)의 주소 공간 크기로 분할된 주소와 상기 분할된 주소의 블록 인덱스를 이용하여 상기 HCI 버스(220)가 상기 DRAM 제어부(243, 244)에 접속하도록 한다.
상기 HPI 인터페이스(303)는 상기 제어부(301)의 제어에 따라 상기 HCI 버스(220)와 상기 확장 메모리(240)의 연결을 제어한다. 즉, 상기 HPI 인터페이스(303)는 상기 확장 메모리(240)와 상기 HPI 버스(220)가 데이터를 송수신하도록 제어한다. 이때, 상기 HPI 인터페이스(303)는 상기 HPI버스(220)로부터 수신되는 상기 CPU(201)의 제어 정보를 상기 제어부(301)로 제공한다.
상기 DRAM 제어 버스 인터페이스(309)는 상기 FPGA(241)와 상기 DRAM 제어부(243, 244)의 연결을 제어한다.
상기 고속 버스 인터페이스(311)는 상기 제어부(301)의 제어에 따라 상기 통신 시스템의 고속 버스(250)와 상기 확장 메모리(240)의 연결을 제어한다. 즉, 상기 고속 버스 인터페이스(311)는 상기 확장 메모리(240)와 상기 고속 버스(250)가 데이터를 송수신하도록 제어한다.
상기 버퍼(305)는 상기 FPGA(241) 내부에서 상기 제어부(301), HPI 인터페이스(303), 고속 버스 인터페이스(311) 간에 데이터를 송수신하는 버스들이 비동기적으로 동작하므로 상기 각 버스들의 동기를 맞추기 위해 사용된다. 여기서, 상기 버퍼(305)는 FIFO(First Input First Putput) 버퍼로 구성된다. 이때, 상기 FIFO는, 하나의 DRAM 제어부에 대해 다수의 FIFO로 구성될 수 있다.
상기 스위치(307)는 상기 제어부(301)의 제어에 따라 상기 확장 메모리(240)를 사용하는 주체를 스위칭한다. 즉, 상기 스위치(307)는 상기 SoC(200)와 고속 디바이스(251)가 상기 확장 메모리(240)를 동시에 사용하지 못하도록 상기 제어부(301)의 제어에 따라 상기 확장 메모리(240)를 사용할 주체를 선택하여 스위칭한다.
이하 설명은 상기 도 3에 도시된 바와 같이 구성된 FPGA(240)에서 상기 제어부(301)의 제어에 따라 동작하는 단일 모드와 버스트 모드의 동작을 예를 들어 설명한다.
먼저, 상기 단일 모드에서 데이터를 저장하는 경우, 저장하기 위한 데이터는 상기 제어부(301)에 의해 선택된 DRAM 제어부의 버퍼(305)에 순차적으로 저장된다. 이후, 상기 버퍼(305)에 저장된 데이터를 상기 선택된 DRAM 제어부의 지역 데이터 버스(Local data BUS)로 전송된다. 이때, 상기 지역 데이터 버스를 통해 상기 주소 발생부(323)에서 생성된 주소도 함께 전송된다. 따라서, 상기 주소에 해당하는 DRAM에 상기 데이터를 저장한다. 만일, 여러 개의 DRAM 제어부가 선택되면, 각각의 지역 데이터 버스를 이용하여 병렬로 처리된다.
다음으로 단일 모드에서 데이터를 읽는 경우, 상기 주소 발생부(323)는 상기 HPI 버스(220)를 통해 입력된 주소와 레지스터(321)에 저장된 블록 선택 값을 이용하여 주소를 생성한다. 이후, 상기 생성된 주소를 선택된 DRAM 제어부의 지역 주소 버스로 전송하여 해당 DRAM에 저장된 데이터를 읽어 상기 버퍼(305)에 기록한다. 상기 버퍼(305)에 DRAM에서 읽어온 데이터를 모두 기록한 후, 상기 버퍼(305)에 기록된 데이터를 순차적으로 상기 HPI 버스(220)로 전송한다.
상기 버스트 모드에서 데이터를 저장하거나 읽는 동작은 상기 단일 모드와 동일하지만, 상기 제어부(301)에서 제공하는 버스트 길이 단위로 데이터를 저장하거나 읽는다.
상술한 실시 예는 상기 FPGA(241)을 이용하여 상기 HPI 버스(220)와 상기 DRAM 제어부(243, 244)의 연결을 제어하는 것을 예를 들어 설명하였지만, PLD(Programmable Logic Device)를 사용하여 구현할 수도 있다. 또한, 상기 메모리 확장 기술은 상기 통신 시스템뿐만 아니라 대용량의 데이터 저장을 요구하거나 고속의 데이터를 전송하기 위한 다른 시스템에도 동일하게 적용할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 통신시스템에서 중앙 처리 장치(Central Processing Unit)의 일반 버스에 메모리와 메모리 제어부를 병렬로 추가함으로써, 메모리 용량 및 대역폭을 향상시켜 대용량의 데이터를 저장하고, 고속의 데이터 전송을 수행할 수 있는 이점이 있다.

Claims (9)

  1. 대용량의 데이터 저장을 요구하는 시스템에서 메모리 확장 장치에 있어서,
    상기 데이터를 저장하는 확장 메모리와,
    상기 확장 메모리가 상기 시스템의 일반 버스 또는 고속 버스(High Speed BUS)에 정합되도록 제어하는 제어부와,
    상기 제어부의 제어에 따라 상기 확장 메모리를 상기 일반 버스 또는 고속 버스에 정합시키는 메모리 정합부를 포함하며,
    상기 메모리 정합부는,
    상기 제어부의 제어에 따라 상기 일반 버스, 고속 버스 및 확장 메모리와의 연결을 제어하는 인터페이스를 포함하고,
    상기 인터페이스는,
    상기 일반 버스와 상기 확장 메모리를 연결하도록 제어하는 일반 버스 인터페이스와,
    상기 고속 버스와 상기 확장 메모리를 연결하도록 제어하는 고속 버스 인터페이스와,
    상기 확장 메모리와 상기 메모리 정합부를 연결하도록 제어하는 메모리 정합 인터페이스를 포함하여 구성하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    상기 확장 메모리는,
    상기 데이터를 저장하는 저장부와,
    상기 저장부에 데이터를 저장하거나, 상기 저장된 데이터를 읽도록 제어하는 메모리 제어부를 포함하여 구성되는 것을 특징으로 하는 장치.
  3. 제 2항에 있어서,
    상기 저장부는, 병렬로 연결되는 것을 특징으로 하는 장치.
  4. 제 1항에 있어서,
    상기 메모리 정합부는, FPGA(Field-Programmable Gate Array) 또는 PLD(Programmable Logic Device)인 것을 특징으로 하는 장치.
  5. 제 1항에 있어서,
    상기 메모리 정합부는,
    상기 제어부의 제어에 따라 상기 메모리 정합부를 제어하는 메모리 정합 제어부와,
    상기 일반 버스, 고속 버스 및 확장 메모리 간 동기를 맞추기 위한 버퍼를 포함하여 구성되는 것을 특징으로 하는 장치.
  6. 제 5항에 있어서
    상기 메모리 정합 제어부는,
    상기 일반 버스와 고속 버스가 상기 확장 메모리를 동시에 접속하지 못하도록 제어하고,
    상기 일반 버스 또는 고속 버스가 저장하거나 읽을 데이터의 크기에 따라 상기 확장 메모리의 병렬로 연결된 저장부들 중 사용할 저장부를 선택하는 것을 특징으로 하는 장치.
  7. 제 5항에 있어서,
    상기 메모리 정합 제어부는,
    상기 일반 버스와 확장 메모리의 주소 공간(Address Space)이 다를 경우, 상기 일반 버스와 확장 메모리의 주소 공간을 정합시키는 것을 특징으로 하는 장치.
  8. 제 1항에 있어서,
    상기 일반 버스는, HPI(Host Port Interface)버스 또는 일반 포트(Generic Port) 버스인 것을 특징으로 하는 장치.
  9. 삭제
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