JP2010003396A - 半導体記憶装置及びそのデータ入出力方法 - Google Patents

Abstract

【課題】従来の半導体記憶装置は、データの転送速度を高めることができない問題があった。
【解決手段】本発明にかかる半導体記憶装置は、外部から入力される書き込みデータを保持する第１のサブアレイ（データ用サブアレイ）と、書き込みデータに含まれるデータの組み合わせに基づき前記書き込みデータに対応付けられた判定ビット情報を生成する入力データ認識回路２１と、判定用ビット情報を保持する第２のサブアレイ（判定用サブアレイ）と、判定用ビット情報に基づき、第１のサブアレイに格納された読み出しデータを選択的に指定する内部アドレスを生成する内部アドレス生成回路２４と、内部アドレスにより選択された読み出しデータを出力する出力回路２５と、を備えるものである。
【選択図】図２

Description

本発明は半導体記憶装置及びそのデータ入出力方法に関し、特にバースト動作によりデータの読み出しを行う半導体記憶装置及びそのデータ入出力方法に関する。

近年、情報処理の高度化に伴いデータ処理速度の高速化が求められている。情報処理では、行列計算や画像処理等のように多次元の空間を有するデータを扱う場合がある。例えば、画像処理においては、表示装置の高精細化が進み、より高速により多くの画素を表示することが求められる。そこで、格子状に配列された記憶セルを有する記憶装置を用い、記憶装置上に多次元空間を再現し、データの空間上でのアドレスと記憶装置上でのアドレスを対応付けることで、データ処理の高速化を実現することが提案されている。このようなデータ処理の方法の例が特許文献１に開示されている。

特許文献１に示される半導体記憶装置のブロック図を図９に示す。この例では、半導体記憶装置は、複数のサブアレイ１０６−０〜１０６−７を有し、矩形データの異なる行のデータを異なるサブアレイに記憶する。そして、データの書き込み及び読み出しを並列化して行うことで、処理の高速化を実現する。

また、特許文献２では、グラフィックスエンジンとメモリとのデータの送受信を、一度の書き込み命令又は読み出し命令によって複数のデータを連続して転送するバースト動作により行う。これによって、特許文献２では、画像データの転送速度を高速化している。
特開平１０−１１２１７９公報 特開２００６−２０９６５１公報

しかしながら、三次元の画像を扱う場合、三次元画像のピクセルの座標を正しく扱うために、表示に用いられる画像データに加えて表示に用いられないデータもメモリに格納される。そのため、特許文献１、２のいずれの技術においても、三次元画像のデータを扱う場合、本来表示に用いられるデータよりも多くのデータをグラフィックスエンジン（又は演算回路）との間で転送しなければならず、システムの高速化の妨げになっている問題があった。

本発明にかかる半導体記憶装置の一態様は、外部から入力される書き込みデータを保持する第１のサブアレイと、前記書き込みデータに含まれるデータの組み合わせに基づき前記書き込みデータに対応付けられた判定ビット情報を生成する入力データ認識回路と、前記判定用ビット情報を保持する第２のサブアレイと、前記判定用ビット情報に基づき、前記第１のサブアレイに格納された読み出しデータを選択的に指定する内部アドレスを生成する内部アドレス生成回路と、前記内部アドレスにより選択された前記読み出しデータを出力する出力回路と、を備えるものである。

本発明にかかる半導体記憶装置の別の態様は、外部から入力される書き込みデータを保持するサブアレイと、前記サブアレイに格納された読み出しデータに含まれるデータの組み合わせに基づき前記読み出しデータに対応付けられた判定ビット情報を生成する出力データ認識回路と、前記判定用ビット情報に基づき、前記読み出しデータを選択的に指定する内部アドレスを生成する内部アドレス生成回路と、前記読み出しデータを保持し、前記内部アドレスにより選択された前記読み出しデータを出力する出力回路と、を有するものである。

本発明に係る半導体装置の別の態様は、外部から入力されるデータを保持する第１のサブアレイと、前記データに含まれる値の組み合わせに基づき前記データに対応する判定ビット情報を生成するデータ認識回路と、前記第１のサブアレイに格納された前記データを選択的に指定する内部アドレスを前記判定用ビット情報に基づき生成する内部アドレス生成回路と、前記内部アドレスにより選択された前記データを出力する出力回路と、を有するものである。

また、本発明にかかる半導体記憶装置のデータ入出力方法は、外部から入力される書き込みデータを保持し、前記書き込みデータに含まれるデータの組み合わせに基づき判定ビット情報を生成し、前記判定用ビット情報に基づき、読み出しデータを選択的に指定する内部アドレスを生成し、前記内部アドレスにより選択された前記読み出しデータを出力するものである。

また、本発明にかかる半導体記憶装置の別のデータ入出力方法は、外部から入力される書き込みデータを保持し、読み出しデータとして出力される前記書き込みデータに含まれるデータの組み合わせに基づき判定ビット情報を生成し、前記判定用ビット情報に基づき、前記読み出しデータを選択的に指定する内部アドレスを生成し、前記内部アドレスにより選択された前記読み出しデータを出力するものである。

本発明にかかる半導体記憶装置の別のデータ入出力方法は、外部から入力されるデータを保持し、前記データに含まれる値の組み合わせに基づき判定ビット情報を生成し、前記判定用ビット情報に基づき前記データを選択的に指定する内部アドレスを生成し、前記内部アドレスにより選択された前記データを出力するものである。

本発明にかかる半導体記憶装置及びそのデータ入出力方法によれば、外部から入力された書き込みデータ又はサブアレイから出力された読み出しデータに基づき生成される判定ビット情報を用いて、出力する読み出しデータを選択的に指定する内部アドレスを生成する。そして、内部アドレスにより指定された読み出しデータのみを出力する。そのため、本発明にかかる半導体記憶装置及びそのデータ入出力方法では、判定ビット情報を予め利用される読み出しデータのみが選択される情報とすることで、必要なデータのみを選択的に転送することができる。

本発明にかかる半導体記憶装置及びそのデータ入出力方法によれば、半導体記憶装置からのデータ転送時間を短縮することができる。

実施の形態１
以下、本発明の実施の形態について図面を参照して説明する。図１に本実施の形態にかかる半導体記憶装置（以下、メモリと称す）を搭載する表示システムのブロック図を示す。図１に示すように、表示システムは、演算回路（例えば、ＣＰＵ：Central Processing Unit）１０、メモリ１１、グラフィックスエンジン１２、表示装置１３を有する。

ＣＰＵ１０は、図示しない記憶装置からプログラムを読み出し、読み出したプログラムに基づき各種の処理を行う。そして、ＣＰＵ１０は、この各種の処理の１つとして、グラフィックスエンジン１２に画像の表示指示を与える。また、ＣＰＵ１０は、各種処理における一時記憶装置としてメモリ１１を利用する。

メモリ１１は、ＣＰＵ１０及びグラフィックスエンジン１２において行われる処理に用いられるデータを格納する。このとき、本実施の形態にかかるメモリ１１は、グラフィックスエンジン１２により利用される場合に特徴的な処理を行う。メモリ１１における特徴的な処理についての詳細は後述する。グラフィックスエンジン１２は、ＣＰＵ１０からの表示指示に基づき表示装置１３に画像の表示処理を行う。表示装置１３は、例えばコンピュータや家電機器において用いられるモニターであって、グラフィックスエンジン１２により描画処理された画像が映し出される装置である。

ここで、メモリ１１の詳細について説明する。メモリ１１のブロック図を図２に示す。図２に示すように、メモリ１１は、入力回路２０、入力データ認識回路２１、メモリアレイ２２、判定ビット認識回路２３、内部アドレス生成回路２４、出力回路２５を有する。

入力回路２０は、ＣＰＵ１０又はグラフィックスエンジン１２から送信される書き込みデータ及び書き込みアドレスを受け、書き込みデータ及び書き込みアドレスをメモリ１１内の各ブロックに送信する。このとき、書き込みデータは、入力データ認識回路２１及びメモリアレイ２２内のデータ用サブアレイに送信される。また、書き込みアドレスは、メモリアレイを制御するアレイ制御回路（不図示）に送信される。

入力データ認識回路２１は、入力データに含まれるデータの組み合わせに基づき判定ビット情報を生成する。より具体的には、入力データ認識回路２１は、書き込みデータに含まれるデータの組み合わせが所定の固有値である場合に判定ビット情報を第１の論理値（例えば"０"）とし、書き込みデータに含まれるデータの組み合わせが所定の固有値以外の場合に判定ビット情報を第２の論理値（例えば、"１"）とする。ここで、所定の固有値とは、メモリ１１が搭載されるシステムに応じて決定されるデータの組み合わせである。そこで、本実施の形態における所定の固有値は、書き込みデータに含まれるデータの値がすべて"０"である場合をいうものとする。なお、所定の固有値は、予め設定されている値とする。

メモリアレイ２２は、それぞれ独立して制御される複数のサブアレイを有する。ここで、本実施の形態では、複数のサブアレイのうち、外部から入力されるデータが格納されるサブアレイをデータ用サブアレイとし、判定ビット情報が格納されるサブアレイを判定用サブアレイとする。

判定ビット認識回路２３は、判定用サブアレイから判定ビット情報を読み出し、データ用サブアレイに格納された書き込みデータのうちいずれのデータが読み出し対象となっているかを指定する内部アドレス判定信号を出力する。この内部アドレス判定信号は、内部アドレス生成回路２４に出力される。

内部アドレス生成回路２４は、内部アドレス判定信号に基づき読み出し対象である読み出しデータのメモリアレイ２２上の位置を指定する内部アドレスを生成する。つまり、内部アドレスは、データ用サブアレイに格納されているデータのうち読み出し対象となる読み出しデータを選択的に指定するものである。この内部アドレスは、メモリアレイ２２を制御するアレイ制御回路（不図示）に入力され、アレイ制御回路は内部アドレスに基づき格納されているデータを選択して読み出しデータとして出力する。

出力回路２５は、メモリアレイ２２から出力された読み出しデータと内部アドレスとを受け、これらをメモリ１１の外部に出力する。このとき、出力回路２５は、読み出しデータと、読み出しデータに対応する内部アドレスとを関連付けて出力する。

次に、メモリ１１におけるデータの入力方法について詳細に説明する。以下の説明では、メモリ１１は、８個のデータ入出力端子（Ｉ／Ｏ０〜Ｉ／Ｏ７）を有し、ＣＰＵ１０又はグラフィックスエンジン１２とバースト動作によりデータの送受信を行うものとする。なお、バースト動作とは、１つの書き込み命令又は１つの読み出し命令に続いて複数のデータを連続して転送する動作をいう。また、バースト動作においてデータが転送されるタイミングの単位をバースト０〜バースト３（バースト長４の場合）で示す。さらに、以下の説明では判定ビット情報は４ビットで構成されるものとして説明するが、判定ビット情報のビット長は、バースト長に対応して決定されるものであって、４ビットに限られるものではない。

図３にメモリ１１に入力される書き込みデータとこの書き込みデータがメモリ１１に格納された状態を示す。図３に示すように、書き込みデータは、メモリ１１に対してバースト０〜バースト３において連続して入力される。このとき、バースト動作の各タイミングにおいて入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７には並列的に書き込みデータが入力される。そして、書き込みデータは、メモリ１１のデータ用サブアレイにバースト動作のタイミング毎に格納される。

また、メモリ１１では、入力データ認識回路２１が判定ビット情報を生成する。判定ビット情報は、バースト動作の各タイミングでそれぞれ生成される。この判定ビット情報は、例えばバースト０で入力される書き込みデータが０以外のデータを含んでいるため、バースト０で入力される書き込みデータに対しては１（第２の論理値）となる。一方、バースト１で入力される書き込みデータはデータがすべて０であって所定の固有値と一致するため、バースト１で入力される書き込みデータに対しては０（第１の論理値）となる。同様の動作により入力データ認識回路２１は、バースト２で入力される書き込みデータに対しては０となる判定ビット情報を生成し、バースト３で入力される書き込みデータに対しては１となる判定ビット情報を生成する。判定ビット情報は、バースト動作のタイミング毎に判定用サブアレイに格納される。

続いて、メモリ１１におけるデータの出力方法について説明する。メモリ１１は、入力時のバースト動作のタイミング毎にデータを出力する。このとき、メモリ１１は、判定ビット情報を用いて、いずれのバーストのタイミングで入力されたデータを出力するかを選択し、選択した読み出しデータのみをバースト動作により出力する。ここで、判定ビット情報と選択される読み出しデータとの関係を示す図を図４に示す。なお、図４に示す例では、データ出力されるタイミングを読み出しクロックＣＬＫの番号で示した。

図４に示すように、メモリ１１は、判定ビット情報が１（第１の論理値）の数に基づき出力する読み出しデータの個数が決定され、判定ビット情報が１（第１の論理値）となる場所に基づき選択する読み出しデータの位置を決定する。例えば、判定ビット情報が、０００１である場合、バースト３のタイミングで入力されたデータのみが読み出しクロックＣＬＫ０に同期して読み出しデータとして出力される。また、判定ビット情報が１００１である場合、バースト０のタイミングで入力されたデータが読み出しクロックＣＬＫ０に同期して出力され、バースト３のタイミングで入力されたデータが読み出しクロックＣＬＫ１に同期して出力される。

この読み出し動作の一例を示す模式図を図５に示す。図５はメモリ１１に格納された読み出しデータと判定ビット情報が１００１のときの読み出しデータが出力される状態を示す。図５に示すように、メモリ１１は、判定ビット情報が１となっている読み出しデータのみを、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からバースト動作の連続したタイミングで出力する。また、読み出しデータに対応した内部アドレスが読み出しアドレスとして、バースト動作の各タイミングで読み出しデータと共に出力される。

また、メモリ１１の読み出し動作を示すタイミングチャートを図６に示す。図６に示すように、メモリ１１は、バースト動作により最初に転送されるデータＤ０（バースト０のデータ）の出力に先立ち、データＤ０を指定する内部アドレスＹ＝＃００を生成する。その後、データＤ０及び内部アドレスＹ＝＃００を読み出しクロックＣＬＫ０に同期させて出力する。また、メモリ１１は、２番目に転送されるデータＤ１（バースト３のデータ）の出力に先立ち、データＤ１を指定する内部アドレスＹ＝＃０３を生成する。その後、データＤ１及び内部アドレスＹ＝＃０３を読み出しクロックＣＬＫ０に続く読み出しクロックＣＬＫ１に同期させて出力する。

上記説明より、本実施の形態にかかるメモリ１１は、入力される読み出しデータに含まれるデータの組み合わせに基づき判定ビット情報を生成し、判定ビット情報に基づきメモリ内部において出力する読み出しデータを選択的に指定することができる。従って、メモリ１１に格納されるデータに本来の処理に必要のないデータが含まれている場合に、必要のないデータを間引いてバースト動作により出力することができる。これにより、メモリ１１は、データ転送にかかる時間を短縮することができる。

例えば、書き込みデータが三次元の画像データである場合、三次元画像データのうち表示に用いられないデータは、すべて０の値をとることがある。このような場合において、本実施の形態にかかるメモリ１１を利用した場合、表示されないデータ（例えば、一群のデータがすべて０となるデータ）を転送することなく表示されるデータのみをバースト動作により高速に転送することができる。従って、本実施の形態にかかるメモリ１１は、差次元画像データのような実際の処理に用いられないデータを含むデータを格納する場合に特に効果を奏する。

ここで、本実施の形態にかかるメモリ１１と従来のメモリの動作を比較するために従来のメモリにおける読み出し動作のタイミングチャートを図７に示す。図７に示す例は、図６に示すメモリ１１の動作に対応するものである。図７に示すように、従来のメモリでは、データを間引くことなく転送するため、バースト１、バースト２（図中のデータＤ１、データＤ２）に対応する読み出しデータがすべて０となるような場合であっても、必要な読み出しデータ（バースト０（図中のデータＤ０）、バースト３(データＤ３)）を読み出すために、４つの読み出しクロックを必要とする。これは、従来のメモリにおいて本実施の形態にかかるメモリ１１と同様のデータを転送用とする場合、２倍の時間を必要とすることを示すものである。

また、本実施の形態にかかるメモリ１１は、読み出しデータと共に内部アドレスを読み出しアドレスとして出力する。これにより、例えば、グラフィックスエンジン１２は、データが転送されなかった情報を知ることができる。また、このような通知を受けたグラフィックスエンジン１２は、通知された内部アドレスに基づきデータの転送が完了したか否かを知ることができる。そして、このような通知（例えば、内部アドレス情報）を受けたグラフィックスエンジン１２は、受信しなかったデータ部分を補完して元のデータを復元することができる。このとき、本実施の形態にかかるメモリ１１において間引かれる読み出しデータは、予め設定された所定の固有値と一致する書き込みデータのみであるため、グラフィックスエンジン１２は、転送されなかったデータがどのようなものであるかを容易に知ることができる。

さらに、本実施の形態では、書き込みデータ（又は読み出しデータ）と判定ビット情報とを異なるサブアレイ上に格納する。この異なるサブアレイは、独立して制御することができるため、メモリ１１は、読み出し動作の開始前に判定用サブアレイに格納された判定ビット情報に基づき読み出しデータを指定する内部アドレスを前もって準備することができる。このとき、メモリ１１は、判定ビット認識回路２３が判定ビット情報の読み出しと、内部アドレス生成回路２４への内部アドレス判定信号の出力とを行う。そして、内部アドレス生成回路２４は、読み出し動作時に遅延を生じることなく内部アドレスを生成する。このような処理により、メモリ１１は、動作の遅延を防止することができる。

実施の形態２
実施の形態２では、メモリ１１の変形例について説明する。そこで、メモリ１１の変形例となるメモリ１１ａのブロック図を図８に示す。図８に示すように、メモリ１１ａは、入力回路２０、メモリアレイ２２ａ、判定ビット認識回路２３、内部アドレス生成回路２４、出力回路２５、出力データ認識回路２６を有する。つまり、メモリ１１ａは、実施の形態１のメモリ１１における入力データ認識回路２１に代えて出力データ認識回路２６を有する。また、データ認識回路を変更したことに伴いメモリアレイの構成を変更する。この構成を変更したメモリアレイを実施の形態２ではメモリアレイ２２ａと称す。なお、本実施の形態２にかかるメモリ１１ａを搭載する表示システムの動作については、実施の形態１の場合と同様であるため、説明を省略する。また、実施の形態２にかかるメモリ１１ａにおいて実施の形態１にかかるメモリ１１と同じ構成要素については図２に示すメモリ１１の符号と同じ符号を付して説明を省略する。

メモリアレイ２２ａは、メモリ１１におけるメモリアレイ２２から判定用サブアレイを除いたものである。メモリアレイ２２ａのデータ用サブアレイには、入力回路２０を介して入力される書き込みデータが格納される。メモリアレイ２２ａのデータ用サブアレイに格納された書き込みデータは、読み出しデータとして出力される。

出力データ認識回路２６は、メモリアレイ２２ａから出力される読み出しデータに含まれるデータの組み合わせに基づき判定ビット情報を生成する。より具体的には、出力データ認識回路２６は、読み出しデータに含まれるデータの組み合わせが所定の固有値である場合に判定ビット情報を第１の論理値（例えば"０"）とし、読み出しデータに含まれるデータの組み合わせが所定の固有値以外の場合に判定ビット情報を第２の論理値（例えば、"１"）とする。ここで、所定の固有値とは、メモリが搭載されるシステムに応じて決定されるデータの組み合わせである。そこで、本実施の形態における所定の固有値は、読み出しデータに含まれるデータの値がすべて"０"である場合をいうものとする。なお、所定の固有値は、予め設定されている値であって、任意に設定することができる。つまり、メモリ１１ａでは、判定ビット認識回路２３は、判定ビット情報をメモリアレイの判定用サブアレイではなく、出力データ認識回路２６から受ける。

上記説明より実施の形態２にかかるメモリ１１ａは、判定ビット情報を生成するタイミング及び判定ビット認識回路２３への判定ビット情報の与え方が実施の形態１にかかるメモリ１１とは異なる。しかし、メモリ１１ａにおいても、読み出しデータを読み出す場合に実施の形態１にかかるメモリ１１と同様に判定ビット情報を用いて必要のないデータを間引いてバースト動作により読み出しデータを出力することができる。つまり、実施の形態２にかかるメモリ１１ａにおいても、実施の形態１にかかるメモリ１１と同様にデータ転送にかかる時間を短縮することができる。

また、実施の形態２にかかるメモリ１１ａでは、メモリアレイに判定用サブアレイを設ける必要がない。そのため、実施の形態２にかかるメモリ１１ａは、実施の形態１にかかるメモリ１１よりもメモリアレイの回路面積を削減できる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、判定ビット情報は、上記実施の形態の形式に限られるものではなく、メモリの構成に応じて適宜変更することが可能である。より具体的には、本実施の形態１の説明においては、判定ビット情報をメモリの外部から入力されたデータに基づいてメモリ内部で生成し、第２のサブアレイに保持する仕様としているが、判定ビット情報をメモリ外部から直接入力し、第２のサブアレイに保持する仕様とするなど、判定ビットの生成方法を適宜変更することが可能である。

実施の形態１にかかる表示システムのブロック図である。 実施の形態１にかかるメモリのブロック図である。 実施の形態１にかかるメモリに対して入力される書き込みデータとメモリ上の書き込みデータの配置を示す模式図である。 実施の形態１にかかるメモリにおける読み出しデータと判定ビット情報との関係を示す図である。 実施の形態１にかかるメモリにおけるメモリ上の書き込みデータの配置と読み出しデータとを示す模式図である。 実施の形態１にかかるメモリの読み出し動作を示すタイミングチャートである。 従来のメモリの読み出し動作を示すタイミングチャートである。 実施の形態２にかかるメモリのブロック図である。 特許文献１に記載のメモリのブロック図である。

符号の説明

１０ ＣＰＵ
１１ メモリ
１１ａ メモリ
１２ グラフィックスエンジン
１３ 表示装置
２０ 入力回路
２１ 入力データ認識回路
２２ メモリアレイ
２２ａ メモリアレイ
２３ 判定ビット認識回路
２４ 内部アドレス生成回路
２５ 出力回路
２６ 出力データ認識回路

Claims (18)

1. 外部から入力される書き込みデータを保持する第１のサブアレイと、
   前記書き込みデータに含まれるデータの組み合わせに基づき前記書き込みデータに対応付けられた判定ビット情報を生成する入力データ認識回路と、
   前記判定用ビット情報を保持する第２のサブアレイと、
   前記判定用ビット情報に基づき、前記第１のサブアレイに格納された読み出しデータを選択的に指定する内部アドレスを生成する内部アドレス生成回路と、
   前記内部アドレスにより選択された前記読み出しデータを出力する出力回路と、
   を備える半導体記憶装置。
2. 前記出力回路は、前記読み出しデータに対応して生成された前記内部アドレスを出力する請求項１に記載の半導体記憶装置。
3. 前記入力データ認識回路は、前記第１のサブアレイ内に保持される前記書き込みデータに含まれるデータの組み合わせが所定の固有値である場合に前記判定ビット情報を第１の論理値とし、前記書き込みデータに含まれるデータの組み合わせが前記所定の固有値以外の場合に前記判定ビット情報を第２の論理値とする請求項１又は２記載の半導体記憶装置。
4. 前記書き込みデータ及び前記判定ビット情報は、それぞれ異なるサブアレイに保持されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記判定ビット情報を前記第２のサブアレイから読み出し、前記判定ビット情報に基づき前記内部アドレス生成回路が生成すべき内部アドレスを指定する内部アドレス判定信号を前記内部アドレス生成回路に出力する判定ビット認識回路を有する請求項１乃至４のいずれか１項に記載の半導体記憶装置。
6. 外部から入力される書き込みデータを保持し、
   前記書き込みデータに含まれるデータの組み合わせに基づき判定ビット情報を生成し、
   前記判定用ビット情報に基づき、読み出しデータを選択的に指定する内部アドレスを生成し、
   前記内部アドレスにより選択された前記読み出しデータを出力する半導体記憶装置のデータ入出力方法。
7. 前記読み出しデータとともに前記読み出しデータに対応する前記内部アドレスを出力する請求項６に記載の半導体記憶装置のデータ入出力方法。
8. 前記書き込みデータに含まれるデータの組み合わせが所定の固有値である場合に前記判定ビット情報を第１の論理値とし、前記書き込みデータに含まれるデータの組み合わせが前記所定の固有値以外の場合に前記判定ビット情報を第２の論理値とする請求項６又は７に記載の半導体記憶装置のデータ入出力方法。
9. 外部から入力される書き込みデータを保持するサブアレイと、
   前記サブアレイに格納された読み出しデータに含まれるデータの組み合わせに基づき前記読み出しデータに対応付けられた判定ビット情報を生成する出力データ認識回路と、
   前記判定用ビット情報に基づき、前記読み出しデータを選択的に指定する内部アドレスを生成する内部アドレス生成回路と、
   前記読み出しデータを保持し、前記内部アドレスにより選択された前記読み出しデータを出力する出力回路と、
   を有する半導体記憶装置。
10. 前記判定ビット情報は、前記出力データ認識回路により生成される請求項９に記載の半導体記憶装置。
11. 前記出力データ認識回路は、前記サブアレイ内に保持される前記書き込みデータを読み出した際の前記読み出しデータに含まれるデータの組み合わせが所定の固有値である場合に前記判定ビット情報を第１の論理値とし、前記読み出しデータに含まれるデータの組み合わせが前記所定の固有値以外の場合に前記判定ビット情報を第２の論理値とする請求項９又は１０記載の半導体記憶装置。
12. 前記判定ビット情報を前記出力データ認識回路から読み出し、前記判定ビット情報に基づき前記内部アドレス生成回路が生成すべき内部アドレスを指定する内部アドレス判定信号を前記内部アドレス生成回路に出力する判定ビット認識回路を有する請求項９乃至１１のいずれか１項に記載の半導体記憶装置。
13. 外部から入力される書き込みデータを保持し、
    読み出しデータとして出力される前記書き込みデータに含まれるデータの組み合わせに基づき判定ビット情報を生成し、
    前記判定用ビット情報に基づき、前記読み出しデータを選択的に指定する内部アドレスを生成し、
    前記内部アドレスにより選択された前記読み出しデータを出力する半導体記憶装置のデータ入出力方法。
14. 前記読み出しデータに含まれるデータの組み合わせが所定の固有値である場合に前記判定ビット情報を第１の論理値とし、前記読み出しデータに含まれるデータの組み合わせが前記所定の固有値以外の場合に前記判定ビット情報を第２の論理値とする請求項１３に記載の半導体記憶装置のデータ入出力方法。
15. 外部から入力されるデータを保持する第１のサブアレイと、
    前記データに含まれる値の組み合わせに基づき前記データに対応する判定ビット情報を生成するデータ認識回路と、
    前記第１のサブアレイに格納された前記データを選択的に指定する内部アドレスを前記判定用ビット情報に基づき生成する内部アドレス生成回路と、
    前記内部アドレスにより選択された前記データを出力する出力回路と、
    を有する半導体記憶装置。
16. 前記判定ビット情報を保持する第２のサブアレイを有し、
    前記データ認識回路は、前記第１のサブアレイに書き込まれる前記データに基づき前記判定ビット情報を生成し、
    前記第２のサブアレイは、前記データ認識回路により生成された前記判定ビット情報を前記データと関連付けて格納する請求項１５に記載の半導体記憶装置。
17. 前記データ認識回路は、前記第１のサブアレイから読み出される前記データに基づき前記判定ビット情報を生成する請求項１５に記載の半導体記憶装置。
18. 外部から入力されるデータを保持し、
    前記データに含まれる値の組み合わせに基づき判定ビット情報を生成し、
    前記判定用ビット情報に基づき前記データを選択的に指定する内部アドレスを生成し、
    前記内部アドレスにより選択された前記データを出力する半導体記憶装置のデータ入出力方法。

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