JP2004234461A - 情報処理装置および方法、並びにプログラム - Google Patents

Abstract

【課題】記録媒体に記憶されているデータの、より好適な読み出し制御を行う。
【解決手段】外部メモリリード処理部１３１は、バースト単位で外部メモリ１０１より読み出したデータを識別子処理部１３２に供給する。識別子処理部１３２は、取得したデータが有効であるか否かをバイト単位で判定し、識別子を生成し、互いに関連付けて内部バッファメモリ１２２に保持させ、バースト単位のデータを処理する毎に、動作開始を要求する制御信号をワード／バイト変換処理部１５１に供給する。この制御信号を取得したワード／バイト変換処理部１５１は、内部バッファメモリ１２２よりデータおよび識別子をワード単位で読み出し、ワード／バイト変換処理を行った後、変換したバイトデータおよび識別子を出力する。本発明は、メモリコントローラに適用することができる。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は情報処理装置および方法、並びにプログラムに関し、特に、記録媒体に記憶されているデータの、より好適な読み出し制御を行うことができるようにした情報処理装置および方法、並びにプログラムに関する。
【０００２】
【従来の技術】
従来、パーソナルコンピュータ等において、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等により構成される外部メモリからデータが読み出される場合、そのデータは、３２ビットや６４ビット等の複数のビットで構成されるワード単位や、複数のワードで構成されるバースト単位等の、所定の単位でメモリコントローラ等により読み出される。
【０００３】
図１を参照して、従来の外部メモリからのデータの読み出し制御処理の例について説明する。
【０００４】
図１において、データを記憶する外部メモリ１を制御する、メモリコントローラ２は、外部からの要求に基づいて、外部メモリ１よりデータをバースト単位で読み出し、要求元であるデバイスにそのデータを供給する。
【０００５】
外部メモリ１は、ＤＲＡＭやＥＥＰＲＯＭ等により構成され、その記憶領域１１には、バイト単位（８ビット単位）のデータであるバイトデータＸ０乃至Ｘ１６、並びにバイトデータＤ０乃至Ｄ１４が記憶されている。
【０００６】
メモリコントローラ２は、外部の要求に基づいて、外部メモリ１を制御して、外部メモリ１に記憶されているデータを読み出す入力側制御部２１、入力側制御部２１が読み出したデータを一時保持する内部バッファメモリ２２、および内部バッファメモリ２２が保持しているデータを、メモリコントローラ２の外部に出力する出力側制御部２３により構成されている。
【０００７】
入力側制御部２１には、外部メモリ１のデータの読み出し制御を行う外部メモリリード制御部３１、読み出したデータのうち、無効なバイトデータを破棄する無効バイト破棄処理部３２、抽出された有効なデータの整列処理を行う有効データ整列処理部３３、および、入力側制御部２１の各部の動作タイミングに基づいて、出力側制御部２３の動作を制御する同期制御部３４が構成されている。
【０００８】
入力側制御部２１の外部メモリリード処理部３１が、メモリコントローラ２の外部より供給されたデータの読み出し要求（リード要求）に基づいて、外部メモリ１にデータＤ０乃至Ｄ１４を要求すると、外部メモリ１は、予め決められた所定のデータ量（例えば、３２バイト）のバースト単位で記憶領域１１に記憶されているデータ（バイトデータＸ０乃至Ｘ１６、並びにバイトデータＤ０乃至Ｄ１４）を外部メモリリード処理部３１に供給する。
【０００９】
無効バイト破棄処理部３２は、外部メモリリード処理部３１により読み出されたバイトデータが有効なデータであるか否か、すなわち、読み出されたバイトデータがメモリコントローラ２の外部からのリード要求により要求されたデータであるか否かを判定し、無効なバイトデータを破棄する。すなわち、無効バイト破棄処理部３２は、外部メモリリード処理部３１により読み出されたデータの中から、有効データを抽出する。
【００１０】
有効データ整列処理部３３は、無効バイト破棄処理部３２が抽出した有効データを整列し、内部バッファメモリ２２に供給し、一時保持させる。内部バッファメモリ２２は、有効データ整列処理部３３より供給された有効データ（バイトデータＤ０乃至Ｄ１４）を記憶領域４１に保持する。
【００１１】
同期制御部３４は、有効データ整列処理部３３が内部バッファメモリ２２に供給した有効データのデータ数（データ量）をカウントし、内部バッファメモリ２２に所定の単位分のデータが保持されると、データ読み出し処理を開始させる制御信号をワード／バイト変換処理部５２に供給する。
【００１２】
出力側制御部２３のワード／バイト変換処理部５２は、入力側制御部２１の同期制御部３４に供給される制御信号に基づいて、内部バッファメモリ２２が保持しているデータＤ０乃至Ｄ１４をワード単位（例えば、４バイトずつ）で読み出し（ワードデータとして読み出し）、バイト単位のデータに変換し、バイトデータ出力として、メモリコントローラ２の外部に出力する。
【００１３】
また、出力側制御部２３のデータイネーブル生成部５１は、ワード／バイト変換処理部５２により変換されたデータのイネーブル信号を生成し、出力されたバイトデータ出力に対応するデータイネーブル信号として出力する。
【００１４】
従来のメモリコントローラ２は、以上のようにして、外部メモリ１よりデータを読み出し、バイトデータ出力とデータイネーブル信号を外部に出力する。
【００１５】
また、他のメモリアクセスの例として、ロジック内蔵ＤＲＡＭを用いた半導体集積回路装置において、外部より指定されるアドレス空間の領域がロジック制御領域である場合、ロジック回路制御する制御コマンドを保持するレジスタを動作させ、その制御コマンドによって、ロジック回路にコマンドに応じた処理を実行させ、記憶領域であるＤＲＡＭから読み出したデータを処理してから出力させるようにする方法が考えられる（例えば、特許文献１参照）。
【００１６】
【特許文献１】
特開２００２−１７５６８９号公報（第９−１３ページ、図１）
【００１７】
【発明が解決しようとする課題】
しかしながら、以上のような方法において、複数のデータからなるワード単位やバースト単位でのみデータを読み出すことができるような構成の外部メモリ１からデータを読み出す場合、読み出しを制御するメモリコントローラ２は、読み出したデータを内部バッファメモリ２２に保持させる前に、データが有効であるか否かを判定し、無効データを破棄し、さらに、抽出した有効データを整列させる等、多くの処理を行わなければならず、回路規模が大きくなってしまうという課題があった。
【００１８】
通常、データを外部メモリ１より読み出す入力側制御部２１は、内部バッファメモリ２２に保持されているデータをメモリコントローラ２の外部に出力させる出力側制御部２３より高速に動作させる必要がある。従って、上述したように、入力側制御部２１において多くの処理を実行させることにより、制御が複雑になるとともに、動作速度を向上させることが困難になり、さらに、消費電力やコストが増加してしまうという課題もあった。
【００１９】
また、入力側制御部２１による内部バッファメモリ２２への書き込み処理と、出力側制御部２３による内部バッファメモリ２２からの読み出し処理が、非同期に実行される場合、すなわち、入力側制御部２１および出力側制御部２３の動作を制御する同期信号が存在しない場合、同期制御部３４のように、入力側制御部２１の動作タイミングに基づいて、出力側制御部２３の動作タイミングを制御するような構成や処理が必要である。
【００２０】
しかしながら、外部メモリ１より読み出されたデータは所定の単位で読み出されるが、その所定の単位で読み出されたデータの中から内部バッファメモリ２２に書き込まれるデータのデータ量、すなわち、外部メモリ１より読み出されたデータに含まれる有効データの数は一定ではない。
【００２１】
従って、内部バッファメモリ２２の書き込み処理の動作単位、および読み出し処理の動作単位は、外部メモリ１からのデータの読み出し処理の動作単位とは無関係であり、内部バッファメモリ２２への書き込みおよび読み出しの処理の同期制御を、同期制御部３４のように、外部メモリ１からのデータの読み出し処理と独立して行う必要があり、同期制御が複雑になってしまうという課題もあった。
【００２２】
すなわち、同期制御部３４は、有効データ整列処理部３３が内部バッファメモリ２２に書き込ませたデータ量をカウントし、内部バッファメモリ２２に所定の単位分のデータが保持されたときに（カウント値が所定の値に達したときに）、読み出し動作を開始させる制御信号をワード／バイト変換処理部５２に供給する等、複雑な同期制御処理を実行しなければならない。
【００２３】
また、内部バッファメモリ２２のデータ書き込み単位と、データ読み出し単位とが異なる場合、内部バッファメモリ２２に保持されている、データ読み出し単位より小さいデータ量の、半端な数の有効データを読み出すための構成や処理が必要であり、制御が複雑になってしまうという課題もあった。
【００２４】
すなわち、ワード／バイト変換処理部５２は、例えば、図１において、データＤ０乃至Ｄ３、データＤ４乃至Ｄ７、データＤ８乃至Ｄ１１のように、ワード単位（４バイト単位）で有効データを順に読み出し、半端な数の有効データＤ１２乃至Ｄ１４（３バイト）については、データ読み出し単位を変更するなどしてから読み出さなければならない。
【００２５】
本発明はこのような状況に鑑みてなされたものであり、記録媒体に記憶されているデータの、より好適な読み出し制御を行うことができるようにしたものである。
【００２６】
【課題を解決するための手段】
本発明の情報処理装置は、記憶部からの、第１のデータ単位でのデータの読み出しを制御する読み出し制御手段と、読み出し制御手段により制御されて記憶部より読み出されたデータが有効なデータであるか否かを判定する判定手段と、判定手段による判定結果に基づいて、読み出し制御手段により制御されて記憶部より読み出されたデータの識別子を生成する生成手段と、読み出し制御手段により制御されて記憶部より読み出されたデータ、および生成手段により生成された識別子を互いに関連付けて保持する保持手段と、保持手段により保持されているデータを取得し、第２のデータ単位のデータに変換する変換手段と、変換手段により変換された第２のデータ単位のデータを、その識別子とともに出力する出力手段とを備えることを特徴とする。
【００２７】
前記第１のデータ単位は、第２のデータ単位の整数倍の大きさであるようにすることができる。
【００２８】
前記読み出し制御手段は、外部より供給された記憶部に対するリード要求に基づいて、記憶部からの、第１のデータ単位でのデータの読み出しを制御するようにすることができる。
【００２９】
前記判定手段は、読み出し制御手段により制御されて記憶部より読み出されたデータが、リード要求により要求されたデータである場合、データが有効なデータであると判定し、読み出し制御手段により制御されて記憶部より読み出されたデータが、リード要求により要求されたデータでない場合、データが無効なデータであると判定するようにすることができる。
【００３０】
前記生成手段は、判定手段により、読み出し制御手段により制御されて記憶部より読み出されたデータが有効なデータであると判定された場合、データが有効なデータであることを示す第１の識別子を生成し、読み出し制御手段により制御されて記憶部より読み出されたデータが無効なデータであると判定された場合、データが無効なデータであることを示す第２の識別子を生成するようにすることができる。
【００３１】
前記第１の識別子は、値が「１」の１ビットの識別子であり、第２の識別子は、値が「０」の１ビットの識別子であるようにすることができる。
【００３２】
前記保持手段は、読み出し制御手段により制御されて記憶部より読み出されたデータを第１の記憶領域に保持し、生成手段により生成された識別子を第１の記憶領域と異なる第２の記憶領域に保持するようにすることができる。
【００３３】
前記判定手段は、読み出し制御手段により制御されて記憶部より読み出されたデータが有効なデータであるか否かを、第２のデータ単位毎に判定し、生成手段は、判定手段による判定結果毎に識別子を生成し、保持手段は、判定手段により有効なデータであるか否かを判定された、第２のデータ単位の各データと、生成手段により生成された各識別子とを、それぞれ関連付けて保持するようにすることができる。
【００３４】
前記変換手段は、保持手段に保持されているデータを、第２のデータ単位より大きく、第１のデータ単位以下である第３のデータ単位で取得し、取得した第３のデータ単位のデータを第２のデータ単位のデータに変換するようにすることができる。
【００３５】
前記第３のデータ単位は、第２のデータ単位の整数倍の大きさであるようにすることができる。
【００３６】
前記保持手段に保持されている前記データの取得開始の動作を要求する動作要求手段をさらに備え、変換手段は、動作要求手段による要求に基づいて、保持手段に保持されているデータの取得の動作を開始するようにすることができる。
【００３７】
前記動作要求手段は、保持手段が、読み出し制御手段により制御されて記憶部より読み出されたデータを全て保持した場合、保持手段に保持されているデータの取得開始の動作を要求するようにすることができる。
【００３８】
本発明の情報処理方法は、記憶部からの、第１のデータ単位でのデータの読み出しを制御する読み出し制御ステップと、読み出し制御ステップの処理により制御されて記憶部より読み出されたデータが有効なデータであるか否かを判定する判定ステップと、判定ステップの処理による判定結果に基づいて、読み出し制御ステップの処理により制御されて記憶部より読み出されたデータの識別子を生成する生成ステップと、読み出し制御ステップの処理により制御されて記憶部より読み出されたデータを、生成ステップの処理により生成された識別子と関連付けて保持部に保持させるように制御する保持制御ステップと、保持制御ステップの処理により制御され、保持されているデータを、保持部より取得し、第２のデータ単位のデータに変換する変換ステップと、変換ステップの処理により変換された第２のデータ単位のデータを、その識別子とともに出力するように制御する出力制御ステップとを含むことを特徴とする。
【００３９】
本発明のプログラムは、記憶部からの、第１のデータ単位でのデータの読み出しを制御する読み出し制御ステップと、読み出し制御ステップの処理により制御されて記憶部より読み出されたデータが有効なデータであるか否かを判定する判定ステップと、判定ステップの処理による判定結果に基づいて、読み出し制御ステップの処理により制御されて記憶部より読み出されたデータの識別子を生成する生成ステップと、読み出し制御ステップの処理により制御されて記憶部より読み出されたデータを、生成ステップの処理により生成された識別子と関連付けて保持部に保持させるように制御する保持制御ステップと、保持制御ステップの処理により制御され、保持されているデータを、保持部より取得し、第２のデータ単位のデータに変換する変換ステップと、変換ステップの処理により変換された第２のデータ単位のデータを、その識別子とともにの出力するように制御する出力制御ステップとをコンピュータに実現させることを特徴とする。
【００４０】
本発明の情報処理装置および方法、並びにプログラムにおいては、記憶部からの、第１のデータ単位でのデータの読み出しが制御され、記憶部より読み出されたデータが有効なデータであるか否かが判定され、その判定結果に基づいて、記憶部より読み出されたデータの識別子が生成され、記憶部より読み出されたデータ、および生成された識別子が互いに関連付けて保持され、その保持されているデータが取得され、第２のデータ単位のデータに変換され、その変換された第２のデータ単位のデータが、その識別子とともに出力される。
【００４１】
【発明の実施の形態】
図２は、本発明を適用したメモリコントローラの構成例を表すブロック図である。
【００４２】
図２において、メモリコントローラ１０２は、外部から供給されるリード要求に基づいて、外部メモリ１０１に記憶されているデータを読み出し、外部に出力する。
【００４３】
外部メモリ１０１は、ＤＲＡＭやＥＥＰＲＯＭ等の記憶素子により構成され、所定のサイズの記憶領域１１１を有する。外部メモリ１０１は、メモリコントローラ１０２により供給された要求に基づいて、記憶領域１１１に記憶されているデータを、予め決められた所定のデータ量（例えば、３２バイト）を単位として、メモリコントローラに供給する（バースト転送）。
【００４４】
すなわち、後述するように、メモリコントローラ１０２が、リード要求に基づいて、外部メモリ１０１に対して、要求されたデータを含むように読み出し開始アドレスを指示すると、外部メモリ１０１は、供給された読み出し開始アドレスから連続するアドレスに記憶されている複数のデータを、順次メモリコントローラ１０２に供給する。以下において、このときの、１回のアドレス指定に対してメモリコントローラ１０２に供給されるデータ量（例えば、３２バイト）をバースト単位と称する。すなわち、この場合、バースト単位は、バイト単位の整数倍の大きさである。
【００４５】
なお、図２において、記憶領域１１１には、１バイトのデータＸ０乃至Ｘ１６、並びに、データＤ０乃至Ｄ１４が記憶されている。外部メモリ１０１は、１回のアドレス指定に基づいて、これらのデータＸ０乃至Ｘ１６、並びに、データＤ０乃至Ｄ１４（３２バイト分のデータ）を、バースト単位のデータとして、メモリコントローラ１０２に供給する。メモリコントローラ１０２は、このバースト単位のデータをバイト単位のデータに変換し、出力する。
【００４６】
メモリコントローラ１０２は、外部より供給されるリード要求に基づいて外部メモリ１０１にデータを要求する入力側制御部１２１、入力側制御部１２１が取得したデータを一時保持する内部バッファメモリ１２２、内部バッファメモリ１２２に保持されているデータを読み出し、メモリコントローラ１０２の外部に出力する出力側制御部１２３を有しており、リード要求に基づいた外部メモリ１０１の読み出し制御処理を行う。
【００４７】
入力側制御部１２１には、外部メモリ１０１よりデータを読み出す外部メモリリード処理部１３１、および外部メモリリード処理部１３１により読み出されたデータに対応する識別子を生成する識別子処理部１３２を有しており、外部メモリ１０１より読み出したデータ、および生成した識別子を内部バッファメモリ１２２に供給する。
【００４８】
入力側制御部１２１の外部メモリリード処理部１３１は、メモリコントローラ１０２の外部より取得したリード要求を取得すると、取得したリード要求に基づいて、外部メモリ１０１が、要求されたデータ（例えば、データＤ０乃至Ｄ１４）が含まれるデータ群を供給するように、リード開始位置（例えば、図２のデータ「Ｘ０」が記憶されているアドレス）を指定し、その情報を外部メモリ１０１に供給する。
【００４９】
外部メモリ１０１は、その要求に基づいて、リード開始位置アドレス（例えば、図２のデータ「Ｘ０」が記憶されているアドレス）およびリード開始位置アドレスに連続するアドレスに記憶されている、所定のデータ量（例えば、３２バイト）のデータ（例えば、データＸ１乃至Ｘ５、データＤ０乃至Ｄ１４、並びにデータＸ６乃至Ｘ１６）を、外部メモリリード処理部１３１に供給する。
【００５０】
外部メモリリード処理部１３１は、外部メモリ１０１より取得したデータを、リード要求とともに、識別子処理部１３２に供給する。
【００５１】
図３は、入力側制御部１２１の詳細な構成例を示すブロック図である。
【００５２】
図３に示されるように、外部メモリリード処理部１３１は、外部メモリ１０１のデータ読み出しに関する処理を制御する外部メモリリード制御部１７１を有している。
【００５３】
外部メモリリード制御部１７１は、図示は省略するが、外部メモリ１０１の動作を制御する制御コマンドが記憶されているレジスタ等を内蔵しており、メモリコントローラ１０２の外部より供給されたリード要求を取得すると、そのリード要求に基づいて、データの読み出し開始アドレスや、使用する制御コマンド（例えば、読み出しコマンド）等を決定し、それらの情報を外部メモリ１０１に供給する。
【００５４】
外部メモリ１０１は、供給された制御コマンドに基づいて動作し、供給されたデータ読み出し開始アドレスに記憶されているデータから、読み出しを開始し、読み出したデータを外部メモリリード処理部１３１に順次供給する。そして、所定のデータ量分のデータを供給すると、外部メモリ１０１は、供給された制御コマンドに基づいて、読み出し処理を終了する。
【００５５】
外部メモリ１０１よりデータを読み出した外部メモリリード処理部１３１は、上述したように、読み出したデータを識別子処理部１３２に供給する。なお、外部メモリリード制御部１７１は、メモリコントローラ１０２の外部より供給されたリード要求を保持しており、外部メモリ１０１より読み出したデータが識別子処理部１３２に供給される際に、若しくは、データが識別子処理部１３２に供給される前に、そのリード要求を識別子処理部１３２に供給する。
【００５６】
図２に戻り、識別子処理部１３２は、取得したデータに対して、バイト単位ごとに、有効であるか否か、すなわち、取得したデータがリード要求により要求されたデータであるか否か（データＤ０乃至Ｄ１４であるか否か）を判定し、判定結果に基づいた識別子を生成する。例えば、識別子処理部１３２は、取得したデータが有効データである場合（データＤ０乃至Ｄ１４である場合）、値が「１」の、１ビットの識別子を生成し、取得したデータが無効なデータである場合（データＸ１乃至Ｘ１６である場合）、値が「０」の、１ビットの識別子を生成する。
【００５７】
なお、識別子処理部１３２が生成する識別子は、１ビット以外でもよく、複数ビットで構成されるようにしてもよい。また、識別子は、データに対して、一定の比率で生成されればよく、複数のデータ（複数バイトのデータ）に対して１つ生成されるようにしてもよい。
【００５８】
バイト単位の各データに対して識別子を生成した識別子処理部１３２は、データおよび識別子を内部バッファメモリ１２２に供給し、保持させる。
【００５９】
図３に示されるように、識別子処理部１３２は、取得したデータが有効であるか否かを判定する有効・無効判定処理部１８１、有効・無効判定処理部１８１による判定処理の判定結果に基づいて、データに対応する識別子を生成する識別子生成部１８２を有している。
【００６０】
外部メモリリード処理部１３１よりデータを取得した識別子処理部１３２は、有効・無効判定処理部１８１において、外部メモリリード制御部１７１より供給されたリード要求の内容に基づいて、１バイト単位の各データについて、そのデータが有効であるか否かを判定し、識別子生成部１８２において、その判定結果に基づいて、１バイト単位の各データについて、識別子を生成する。
【００６１】
そして、識別子処理部１３２は、後述するように、取得したデータを内部バッファメモリ１２２のデータ記憶領域１４２に保持させるとともに、生成した識別子を内部バッファメモリ１２２の識別子記憶領域１４３に保持させる。
【００６２】
図２に戻り、内部バッファメモリ１２２は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶素子により構成され、記憶領域１４１を有し、識別子処理部１３２より供給されたデータおよび識別子を、順に一時保持する。
【００６３】
内部バッファメモリ１２２の記憶領域１４１は、データを記憶する記憶領域であるデータ記憶領域１４２と、識別子を記憶する記憶領域である識別子記憶領域１４３により構成され、所定のデータ量（例えば、１バイト）のデータと、そのデータに対応する所定のデータ量（例えば、１ビット）の識別子が互いに関連付けられて、それぞれ、データ記憶領域１４２または識別子記憶領域１４３に保持されている。
【００６４】
例えば、図２に示されるように、外部メモリ１０１の記憶領域１１１より、データが、Ｘ０乃至Ｘ５，Ｄ０乃至Ｄ１４，Ｘ６乃至Ｘ１６の順番で読み出された場合、内部バッファメモリ１２２の記憶領域１４１には、各データが、同様の順番で、生成された識別子が関連付けられた状態で保持される。
【００６５】
すなわち、図２の場合、記憶領域１４１の、最初のデータが格納される最上段左端のデータ記憶領域１４２には、データＸ０が保持されており、そのデータ記憶領域１４２に対応する識別子記憶領域１４３（最上段左端の識別子記憶領域１４３）には、値が「０」の識別子が保持されている。
【００６６】
同様に、図２の記憶領域１４１の、７番目のデータが格納される上から２段目の左から３番目のデータ記憶領域１４２には、データＤ０が保持されており、そのデータ記憶領域１４２に対応する識別子記憶領域１４３（上から２段目の左から３番目の識別子記憶領域１４３）には、値が「１」の識別子が保持されている。
【００６７】
また、図２の記憶領域１４１の、最後のデータが格納される最下段右端のデータ記憶領域１４２には、データＸ１６が保持されており、そのデータ記憶領域１４２に対応する識別子記憶領域１４３（最下段右端の識別子記憶領域１４３）には、値が「０」の識別子が保持されている。
【００６８】
なお、内部バッファメモリ１２２の記憶領域１４１のサイズは、どのような大きさであってもよく、上述したように、バースト単位と同じサイズであってもよいし、バースト単位より大きくても小さくてもよい。
【００６９】
また、記憶領域１４１に保持される識別子とデータの比は、識別子処理部１３２より供給される識別子とデータの比と一致していればよく、例えば１対４等のように、１対１でなくてもよい。
【００７０】
入力側制御部１２１の識別子処理部１３２は、所定のデータ量のデータを内部バッファメモリ１２２に保持させる毎に（例えば、バースト単位毎に）、出力側制御部１２３のワード／バイト変換処理部１５１に、所定の制御信号を供給する。
【００７１】
出力側制御部１２３は、ワード単位のデータをバイト単位のデータに変換するワード／バイト変換処理部１５１を有しており、内部バッファメモリ１２２に記憶されているデータおよび識別子を読み出し、その識別子に対応するイネーブル信号であるデータイネーブル信号、および、バイト単位のデータに変換されたバイトデータ出力を、メモリコントローラ１０２の外部に出力する。
【００７２】
図３に示されるように、識別子処理部１３２は、ワード／バイト変換処理部１５１に対して動作の開始を要求する動作要求出力部１８３を有している。この動作要求出力部１８３は、識別子処理部１３２の処理における所定のタイミングにおいて、動作の開始、すなわち、内部バッファメモリ１２２からのデータの読み出し処理の開始を要求する制御信号をワード／バイト変換処理部１５１に供給する。
【００７３】
例えば、識別子処理部１３２が、外部メモリリード処理部１３１が外部メモリ１０１より読み出したデータ（バースト単位のデータ）を全て内部バッファメモリ１２２に供給し、保持させると、識別子処理部の動作要求出力部１８３は、動作開始を要求する制御信号をワード／バイト変換処理部１５１に供給する。
【００７４】
この制御信号を取得したワード／バイト変換処理部１５１は、図２に示されるように、識別子処理部１３２より供給された制御信号に基づいて、内部バッファメモリ１２２に保持されているデータをワード単位（４バイト単位）で読み出し、読み出したワード単位のデータであるワードデータをバイト単位のデータであるバイトデータに変換する。すなわち、この場合、ワード単位は、バイト単位の整数倍の大きさであり、バースト単位以下の大きさである。
【００７５】
また、ワード／バイト変換処理部１５１は、データとともに、データに対応する識別子を、内部バッファメモリ１２２より読み出す。
【００７６】
そして、ワード／バイト変換処理部１５１は、変換したバイトデータをバイトデータ出力としてメモリコントローラ１０２の外部に出力するとともに、出力するバイトデータに対応する識別子をデータイネーブル信号としてメモリコントローラ１０２の外部に出力する。
【００７７】
図４は、メモリコントローラ２より出力されるバイトデータ出力、および、データイネーブル信号の様子を示す図である。
【００７８】
図４に示されるように、ワード／バイト変換処理部１５１は、ワードデータをバイトデータに変換した順、すなわち、データＸ０乃至Ｘ５、データＤ０乃至Ｄ１４、データＸ６乃至Ｘ１６の順で（図中、左端から矢印の方向に順番に）、バイトデータ出力１９２を出力するのに同期して、各バイトデータに対応するデータイネーブル信号１９１を、図中、左端から矢印の方向に順番に、メモリコントローラ１０２の外部に出力する。
【００７９】
従って、データＸ０乃至Ｘ５が出力されている間、データイネーブル信号１９１の値は「０」（Ｌｏｗ）である。そして、データＤ０が出力されるとき、データイネーブル信号１９１の値は「１」（Ｈｉ）に変化する。それから、データＤ０乃至Ｄ１４が出力されている間、データイネーブル信号１９１の値は「１」（Ｈｉ）であり、データＸ６が出力されるとき、データイネーブル信号１９１の値は「０」（Ｌｏｗ）に変化する。その後、データＸ６乃至Ｘ１６が出力されている間、データイネーブル信号１９１の値は「０」（Ｌｏｗ）である。
【００８０】
以上のように、ワード／バイト変換処理部１５１は、内部バッファメモリ１２２より読み出したデータを、有効なデータであるか、無効なデータであるかに関わらず、全て順番に出力し、そのデータ出力に合わせて、内部バッファメモリ１２２より読み出した識別子を、出力するデータが有効であるか否かを示すデータイネーブル信号として出力する。
【００８１】
次に、図５のフローチャートを参照して、外部メモリ１０１よりデータを読み出す場合にメモリコントローラ１０２が実行する読み出し制御処理について説明する。
【００８２】
メモリコントローラ１０２の外部よりリード要求を取得した外部メモリリード処理部１３１の外部メモリリード制御部１７１は、ステップＳ１において、取得したリード要求に基づいて、外部メモリ１０１にデータの読み出しを要求する。すなわち、外部メモリリード制御部１７１は、取得したリード要求に基づいて、外部メモリ１０１から読み出したデータに、要求されたデータが含まれるように、データの読み出し開始アドレスや、使用する制御コマンド（例えば、読み出しコマンド）等を決定し、それらの情報を外部メモリ１０１に供給する。
【００８３】
外部メモリ１０１は、供給された制御コマンドに基づいて動作し、供給されたデータ読み出し開始アドレスに記憶されているデータから、読み出しを開始し、所定のデータ単位（例えば、バースト単位）毎に読み出したデータを外部メモリリード処理部１３１に順次供給する。
【００８４】
ステップＳ２において、外部メモリリード処理部１３１は、外部メモリ１０１より供給されたデータを取得したか否かを判定し、取得したと判定するまで待機する。
【００８５】
外部メモリ１０１より読み出されたデータが供給され、データを取得したと判定した場合、外部メモリリード処理部１３１は、取得したデータを識別子処理部１３１に供給する。そして、ステップＳ３において、識別子処理部１３１の有効・無効判定処理部１８１は、外部メモリリード処理部１３１が外部メモリ１０１より取得したデータが有効であるか否かを、例えばバイト単位で判定する。
【００８６】
すなわち、有効・無効判定処理部１８１は、外部メモリリード処理部１３１より供給されたデータ（バイト単位のデータ）がリード要求により要求されたデータであるか否か（有効データであるか否か）を判定する。
【００８７】
ステップＳ３において、有効・無効判定処理部１８１により有効であると判定された場合、識別子生成部１８２は、ステップＳ４において、その判定結果に基づいて、そのバイト単位のデータに対して、値が「１」の識別子を生成する。
【００８８】
また、ステップＳ３において、有効・無効判定処理部１８１によりデータが有効でない（無効データである）と判定された場合、識別子生成部１８２は、ステップＳ５において、その判定結果に基づいて、そのバイト単位のデータに対して、値が「０」の識別子を生成する。
【００８９】
ステップＳ４またはＳ５の処理により、識別子生成部１８２がバイト単位のデータに対応して識別子を生成すると識別子処理部１３２は、ステップＳ６において、識別子を生成したバイト単位のデータを内部バッファメモリ１２２に供給し、保持させる。内部バッファメモリ１２２は、取得したデータをデータ記憶領域１４２に保持する。
【００９０】
ステップＳ６の処理を終了した識別子処理部１３２は、ステップＳ７において、生成した識別子（ステップＳ５の処理により内部バッファメモリ１２２に保持させたデータに対応する識別子）を内部バッファメモリ１２２に供給し、保持させる。内部バッファメモリ１２２は、取得した識別子を識別子記憶領域１４３の、ステップＳ５の処理により保持されているデータのアドレス（データ記憶領域１４２におけるアドレス）に対応するアドレス（識別子記憶領域１４３におけるアドレス）に保持する。
【００９１】
ステップＳ７の処理を終了した識別子処理部１３２は、ステップＳ８において、外部メモリリード処理部１３１が外部メモリ１０１より取得したデータ（外部メモリリード処理部１３１より供給されたデータ）を全て内部バッファメモリ１２２に保持させたか否か（全てのバイト単位のデータに対して識別子を生成し、それらのデータおよび識別子を、全て内部バッファメモリ１２２に保持させたか否か）を判定する。
【００９２】
未処理のデータが存在し、まだ取得したデータを全て内部バッファメモリ１２２に保持させていないと判定した場合、識別子処理部１３２は、処理をステップＳ３に戻し、それ以降の処理を繰り返す。
【００９３】
すなわち、識別子処理部１３２は、ステップＳ３乃至Ｓ８の処理を繰り返し、外部メモリリード処理部１３１より供給された全てのデータ（バイト単位のデータ）に対して識別子を生成し、各データおよび識別子を互いに関連付けて、内部バッファメモリ１２２に保持させる。
【００９４】
そして、識別子制御部１３２が、全てのデータについて上述した処理を行い、ステップＳ８において、取得したデータを全て保持させたと判定した場合、動作要求出力部１８３は、ステップＳ９において、ワード／バイト変換処理部１５１にデータ読み出し処理を開始させる。
【００９５】
すなわち、動作要求出力部１８３は、内部バッファメモリ１２２からのデータ読み出し処理を開始させる制御信号を、ワード／バイト変換処理部１５１に供給する。ワード／バイト変換処理部１５１は、取得した制御信号（動作要求）に基づいて、内部バッファメモリ１２２からのデータの読み出し処理を開始する。
【００９６】
データの読み出し処理を開始したワード／バイト変換処理部１５１は、ステップＳ１０において、内部バッファメモリ１２２のデータ記憶領域１４２に保持されているデータを、アドレスの先頭から順番に、ワード単位で読み出す。
【００９７】
また、ワード／バイト変換処理部１５１は、ステップＳ１１において、ステップＳ１０において読み出されたデータに対応する、内部バッファメモリ１２２の識別子記憶領域１４３に保持されているデータを全て読み出す。
【００９８】
そして、ワード／バイト変換処理部１５１は、ステップＳ１２において、内部バッファメモリ１２２より読み出したワード単位のデータ（ワードデータ）をバイト単位のデータ（バイトデータ）に変換するワード／バイト変換処理を実行する。
【００９９】
ステップＳ１２の処理を実行したワード／バイト変換処理部１５１は、ステップＳ１３に処理を進め、変換したバイトデータをバイトデータ出力として、メモリコントローラ１０２の外部に出力する。
【０１００】
さらに、ワード／バイト変換処理部１５１は、ステップＳ１４において、ステップＳ１３において出力したバイトデータに対応する識別子（ステップＳ１１において内部バッファメモリ１２２より読み出された識別子）を、データイネーブル信号として、メモリコントローラ１０２の外部に出力する。
【０１０１】
そして、ワード／バイト変換処理部１５１は、ステップＳ１５に処理を進め、識別子処理部１３２により要求されたデータ（識別子処理部１３２の要求に基づいて実行される読み出し開始処理により読み出されるデータ）を全て出力させたか否かを判定する。
【０１０２】
まだ、内部バッファメモリ１２２に読み出していないデータが存在し、要求されたデータを全て出力させていないと判定した場合、ワード／バイト変換処理部１５１は、処理をステップＳ１０に戻し、それ以降の処理を繰り返す。
【０１０３】
すなわち、ワード／バイト変換処理部１５１は、ステップＳ１０乃至Ｓ１５の処理を繰り返し、内部バッファメモリ１２２に保持されている全てのデータおよび識別子を取得し、取得したワードデータをバイトデータに変換し、バイトデータ出力およびデータイネーブル信号をメモリコントローラ１０２の外部に出力する。
【０１０４】
そして、内部バッファメモリ１２２に保持されている全てのデータおよび識別子を出力させ、ステップＳ１５において、要求された全てのデータを出力させたと判定した場合、ワード／バイト変換処理部１５１は、読み出し制御処理を終了する。
【０１０５】
以上のようにして、メモリコントローラ１０２の各部は、データの読み出し制御処理を実行し、リード要求に基づいて、要求されたデータを、外部メモリ１０１から読み出して出力する。
【０１０６】
上述したように、メモリコントローラ１０２を構成し、動作させることにより、無効データを破棄したり、抽出した有効データを整列させたり、内部バッファメモリ１２２より読み出したデータに基づいてデータイネーブル信号を生成したりする構成および動作が不要になり、より容易にデータの読み出し制御を行うようにすることができる。
【０１０７】
また、これにより、処理速度が高速な入力側制御部１２１において実行される処理数を減らすことができるので、メモリコントローラ１０２は、その制御を容易にすることができるとともに、動作速度も容易に向上させることができ、さらに、消費電力やコストを減少させることもできる。
【０１０８】
また、外部メモリリード処理部１３１が外部メモリ１０１より読み出したデータは、識別子処理部１３２により全て内部バッファメモリ１２２に書き込まれる。また、ワード／バイト変換処理部１５１は、それらのデータ（外部メモリ１０１より読み出されたデータ）を、全て内部バッファメモリ１２２より読み出す。
【０１０９】
これにより、メモリコントローラ１０２は、外部メモリ１０１からのデータ読み出し単位（１度に読み出すデータ量）に合わせて、内部バッファメモリ１２２への書き込み処理および内部バッファメモリからの読み出し処理の動作制御を容易に行う（外部メモリ１０１からのデータ読み出し処理１回に対して、内部バッファメモリ１２２への書き込み処理を１回、読み出し処理を１回実行するようにする）ことができ、さらに、内部バッファメモリ１２２に残った半端な数のデータに対する処理を用意する必要が無くなる。これらにより、メモリコントローラ１０２は、各処理間の同期制御処理を容易に行うことができる。
【０１１０】
以上において、外部メモリ１０１からのデータの読み出し単位は、バースト単位であるとしたが、これに限らず、例えば、ワード単位やバイト単位など、どのような単位であってもよい。また、同様に、内部バッファメモリ１２２の書き込み単位および読み出し単位も、どのような単位であってもよい。
【０１１１】
なお、以上においては、メモリコントローラ１０２はリード要求に基づいて外部メモリ１０１に記憶されているデータを読み出す処理を制御するように説明したが、メモリコントローラ１０２は、上述したような構成の読み出し機能を有していれば良く、さらに、外部メモリ１０１への書き込み機能を備えるようにしてもよい。その場合、メモリコントローラ１０２は、外部メモリ１０１からの読み出し処理だけでなく、外部メモリ１０１への書き込み処理も制御する。
【０１１２】
上述した一連の処理は、ハードウェアにより実行させることもできるし、上述したようにソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体等からインストールされる。
【０１１３】
図６は、このような処理を実行するパーソナルコンピュータの内部構成例を示す図である。
【０１１４】
パーソナルコンピュータ２００のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０１は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２０２に記憶されているプログラムに従って各種の処理を実行する。ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０３には、ＣＰＵ２０１が各種の処理を実行する上において必要なデータやプログラムなどが適宜記憶される。
【０１１５】
ＣＰＵ２０１、ＲＯＭ２０２、およびＲＡＭ２０３は、バス２０４を介して相互に接続されている。このバス２０４にはまた、入出力インタフェース２１０も接続されている。
【０１１６】
入出力インタフェース２１０は、キーボードやマウスから構成される入力部２１１が接続され、入力部２１１に入力された信号をＣＰＵ２０１に出力する。また、入出力インタフェース２１０には、ディスプレイやスピーカなどから構成される出力部２１２も接続されている。
【０１１７】
さらに、入出力インタフェース２１０には、ハードディスクなどから構成される記憶部２１３、および、インターネットなどのネットワークを介して他の装置とデータの通信を行う通信部２１４も接続されている。ドライブ２１５は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどの記録媒体からなるリムーバブルメディア２２１よりデータを読み出したり、データを書き込んだりするときに用いられる。
【０１１８】
記録媒体は、図６に示されるように、パーソナルコンピュータとは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク（フレキシブルディスクを含む）、光ディスク（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ−Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ），ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）を含む）、光磁気ディスク（ＭＤ（Ｍｉｎｉ−Ｄｉｓｃ）（登録商標）を含む）、若しくは半導体メモリなどよりなるパッケージメディアを含むリムーバブルメディア２２１により構成されるだけでなく、コンピュータに予め組み込まれた状態でユーザに提供される、プログラムが記憶されているＲＯＭ２０２や記憶部２１３が含まれるハードディスクなどで構成される。
【０１１９】
なお、本明細書において、媒体により提供されるプログラムを記述するステップは、記載された順序に従って、時系列的に行われる処理は勿論、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１２０】
【発明の効果】
以上のように、本発明によれば、記録媒体に記憶されているデータの、より好適な読み出し制御を行うことができることができる。
【図面の簡単な説明】
【図１】従来のメモリコントローラの構成例を示すブロック図である。
【図２】本発明を適用したメモリコントローラの構成例を示すブロック図である。
【図３】図２の外部メモリリード処理部および識別子処理部の詳細を示すブロック図である。
【図４】図２のメモリコントローラの出力信号を説明する図である。
【図５】図２のメモリコントローラによる読み出し制御処理について説明するフローチャートである。
【図６】パーソナルコンピュータの構成例を示すブロック図である。
【符号の説明】
１０１ 外部メモリ， １０２ メモリコントローラ， １１１ 記憶領域，１２１ 入力側制御部， １２２ 内部バッファメモリ， １２３ 出力側制御部， １３１ 外部メモリリード処理部， １３２ 識別子処理部， １４１記憶領域， １４２ データ記憶領域， １４３ 識別子記憶領域， １５１ワード／バイト変換処理部， １７１ 外部メモリリード制御部， １８１ 有効・無効判定処理部， １８２ 識別子生成部， １８３ 動作要求出力部，１９１ データイネーブル信号， １９２ バイトデータ出力部

Claims (14)

1. 第１のデータ単位でデータを読み出し可能な記憶部より、前記データを読み出し、前記第１のデータ単位より小さい第２のデータ単位のデータに変換し、出力する情報処理装置において、
   前記記憶部からの、前記第１のデータ単位での前記データの読み出しを制御する読み出し制御手段と、
   前記読み出し制御手段により制御されて前記記憶部より読み出された前記データが有効なデータであるか否かを判定する判定手段と、
   前記判定手段による判定結果に基づいて、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データの識別子を生成する生成手段と、
   前記読み出し制御手段により制御されて前記記憶部より読み出された前記データ、および前記生成手段により生成された前記識別子を互いに関連付けて保持する保持手段と、
   前記保持手段により保持されている前記データを取得し、前記第２のデータ単位のデータに変換する変換手段と、
   前記変換手段により変換された前記第２のデータ単位のデータを、その識別子とともに出力する出力手段と
   を備えることを特徴とする情報処理装置。
2. 前記第１のデータ単位は、前記第２のデータ単位の整数倍の大きさである
   ことを特徴とする請求項１に記載の情報処理装置。
3. 前記読み出し制御手段は、外部より供給された前記記憶部に対するリード要求に基づいて、前記記憶部からの、前記第１のデータ単位での前記データの読み出しを制御する
   ことを特徴とする請求項１に記載の情報処理装置。
4. 前記判定手段は、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データが、前記リード要求により要求されたデータである場合、前記データが有効なデータであると判定し、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データが、前記リード要求により要求されたデータでない場合、前記データが無効なデータであると判定する
   ことを特徴とする請求項３に記載の情報処理装置。
5. 前記生成手段は、前記判定手段により、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データが有効なデータであると判定された場合、前記データが有効なデータであることを示す第１の識別子を生成し、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データが無効なデータであると判定された場合、前記データが無効なデータであることを示す第２の識別子を生成する
   ことを特徴とする請求項１に記載の情報処理装置。
6. 前記第１の識別子は、値が「１」の１ビットの識別子であり、
   前記第２の識別子は、値が「０」の１ビットの識別子である
   ことを特徴とする請求項５に記載の情報処理装置。
7. 前記保持手段は、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データを第１の記憶領域に保持し、前記生成手段により生成された前記識別子を前記第１の記憶領域と異なる第２の記憶領域に保持する
   ことを特徴とする請求項１に記載の情報処理装置。
8. 前記判定手段は、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データが有効なデータであるか否かを、前記第２のデータ単位毎に判定し、
   前記生成手段は、前記判定手段による判定結果毎に前記識別子を生成し、
   前記保持手段は、前記判定手段により有効なデータであるか否かを判定された、前記第２のデータ単位の各前記データと、前記生成手段により生成された各前記識別子とを、それぞれ関連付けて保持する
   ことを特徴とする請求項１に記載の情報処理装置。
9. 前記変換手段は、前記保持手段に保持されている前記データを、前記第２のデータ単位より大きく、前記第１のデータ単位以下である第３のデータ単位で取得し、取得した前記第３のデータ単位の前記データを前記第２のデータ単位のデータに変換する
   ことを特徴とする請求項１に記載の情報処理装置。
10. 前記第３のデータ単位は、前記第２のデータ単位の整数倍の大きさである
    ことを特徴とする請求項９に記載の情報処理装置。
11. 前記保持手段に保持されている前記データの取得開始の動作を要求する動作要求手段をさらに備え、
    前記変換手段は、前記動作要求手段による前記要求に基づいて、前記保持手段に保持されている前記データの取得の動作を開始する
    ことを特徴とする請求項１に記載の情報処理装置。
12. 前記動作要求手段は、前記保持手段が、前記読み出し制御手段により制御されて前記記憶部より読み出された前記データを全て保持した場合、前記保持手段に保持されている前記データの取得開始の動作を要求する
    ことを特徴とする請求項１１に記載の情報処理装置。
13. 第１のデータ単位でデータを読み出し可能な記憶部より、前記データを読み出し、前記第１のデータ単位より小さい第２のデータ単位のデータに変換し、出力する情報処理装置の情報処理方法であって、
    前記記憶部からの、前記第１のデータ単位での前記データの読み出しを制御する読み出し制御ステップと、
    前記読み出し制御ステップの処理により制御されて前記記憶部より読み出された前記データが有効なデータであるか否かを判定する判定ステップと、
    前記判定ステップの処理による判定結果に基づいて、前記読み出し制御ステップの処理により制御されて前記記憶部より読み出された前記データの識別子を生成する生成ステップと、
    前記読み出し制御ステップの処理により制御されて前記記憶部より読み出された前記データを、前記生成ステップの処理により生成された前記識別子と関連付けて保持部に保持させるように制御する保持制御ステップと、
    前記保持制御ステップの処理により制御され、保持されている前記データを、前記保持部より取得し、前記第２のデータ単位のデータに変換する変換ステップと、
    前記変換ステップの処理により変換された前記第２のデータ単位のデータを、その識別子とともに出力するように制御する出力制御ステップと
    を含むことを特徴とする情報処理方法。
14. データを読み出し、第１のデータ単位より小さい第２のデータ単位のデータに変換し、出力する処理を、前記第１のデータ単位で前記データを読み出し可能な記憶部を有するコンピュータに行わせるプログラムにおいて、
    前記記憶部からの、前記第１のデータ単位での前記データの読み出しを制御する読み出し制御ステップと、
    前記読み出し制御ステップの処理により制御されて前記記憶部より読み出された前記データが有効なデータであるか否かを判定する判定ステップと、
    前記判定ステップの処理による判定結果に基づいて、前記読み出し制御ステップの処理により制御されて前記記憶部より読み出された前記データの識別子を生成する生成ステップと、
    前記読み出し制御ステップの処理により制御されて前記記憶部より読み出された前記データを、前記生成ステップの処理により生成された前記識別子と関連付けて保持部に保持させるように制御する保持制御ステップと、
    前記保持制御ステップの処理により制御され、保持されている前記データを、前記保持部より取得し、前記第２のデータ単位のデータに変換する変換ステップと、
    前記変換ステップの処理により変換された前記第２のデータ単位のデータを、その識別子とともに出力するように制御する出力制御ステップと
    を含むことを特徴とするプログラム。

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