JP4901285B2 - 読み出し性能を向上させることができるメモリカード - Google Patents

Description

本発明は電子装置に関するものであり、さらに具体的には不揮発性メモリを含むメモリカードに関するものである。

メモリカードはデジタルカメラ、ＰＤＡ、携帯用オーディオ装置、携帯電話、及びパーソナルコンピュータのようなデジタル装置とともに情報を貯蔵する／読み出すために使われている。メモリカードにはフラッシュメモリのような不揮発性メモリが含まれる。必要に従って、メモリカードには不揮発性メモリとともにメモリ制御器が含まれる。メモリカードに含まれたメモリ制御器はホストとのインターフェースを提供する。

例示的なメモリカードが特許文献１、特許文献２、および特許文献３に開示されている。

漸次的にデジタル装置が発展されることによって、多様な分野に使われているメモリカードの容量増加のみならず、動作性能の向上が要求されている。
米国特許公開第２００４‐０２０５３０１号 米国特許公告第６１３１１３９号 米国特許公開第２００４‐０２３６９０９号

本発明の目的は読み性能を向上させることができるメモリカードを提供することである。

上述の諸般目的を達成するための本発明の特徴によると、メモリカードは、ホストシステムから第１命令及び第１外部アドレスを伝達されるメモリコントローラと、第１及び第２内部アドレスに従ってデータのページにアクセスするフラッシュメモリモジュールとを含み、前記メモリコントローラは、貯蔵されたプログラムによって前記第１外部アドレスを前記第１内部アドレスに変換させる第１回路と、読み出し信号と加速イネーブル信号に応答して前記第１内部アドレス及び前記第１外部アドレスを利用して前記第２内部アドレスを発生させる第２回路とを含み、ここで、前記フラッシュメモリモジュールが前記第１内部アドレスを利用して読み出し動作のためのデータのページにアクセスした後、前記第１回路は前記第２回路でハードウエアアクセレレーションフラッグを設置し、前記メモリコントローラが前記ホストシステムから読み出し命令を伝達される時たびに、前記第２回路は前記読み出し信号を活性化させることを特徴とする。

例示的な実施形態において、前記メモリコントローラは前記第１命令を伝達された後、第２命令と第２外部アドレスを伝達され、ここで、前記第１及び第２命令は任意の読み出し命令であることを特徴とする。

例示的な実施形態において、前記第１回路は前記第１外部アドレスを前記第１命令を伝達される前記第２回路に伝送し、前記第２回路は前記第１外部アドレスを貯蔵するようになることを特徴とする。

例示的な実施形態において、各々の前記第１及び第２外部アドレスは、メモリブロックアドレス及び、開始及び終了ページアドレスを含むことを特徴とする。

例示的な実施形態において、前記ハードウエアアクセレレーションフラッグが設置される時、前記第２回路は前記第１及び前記第２外部アドレスが同一なメモリブロックアドレスを有するか、そして前記第２外部アドレスが前記第１外部アドレスの開始及び終了ページアドレスの間でページアドレスを有するかを決定することを特徴とする。

例示的な実施形態において、前記第１及び第２外部アドレスが前記同一なメモリブロックアドレスを有し、前記第２外部アドレスが前記第１外部アドレスの前記開始及び終了アドレスとの間で、ページアドレスを有すれば、前記第２回路は前記第２内部アドレスを発生することを特徴とする。

例示的な実施形態において、前記第１及び第２外部アドレスが前記同一なメモリブロックアドレスを有していなければ、または、前記第２外部アドレスが前記第１アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有していなければ、前記第２回路は前記メモリコントローラ内にインタラプトフラッグを設置するためのインタラプト信号を活性化させる。その結果前記第１回路は第１内部アドレスを発生させることを特徴とする。

例示的な実施形態においては、前記第１命令は順次的読み出し命令であることを特徴とする。

例示的な実施形態においては、前記第１回路は前記第１外部及び内部アドレスを前記第２回路に伝達して、前記第２回路は基準アドレスとして前記第１外部アドレスを貯蔵し、前記第２回路は前記第１外部アドレスを利用して、次のアドレスを発生することを特徴とする。

例示的な実施形態においては、前記第１外部アドレスは、メモリブロックアドレスと、開始及び終了ページアドレスを含むことを特徴とする。

例示的な実施形態において、前記ハードウエアアクセレレーションフラッグか設置される時、前記第２回路は新しいアドレス及び前記基準アドレスが前記同一なメモリブロックアドレスを有しているか、前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間にページアドレスを有しているかを決定することを特徴とする。

例示的な実施形態において、前記新しいアドレスと前記基準アドレスは前記同一なメモリブロックアドレスを有しているか、そして前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有しているかを決定する時、前記第２回路は前記第１外部及び内部アドレスを利用して前記第２内部アドレスを発生させることを特徴とする。

例示的な実施形態において、前記新しいアドレス及び前記基準アドレスが前記同一なメモリブロックアドレスを有せず、或いは、前記新しいアドレスが前記基準アドレスの前記スタート及びエンドページアドレスとの間でページアドレスを有しないかを決定する時、前記第２回路は前記メモリコントローラ内にインタラプトフラッグを設置するためのインタラプト信号を活性化させる。その結果、前記第１回路は第１内部アドレスを発生することを特徴とする。

例示的な実施形態において、前記第１回路は読み出し動作で前記フラッシュメモリモジュールにアクセスした後、前記第１外部アドレスを前記第２回路に伝達し、ここで、前記第１外部アドレスはメモリブロックアドレスと開始及び終了ページアドレスを含むことを特徴とする。

例示的な実施形態において、前記第２回路は、前記ハードウエアアクセレレーションフラッグと前記外部アドレスから抽出した基準アドレスを貯蔵するレジスタと、モード信号に応答して現在の外部のアドレスと次のアドレスとの間で選択し、新しいアドレスに前記選択されたアドレスを出力する選択回路と、前記基準アドレスと前記新しいアドレスが前記同一なメモリブロックアドレスを有しているか、そして前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有しているかを感知するヒット信号を発生する判断回路と、前記選択回路から前記新しいアドレスを伝達され、前記新しいアドレスを利用して前記の次のアドレスを出力するアドレス発生器と、前記ヒット信号に応答して前記の次のアドレスを利用して前記内部アドレスを発生する状態マシンを含むことを特徴とする。

例示的な実施形態において、前記第２内部アドレスを発生させる時、前記状態マシンはあらかじめ決定された値に従って増加する前記の次のアドレスのため、前記アドレス発生器に制御信号を送ることを特徴とする。

例示的な実施形態において、前記の次のアドレスは前記基準アドレスとして前記レジスタに貯蔵されることを特徴とする。

例示的な実施形態において、前記選択回路は前記モードが任意の読み動作するモードを指示する時、前記現在のアドレスを選択し、前記モード信号が順次的読み出し動作するモードを指示する時、前記の次のアドレスを選択されることを特徴とする。

例示的な実施形態において、前記新しいアドレスが前記基準アドレスから互いに異なるメモリブロックアドレスを有しており、或いは、前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間にない時、前記判断回路は前記メモリコントローラで設置されるインタラプトフラッグにより、インタラプト信号を発生させることを特徴とする。

例示的な実施形態において、前記メモリカードは、前記第１回路による選択信号出力に応答して前記フラッシュメモリモジュールに前記第１及び第２内部アドレスを伝達するスイッチをさらに含むことを特徴とする。

例示的な実施形態において、不揮発性メモリ装置のためのメモリコントローラにおいて、プログラムを貯蔵する内部メモリと、第１内部アドレスを生産するために、前記プログラムを使って第１外部アドレスを処理するマイクロコントローラユニットと、第２内部アドレスを発生させるために、前記第１外部アドレスと前記第１内部アドレスを利用して第２外部アドレスを処理する加速器と、前記マイクロコントローラ、前記加速器及びホストシステムの間をインターフェースするホストインターフェースと、前記マイクロコントローラ、前記加速器及び前記不揮発性メモリの間でインターフェースするメモリインターフェースとを含むことを特徴とする。

例示的な実施形態において、前記加速器は前記マイクロコントローラユニットから伝達されたハードウエアアクセレレーションフラッグに応答して動作することを特徴とする。

例示的な実施形態において、メモリコントローラと、不揮発性メモリ装置と前記メモリコントローラとの間にインターフェースするメモリインターフェースとを含み、前記メモリコントローラは、第１内部アドレスを生成するために貯蔵されたプログラムを使って第１外部アドレスを処理するマイクロコントローラと、前記第１内部及び外部アドレスを利用して第２外部アドレスを処理する加速器とを含むことを特徴とする。

例示的な実施形態において、前記加速器は前記マイクロコントローラユニットから伝達されたハードウエアアクセレレーションフラッグに応答して動作することを特徴とする。

アドレス及び命令を変換するための時間を除去することによって、メモリカード１００の性能を向上させることができる。

参照符号が本発明の望ましい実施形態に詳細に表示されてあり、それらの例が参照図面に表示されている。可能などんな場合も、同一の参照符号が同一、または、類似の部分を参照するために説明及び図面に使われる。

下で、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための例として使われる。しかし、当業者は、ここに記載していた内容によって本発明の他の利点及び性能を易しく理解できる。本発明は他の実施例によってまたは、実現されたり、適用されることもできる。それに、詳細な説明は本発明の範囲、技術的の思想、及び他の目的からかなり逸脱されず、観点及び応用によって修正されたり変更されることができる。

図１は本発明によるメモリカードを概略的に示すブロック図である。図１を参照したら、本発明のメモリカード１００は小ブロックインターフェース方式（ｓｍａｌｌ ｂｌｏｃｋ ｉｎｔｅｒｆａｃｅ ｍａｎｎｅｒ）を通じて、ホスト２００と通信し、ホスト２００に提供される命令に応じて読み出し、書き込み、または消去動作を実行する。メモリカード１００はフラッシュメモリ１２０とメモリコントローラ１４０とを含む。メモリコントローラ１４０はフラッシュメモリ１２０とホスト２００との間で、インターフェースの役割を実行する。フラッシュメモリ１２０は、望ましく、ＮＡＮＤフラッシュメモリである。よく知られているように、フラッシュメモリ１２０は複数のページで各々構成される複数のメモリブロックを含み、ページサイズは５１２Ｂである。これによって、ホスト２００は５１２Ｂ単位で読み出し／書き込み動作を実行し、これを小ブロックインターフェースと呼ぶ。

例えば、図２に図示されたように、任意のメモリブロックの各ページは５１２Ｂのページサイズを有する。メモリ容量が漸次的に増加することに従って、メモリブロックのページサイズも増加する。以下、５１２Ｂのページサイズを有するメモリブロックを「小ブロック（ｓｍａｌｌ ｂｌｏｃｋ）」と呼ぶ。図２に図示されたように、任意のメモリブロックは２ＫＢのページサイズを有する複数のページで構成されることができる。即ち、メモリブロックのページサイズが５１２Ｂから2ＫＢに増加することに従って、ホスト２００から提供されるアドレスを直接使ってフラッシュメモリ１２０をアクセスすることが不可能である。これを可能にするために、メモリコントローラ１４０はホスト２００から提供されるアドレス及び命令を２ＫＢのページサイズを有するメモリブロック（以下、「大ブロック（ｌａｒｇｅ ｂｌｏｃｋ）」と呼ぶ）に適するように変換すべきである。大ブロックの場合、図２に図示されたように、２ＫＢのページは四つの５１２Ｂページで構成されることができる。ホスト２００が小ブロックの１番ページ１Ｐをアクセスするためにアドレス及び読み出し命令をメモリカード１００に提供したら、メモリカード１００のメモリコントローラ１４０は入力された小ブロック用アドレス及び命令を大ブロック用アドレス及び命令に変換すべきである。例えば、小ブロックの１番ページ１Ｐは大ブロックの０番ページに属するから、小ブロック用の行アドレスは大ブロック用の行アドレスに変更されるべきである。また、大ブロックのページが４等分されているから、小ブロック用の開始列アドレスはやはり、大ブロック用の開始列アドレス（図２で、矢印に表示されているところ）に変更されるべきである。

もし、フラッシュメモリ１２０が小ブロック構造を有したら、アドレス変換をせず、ホスト２００から提供されるアドレス及び命令を利用してフラッシュメモリ１２０を直接アクセスすることができる。しかし、ホスト２００が小ブロックインターフェース方式に従ってメモリカード１００をアクセスする場合、メモリカード１００は小ブロックインターフェース方式に従うアドレス及び命令を大ブロックインターフェース方式に従うアドレス及び命令に変更し、その次に変更されたアドレス及び命令に従って、フラッシュメモリ１２０について、読み出し／書き込み動作を実行する。従って、ホスト２００の読み出し要求の時点からデータ出力時点までの時間によって決定されるメモリカード１００の読み出し性能は小ブロック用のアドレス及び命令を大ブロック用アドレス及び命令に変更するのにかかる時間によって制約される。本発明のメモリカード１００はアドレス及び命令を変更するのに要る時間を最小にして／除去して読み出し性能を向上させるためのものであり、これは以後、詳細に説明する。

図３は本発明の一実施形態による図１に図示されたメモリコントローラを示すブロック図である。図３を参照したら、本発明のメモリコントローラ１４０はホストインターフェースコントローラ３１０、ＭＣＵ３２０、内部メモリ３３０、レジスタ３４０、スイッチ３５０、メモリインターフェースコントローラ３６０、加速器３７０（図面では、「ＨＷＡＣＣ」と表示されている）、及びバッファメモリ３８０を含む。

ホストインターフェースコントローラ３１０はホスト２００とのインターフェースを提供し、レジスタセット３１１を含む。レジスタセット３１１にはホスト２００から提供されるアドレス、命令などの情報だけではなく、インタラプト情報が貯蔵される。レジスタセット３１１に貯蔵されたインタラプト情報はホスト２００から命令が入力される時に設定され、インタラプト動作が終了するたびに初期化される。たとえ、レジスタセット３１１がホストインターフェースコントローラ３１０内に含まれているが、レジスタセット３１１がコントローラ３１０の外部に実現されることができるのは、この分野で通常的な知識を習得した者に自明である。

ＭＣＵ３２０はメモリカード１００の全般的な動作を制御するように構成される。ＭＣＵ３２０はレジスタセット３１１にインタラプト情報か設定される時、レジスタセット３１１に貯蔵されているアドレズ及び命令を持って来る。ＭＣＵ３２０は内部メモリ３３０に貯蔵されているプログラムを利用して、持ってきた小ブロック用アドレス及び命令を大ブロック用アドレス及び命令に変更する。変更されたアドレス及び命令はレジスタ３４０に一時貯蔵される。ＭＣＵ３２０は変更されたアドレス及び命令がメモリインターフェースコントローラ３６０に出力されるようにスイッチ３５０を制御する。即ち、ＭＣＵ３２０は選択信号ＳＥＬを活性化させ、スイッチ３５０は活性化された選択信号ＳＥＬに応答して、ＭＣＵ３２０からの大ブロック用アドレス及び読み出し命令をメモリインターフェースコントローラ３６０に伝達する。一旦、変更されたアドレス及び読み出し命令がスイッチ３６０を通じてメモリインターフェースコントローラ３６０に伝達されたら、ＭＣＵ３２０は加速器３７０とメモリインターフェースコントローラ３６０との間に信号経路が形成されるように選択信号ＳＥＬを非活性化させる。もし、書き込み命令が入力されたら、スイッチ３５０の信号経路はＭＣＵ３２０とメモリインターフェースコントローラ３６０との間に形成されるようにＭＣＵ３２０によって制御される。ＭＣＵ３２０は、また、現在入力されたアドレスに基づいてメモリブロック情報及びページ情報を加速器３７０に貯蔵する。これと同時に、ＭＣＵ３２０は読み出し命令が入力されたことを示す加速イネーブル情報を加速器３７０に貯蔵する。

ここで、メモリブロック情報は現在入力されたアドレスによって選択されたメモリブロックを指定するためのブロックアドレスを含み、ページ情報は選択されたメモリブロックのページ範囲を指定するための開始及び終了ページアドレス及び現在選択されたページの次のページアドレスを含む。

メモリインターフェースコントローラ３６０はスイッチ３５０を通じて入力されたアドレス及び命令をよく知られていたＮＡＮＤインターフェースタイミングに従って、ＮＡＮＤフラッシュメモリ１２０に出力する。メモリインターフェースコントローラ３６０はＮＡＮＤフラッシュメモリ１２０から出力されるデータをバッファメモリ３８０に伝達するか、バッファメモリ３８０から出力されるデータをＮＡＮＤフラッシュメモリ１２０に伝達する。バッファメモリ３８０は読み出し及び書き込み動作に従って、ＭＣＵ３２０によって、または、加速器３７０によって制御されるように構成され、これは以後、詳細に説明する。

続いて、図３を参照すると、加速イネーブル情報が設定されている時、加速器３７０はＭＣＵ３２０によって設定されたアドレス情報に従って大ブロック用のアドレス及び命令を生成するように構成される。具体的には、加速イネーブル情報がＭＣＵ３２０によって設定されている場合、加速器３７０は読み出し動作の時、ホスト２００から提供されるアドレス及び命令情報が入力され、入力されたアドレス及び設定されたアドレス情報を利用して大ブロック用アドレス及び命令を生成する。例えば、まず、現在入力された命令が読み出し命令であり、加速イネーブル情報が設定されている時、加速器３７０は現在入力されたアドレスのブロックアドレスが設定されたブロックアドレスと一致するか否か、そして現在の入力されたアドレスのページアドレスが設定された開始及び終了ページアドレスとの間に存在するか否かを判別する。もし、現在入力されたアドレスのブロックアドレスが設定されたブロックアドレスと一致し、現在入力されたアドレスのページアドレスが設定された開始及び終了ページアドレスの間に存在すれば、加速器３７０は入力されたアドレス情報及び設定されたアドレズ情報を利用して大ブロック用アドレス及び読み出し命令を生成する。そうして生成されたアドレス及び読み出し命令はスイッチ３５０を通じてメモリインターフェースコントローラ３６０に伝達される。これに反して、現在入力されたアドレスのグロックアドレスが設定されたブロックアドレスと一致しないか、現在入力されたアドレスのページアドレスが設定された開始及び終了ページアドレスの間に存在しない時、加速器３７０はホストインターフェースコントローラ３１０のレジスタセット３１１にインタラプト情報を設定する。これはＭＣＵ３２０が前記説明と同一の過程を実行し、これは以後、詳細に説明する。

以上の説明から分かるように、小ブロックアドレスを大ブロック用アドレスに変更する動作は読み出し命令が入力される時たびにプログラムを使うＭＣＵ３２０によって実行されない。即ち、一番目の読み出し命令と共に入力された小ブロック用アドレスはプログラムを利用するＭＣＵ３２０によって変更される。次の読み出し命令と共に入力された小ブロック用アドレスは、プログラムのローディングなく、加速器３７０によって変更／生成される。または、連続的な読み出し動作モードの時、一番目の読み動作に対するアドレス及び命令生成はＭＣＵ３２０によって行う一方、残りの読み動作に対するアドレスおよび命令生成は、プログラムのローディングなく、加速器３７０によって行われる。結果的に、こういうアドレス変更はスキームはプログラムの介入を排除することによって読み出し性能を向上させる。

図４は本発明の望ましい実施形態による図３に図示された加速器３７０を示すブロック図である。図４を参照すれば、本発明に係る加速器３７０はレジスタ３７１、選択回路３７２、判別回路３７３、アドレス発生回路３７４、及び状態マシン３７５を含む。

まず、レジスタ３７１にはＭＣＵ３２０からのメモリブロック情報及びページ情報が貯蔵される。上述のように、メモリブロック情報は現在入力されたアドレスによって選択されたメモリブロックを指定するためのブロックアドレスを含み、ページ情報は選択されたメモリブロックのページ範囲を指定するための開始及び終了ページアドレス及び現在選択されたページの次のページアドレスを含む。また、レジスタ３７１には加速イネーブル情報がＭＣＵ３２０によって貯蔵される。選択回路３７２は読み出し動作モードに応じて、レジスタ３７１に貯蔵された次のアドレスＮＥＸＴ＿ＡＤＤとホストインターフェースコントローラ３１０からの現在アドレスＣＵＲ＿ＡＤＤのうちのいずれか一つを選択する。ここで、現在アドレスＣＵＲ＿ＡＤＤはホスト２００から提供される、即ち、インターフェースコントローラ３１０のレジスタセット３１１に貯蔵されたアドレスであり、読み出し動作モードは連続読み出し動作モード及びランダム読み出し動作モードのうちのいずれか一つを有する。例えば、モード信号ＭＯＤＥが連続読み出し動作モードを示す時、選択回路３７２はアドレスＮＥＸＴ＿ＡＤＤを選択する。モード信号ＭＯＤＥがランダム読み出し動作モードを示す時、選択回路３７２はアドレスＣＵＲ＿ＡＤＤを選択する。

判別回路３７３は制御信号ＨＷＡＣＣ＿ＥＮ及び読み出し信号ＲＥＡＤに応答して動作する。例えば、判別回路３７３は制御信号ＨＷＡＣＣ＿ＥＮが活性化され、読み出し信号ＲＥＡＤが活性化される時に動作する。制御信号ＨＷＡＣＣ＿ＥＮはレジスタ３７１に貯蔵された加速イネーブル情報に応じて活性化される。例えば、以前に入力された命令が読み出し命令である時、ＭＣＵ３２０は加速イネーブル情報を設定し、その結果、制御信号ＨＷＡＣＣ＿ＥＮは活性化される。もし、以前に入力された命令が書き命令である場合、加速イネーブル情報は設定されず、その結果、制御信号ＨＷＡＣＣ＿ＥＮは非活性化される。読み出し信号ＲＥＡＤはホストインターフェースコントローラ３１０のレジスタセット３１１に読み出し命令が貯蔵される時活性化される。すなわち、読み出し命令がレジスタセット３１１内に貯蔵され、インタラプト情報がレジスタセット３１１内に設定される時、読み信号ＲＥＡＤが活性化される。従って、判別回路３７３は、ランダム読み出し動作モードの時、以前に入力された命令が読み出し命令であり、現在入力された命令が読み出し命令である時、活性化される。また、読み出し信号ＲＥＡＤは連続読み出し動作モードの時、以前の読み出し動作によって、読み出されたデータがホスト２００に全て伝送される時、活性化される。従って、判別回路３７３は、連続読み出し動作モードの時、以前の読み出し動作によって、読み出されたデータがホスト２００に全て伝送される時活性化される。

制御信号ＨＷＡＣＣ＿ＥＮ及び読み出し信号ＲＥＡＤによって活性化される時、判別回路３７３は選択回路３７２からのアドレスＲＥＱ＿ＡＤＤとレジスタ３７１に貯蔵されたアドレスとを比較する。例えば、判別回路３７３は選択回路３７２からのアドレスＲＥＱ＿ＡＤＤがレジスタ３７１に貯蔵されたブロックアドレスと一致し、レジスタ３７１に貯蔵された開始及び終了ページアドレスとの間に存在するか否かを判別する。もし、選択回路３７２からのアドレスＲＥＱ＿ＡＤＤがレジスタ３７１に貯蔵されたブロックアドレスと一致し、レジスタ３７１に貯蔵された開始及び終了ページアドレスとの間に存在すれば、判別回路３７３はヒット信号ＨＩＴを活性化させる。もし、そうしなければ、判別回路は３７３はヒット信号ＨＩＴを非活性化させ、インタラプト信号ＩＮＴを発生する。インタラプト信号ＩＮＴによってホストインターフェースコントローラ３１０内のレジスタセット３１１のインタラプト情報が設定される。

アドレス発生回路３７４は選択回路３７２から出力されるアドレスＲＥＱ＿ＡＤＤによって設定され、状態マシン３７５の制御に応じて、次のアドレスを生成する。そのように生成された次のアドレスは、次のページアドレスとしてレジスタに貯蔵される。状態マシン３７５はヒット信号ＨＩＴに応答して大ブロック用アドレス及び読み出し命令を発生する。大ブロック用アドレスはアドレス発生回路３７４からのアドレス（即ち、次のアドレスではなく、アドレス発生回路３７４に更新されたアドレス）を利用して生成される。状態マシン３７５からのアドレス及び命令はスイッチ３５０を通じてメモリインターフェースコントローラ３６０に伝達される。

図５は本発明に係るメモリカードの読み出し／書き込み動作を説明するためのフローチャートである。以下、本発明によるメモリカードの読み出し／書き込み動作を参照図面に基づいて、以下、詳細に説明する。上述のように、読み出し動作モードは一度の読み出し命令に応じて、定めた分量のデータが連続的に出力される連続読み動作モード及び読み出し命令が入力される時だけ、データが出力されるランダム読み出し動作モードを含む。本発明に係るメモリカードは連続及びランダム読み出し動作モードで向上された読み出し性能を提供する。説明の便宜上、連続読み出し動作モードの説明の前に、ランダム読み出し動作モードを先に説明する。

ホスト２００からアドレス及び命令がメモリカード１００に提供されれば、アドレス及び命令はホストインターフェースコントローラ３１０のレジスタセット３１０に貯蔵される。これと同時に、レジスタセット３１０にはインタラプト情報が設定される。インタラプト情報が設定されたことに従って、ＭＣＵ３２０は入力された命令が読み出し命令であるか、書き命令であるかを判別する（４１０）。もし、入力された命令が書き命令であれば、ＭＣＵ３２０はインタラプトを処理する（４２０）。即ち、ＭＣＵは内部メモリ３３０に貯蔵されたプログラムを利用して入力されたアドレス及び書き込み命令を大ブロックインターフェース方式に適するように変換し、変換されたアドレス及び書き込み命令をスイッチ３６０を通じてメモリインターフェースコントローラ３６０に出力する（４３０）。この時、加速イネーブル情報は加速器３７０のレジスタ３７１のないに設定されない。以後、よく知られた方式によってフラッシュメモリ１２０にデータがプログラムされる。

もし、入力された命令が読み出し命令であれば、ＭＣＵ３２０は制御信号ＨＷＡＣＣ＿ＥＮが活性化されたか否かを判別する（４４０）。例えば、ＭＣＵ３２０は加速器３７０のレジスタ３７１に貯蔵された加速イネーブル情報に基づいて制御信号ＨＷＡＣＣ＿ＥＮの活性化を判別する。制御信号ＨＷＡＣＣ＿ＥＮが活性化されている場合、ＭＣＵ３２０は動作しない。これに反して、制御信号ＨＷＡＣＣ＿ＥＮが非活性化されている場合、ＭＣＵ３２０はインタラプトを発生する（４２０）。その後に、ＭＣＵ３２０は大ブロック用アドレス及び命令を生成し、生成された大ブロック用アドレス及び命令がスイッチ３５０を通じてメモリインターフェースコントローラ３６０に伝送されるように選択信号ＳＥＬを活性化させる。

さらに、具体的に説明すれば、ＭＣＵ３２０はホストインターフェースコントローラ３１０のレジスタセット３１１に貯蔵されたアドレス及び命令が入力され、内部メモリ３３０に貯蔵されたプログラムを利用して入力されたアドレス及び命令（即ち、小ブロック用アドレス及び命令）を大ブロック用アドレス及び命令に変換する。ＭＣＵ３２０は変換されたアドレス及び命令をレジスタ３４０に一時貯蔵し、選択信号ＳＥＬを活性化させる。これは、プログラムを利用してＭＣＵ３２０によって生成された大ブロック用アドレス及び命令がスイッチ３５０を通じてメモリインターフェースコントローラ３６０に伝達するようにする。また、ＭＣＵ３２０は読み出し命令と共に入力されたアドレスに基づいて加速器３７０のレジスタ３７１にメモリブロック情報、ページ情報、及び加速イネーブル情報を貯蔵する。加速イネーブル情報が貯蔵されることによって、制御信号ＨＷＡＣＣ＿ＥＮは活性化される。以後、よく知られた方式によって、フラッシュメモリ１２０の読み出し動作がメモリインターフェースコントローラ３６０の制御に従って実行されるであろう（４７０）。読み出し動作に従って読み出されたデータはＭＣＵ３２０の制御下にバッファメモリ３８０に貯蔵され、ホスト２００はバッファメモリ３８０に貯蔵されたデータを持って行く。

先に説明した４１０〜４４０段階は以前動作サイクルで読み出し命令が入力されていない状態で現在動作サイクルで読み出し命令が入力される時、ＭＣＵ３２０によって自動的に実行される。この時、アドレス及び命令変換は内部メモリ３３０に貯蔵されたプログラムを利用して実行される。この場合、実質的な読み出し動作時間と共にアドレス変換時間が追加的に要求される。

続いて、図５を参照すれば、制御信号ＨＷＡＣＣ＿ＥＮが活性化されてあり、現在入力されたアドレスがレジスタ３７１に貯蔵されたアドレス情報と関連がある時、加速器３７０は貯蔵されたアドレス情報に従って、プログラムの介入なく、大ブロック用アドレス及び命令を生成する（４６０）。すなわち、以前動作サイクルで読み出し命令が入力された状態で現在動作サイクルで読み出し命令が入力されれば、加速器３７０はレジスタ３７１に貯蔵されたアドレス情報及びホストインターフェースコントローラ３１０に貯蔵された小ブロック用アドレス及び命令を利用してプログラムの介入なく、自動的に大ブロック用アドレス及び命令を生成する。さらに具体的に説明すれば、次のようになる。

選択回路３７２は、読み出し動作モードに従って、レジスタ３７１に貯蔵された次のアドレスＮＥＸＴ＿ＡＤＤとホストインターフェースコントローラ３１０からの現在アドレスＣＵＲ＿ＡＤＤのうちのいずれか一つを選択する。モード信号ＭＯＤＥがランダム読み出し動作モードを示すから、選択回路３７２はアドレスＣＵＲ＿ＡＤＤを選択する。この時、アドレス発生回路３７４は選択回路３７２から出力されたアドレスＲＥＱ＿ＡＤＤに更新される。判別回路３７３は以前動作サイクルで入力された命令が読み出し命令であり、現在動作サイクルで入力された命令が読み出し命令であるから活性化される。制御信号ＨＷＡＣＣ＿ＥＮ及び読み出し信号ＲＥＡＤによって活性化される時、判別回路３７３は選択回路３７２からのアドレスＲＥＱ＿ＡＤＤがレジスタ３７１に貯蔵されたブロックアドレスと一致し、レジスタ３７１に貯蔵された開始及び終了ページアドレスとの間に存在するか否かを判別する。もし、選択回路３７２からのアドレスＲＥＱ＿ＡＤＤがレジスタ３７１に貯蔵されたブロックアドレスと一致し、レジスタ３７１に貯蔵された開始及び終了ページアドレスとの間で存在すれば、判別回路３７３はヒット信号ＨＩＴを活性化させる。ヒット信号ＨＩＴか活性化される時、状態マシン３７５はアドレズ発生回路３７４に更新されたアドレスを利用して大ブロック用アドレス及び命令を発生する。そのように生成された大ブロック用アドレス及び命令はスイッチ３５０を通じてメモリインターフェースコントローラ３６０に伝達される。これと同時に、状態マシン３７５は次のアドレスが生成されるようにアドレス発生回路３７４を制御する。先生されたアドレスは次のページアドレスとしてレジスタ３７１に貯蔵される。以後、よく知れれた方式によって、フラッシュメモリ１２０の読み出し動作が実行される（４７０）。読み出し動作に従って読み出されたデータは加速器３７０（例えば、状態マシン３７５）の制御下にバッファメモリ３８０に貯蔵され、ホスト２００はバッファメモリ３８０に貯蔵されたデータを持って行く。

もし、選択回路３７２からのアドレスＲＥＱ＿ＡＤＤがレジスタ３７１に貯蔵されたブロックアドレスと一致しないか、レジスタ３７１に貯蔵された開始及び終了ページアドレスの間で存在しなかければ、判別回路３７３はヒット信号ＨＩＴを非活性化させ、インタラプト信号を発生する。インタラプト信号ＩＮＴによってホストインターフェースコントローラ３１０内のレジストセット３１１のインタラプト情報が設定される。これはＭＣＵ３２０が先に説明したことと同一の方式で大ブロック用アドレス及び命令を生成するようにする。

連続読み出し動作モードによるメモリカード１００の動作は選択回路３７２がアドレスＮＥＸＴ＿ＡＤＤを選択し、判別回路３７３が以前の読み出し動作によって読み出されたデータが全てホスト２００に伝送される時、動作するという点を除去すれば、ランダム読み出し動作モードのそれと同一であるので、それに対する説明は省略する。

以上の説明から分かるように、ホスト２００から提供されるアドレス及び命令を変換する時間を除去することによって、メモリカード１００の読み出し性能を向上させることができる。さらに具体的に説明すれば、次のようになる。まず、メモリカード１００において、メモリカードの動作状態を示すＲ／ｎＢ信号はアドレス及び命令の入力の時、ローに遷移し、一定時間（以下、「ｔ１」に表記する）の後にハイに遷移する。ここで、ｔ１はメモリブロックの選択されたページからバッファメモリにデータを移るのにかかる時間である。以後、読み出されたデータは一定時間（以下、「ｔ２」に表記する）の間ホスト２００に伝送される。

まず、メモリカード１００のページサイズか５１２Ｂである場合、メモリカード１００はホスト２００からのアドレス及び命令（連続読み出し動作命令）に応答して、アドレス及び命令変換なく、すぐ読み出し動作を実行する。この時、図６に図示されたように、Ｒ／ｎＢ１信号は読み出し動作の間、即ち、ｔ１区間の間ローに維持される。その後に、Ｒ／ｎＢ１信号はｔ２時間の間ハイに遷移し、この区間の間読み出されたデータがホスト２００に伝送される。このような動作は要求されるデータが全てホストに伝送されるまで繰り返される。

もし、メモリカード１００のページサイズが2ＫＢであれば、ホスト２００から提供されたアドレス及び命令（即ち、小ブロック用アドレス及び命令）はメモリカード１００内で大ブロック用アドレス及び命令に変更されるべきである。以下、アドレス及び命令を変更するのにかかる時間はｔ３に表記される。一旦、ホスト２００から小ブロック用アドレス及び命令が提供されれば、Ｒ／ｎＢ２信号はローに遷移する。この時、メモリカード１００のＭＣＵ３２０は先に説明したような方式で小ブロック用アドレス及び命令を大ブロック用アドレス及び命令に変換する。そのように変換されたアドレス及び命令に従って読み出し動作がｔ１時間の間実行される。以後、図６に図示されたように、Ｒ／ｎＢ２信号はｔ２時間の間ハイに遷移し、この区間の間読み出されたデータがホスト２００に伝送される。読み出されたデータが全てホストに伝送されれば、ＭＣＵ３２０は再び次のページをアクセスするための大ブロック用アドレス及び命令を準備し、準備されたアドレス及び命令に従って読み出し動作がｔ１時間の間実行される。以後の動作は先に説明したように同一に実行されるので、それに対する説明は省略する。このような連続的な読み出し方式によれば、毎ページをアクセスする時たびに、アドレス及び命令を準備するのにかかる時間ｔ３が必要である。

しかし、本発明によるメモリカード１００の場合、一番目のページの読み出し動作を除去して、残りのページの読み出しページ動作に必要なアドレス及び命令を準備する時間は除去される。メモリカード１００のページサイズが２ＫＢである場合、先に説明したように、ホスト２００から提供されたアドレス及び命令（即ち、小ブロック用アドレス及び命令）はメモリカード１００内で大ブロック用アドレス及び命令に変更されるべきである。一旦、ホスト２００から小ブロック用アドレス及び命令が提供されれば、図６に図示されたように、Ｒ／ｎＢ３信号はローに遷移する。この時、メモリカード１００のＭＣＵ３２０は先に説明したような方式で小ブロック用アドレス及び命令を大ブロック用アドレス及び命令に変換する。そのように変換されたアドレス及び命令によって読み出し動作がｔ１時間の間実行される。以後、図６に図示されたように、Ｒ／ｎＢ３信号はｔ２時間の間ハイに遷移し、この区間の間読み出されたデータがホスト２００に伝送される。先に言ったように、加速器３７０は、次のページのアクセスに先行して、以前に入力されたアドレスを利用して、次にアクセスされるページのアドレスを準備する。一旦、読み出されたデータが全てホストに伝送されれば、ＭＣＵ３２０の代わりに加速器３７０によって、予め準備されたアドレス及び命令に従って次のページに対する読み動作がｔ１時間の間実行される。以後の動作は先に説明したように、同一に実行されるので、これに対する説明は省略する。このような連続的な読み方式によれば、一番目のページをアクセスする時だけ、アドレス及び命令変更時間ｔ３が必要し、残りのページをアクセスする時にはｔ３時間は要らない。従って、本発明によるメモリカード１００の読み出し性能を向上させることができる。

連続的な読み出し動作モードと同様に、ランダム読み出し動作モードでも読み出し性能が向上されることができる。すなわち、ランダム読み出し動作のための読み出し命令が連続的に入力される場合、図７に図示されたように、一番目に入力された読み出し命令に対するアドレス及び命令変換はプログラムを利用してＭＣＵ３２０によって生成する。以後、図７に図示されたように、入力される読み出し命令に対するアドレス及び命令変換はプログラムの介入なく、（または、アドレス及び命令変換時間なく）加速器３７０によって自動的に行う。即ち、アドレス及び命令を変換するための時間を除去することができ、その結果メモリカード１００の読み出し性能が向上する。

図８は本発明の他の実施例に係るメモリコントローラを示すフロック図である。図８に図示されたメモリコントローラはインタラプトコントローラ３９０が追加された点を除去すれば、図３に図示されたことと同一であるので、それに対する説明は省略する。図８に図示されたインタラプトコントローラ３９０はホストインターフェースコントローラ３１０内のレジスタセット３１１にインタラプト情報が設定される時、インタラプト信号を発生するように構成される。インタラプト信号が生成される時、ＭＣＵ３２０は先に説明されたことと同一にアドレス及び命令変換動作を実行する。

本発明の範囲または技術的の思想を抜けなく、本発明の構想が多様に修正または、変更されることができるのはこの分野で熟練された者に自明である。上述の内容を考慮すれば、もし、本発明の修正及び変更が請求項及び同等物の範疇内に属したら、本発明がこの発明の変更及び修正を含むことと見なされる。

本発明に係るメモリカードを概略的に示すブロック図である。 小ブロック及び大ブロック間のページマッピング関係を説明するための図面である。 本発明の一実施形態に係る図１に図示されたメモリコントローラを示すブロック図である。 本発明の望ましい実施形態に係る図３に図示された加速器を示すブロック図である。 本発明に係るメモリカードの読み出し／書き込み動作を説明するためのフローチャートある。 連続的な読み出し動作の時、ページサイズによる読み出し性能を説明するための図面である。 ランダム読み出し動作の時、ページサイズによる読み出し性能を説明するための図面である。 本発明の他の実施例に係る図１に図示されたメモリコントローラを示すブロック図である。

符号の説明

１００ メモリカード
２００ ホスト
３１０ ホストインターフェースコントローラ
３２０ ＭＣＵ
３３０ 内部メモリ
３４０ レジスタ
３５０ スイッチ
３６０ メモリインターフェースコントローラ
３７０ 加速器
３８０ バッファメモリ
３９０ インタラプトコントローラ

Claims (24)

1. メモリカードにおいて、
   ホストシステムから第１命令及び第１外部アドレスを伝達されるメモリコントローラと、
   第１及び第２内部アドレスに従ってデータのページにアクセスするフラッシュメモリモジュールとを含み、
   前記メモリコントローラは、
   貯蔵されたプログラムによって前記第１外部アドレスを前記第１内部アドレスに変換させる第１回路と、
   読み出し信号と加速イネーブル信号に応答して前記第１内部アドレス及び前記第１外部アドレスを利用して前記第２内部アドレスを発生させる第２回路とを含み、
   ここで、前記フラッシュメモリモジュールが前記第１内部アドレスを利用して読み出し動作のためのデータのページにアクセスした後、前記第１回路は前記第２回路でハードウエアアクセレレーションフラッグを設置し、
   前記メモリコントローラが前記ホストシステムから読み出し命令を伝達されるたびに、前記第２回路は前記読み出し信号により活性化されることを特徴とするメモリカード。
2. 前記メモリコントローラは、前記第１命令を伝達された後、第２命令と第２外部アドレスを伝達され、
   ここで、前記第１及び第２命令は、任意の読み出し命令であることを特徴とする請求項１に記載のメモリカード。
3. 前記第１回路は、前記第１外部アドレスを前記第１命令を伝達される前記第２回路に伝送し、
   前記第２回路は、前記第１外部アドレスを貯蔵することを特徴とする請求項２に記載のメモリカード。
4. 各々の前記第１及び第２外部アドレスは、
   メモリブロックアドレス及び、
   開始及び終了ページアドレスを含むことを特徴とする請求項３に記載のメモリカード。
5. 前記ハードウエアアクセレレーションフラッグが設置される時、前記第２回路は前記第１及び前記第２外部アドレスが同一なメモリブロックアドレスを有するか、それとも、前記第２外部アドレスが前記第１外部アドレスの開始及び終了ページアドレスの間でページアドレスを有するかを決定することを特徴とする請求項４に記載のメモリカード。
6. 前記第１及び第２外部アドレスが前記同一なメモリブロックアドレスを有し、前記第２外部アドレスが前記第１外部アドレスの前記開始及び終了アドレスとの間で、ページアドレスを有すれば、前記第２回路は前記第２内部アドレスを発生することを特徴とする請求項５に記載のメモリカード。
7. 前記第１及び第２外部アドレスが前記同一なメモリブロックアドレスを有していなければ、または、前記第２外部アドレスが前記第１アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有していなければ、前記第２回路は前記メモリコントローラ内にインタラプトフラッグを設置するためのインタラプト信号を活性化させ、その結果、前記第１回路は第１内部アドレスを発生させることを特徴とする請求項５に記載のメモリカード。
8. 前記第１命令は、順次的読み出し命令であることを特徴とする請求項１に記載のメモリカード。
9. 前記第１回路は前記第１外部及び内部アドレスを前記第２回路に伝達して、前記第２回路は基準アドレスとして前記第１外部アドレスを貯蔵し、
   前記第２回路は、前記第１外部アドレスを利用して、次のアドレスを発生することを特徴とする請求項８に記載のメモリカード。
10. 前記第１外部アドレスは、
    メモリブロックアドレスと、
    開始及び終了ページアドレスを含むことを特徴とする請求項９に記載のメモリカード。
11. 前記ハードウエアアクセレレーションフラッグか設置される時、前記第２回路は新しいアドレス及び前記基準アドレスが前記同一なメモリブロックアドレスを有しているか、それとも、前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間にページアドレスを有しているかを決定することを特徴とする請求項１０に記載のメモリカード。
12. 前記新しいアドレスと前記基準アドレスは前記同一なメモリブロックアドレスを有しているか、そして前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有しているかを決定する時、前記第２回路は前記第１外部及び内部アドレスを利用して前記第２内部アドレスを発生させることを特徴とする請求項１１に記載のメモリカード。
13. 前記新しいアドレス及び前記基準アドレスが前記同一なメモリブロックアドレスを有せず、或いは、前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有しないかを決定する時、前記第２回路は前記メモリコントローラ内にインタラプトフラッグを設置するためのインタラプト信号を活性化させる。その結果、前記第１回路は第１内部アドレスを発生することを特徴とする請求項１１に記載のメモリカード。
14. 前記第１回路は読み出し動作で前記フラッシュメモリモジュールにアクセスした後、前記第１外部アドレスを前記第２回路に伝達し、
    ここで、前記第１外部アドレスはメモリブロックアドレスと開始及び終了ページアドレスを含むことを特徴とする請求項１に記載のメモリカード。
15. 前記第２回路は、
    前記ハードウエアアクセレレーションフラッグと前記外部アドレスから抽出した基準アドレスを貯蔵するレジスタと、
    モード信号に応答して現在の外部のアドレスと次のアドレスとの間で選択し、新しいアドレスに前記選択されたアドレスを出力する選択回路と、
    前記基準アドレスと前記新しいアドレスが前記同一なメモリブロックアドレスを有しているか、そして前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間でページアドレスを有しているかを感知するヒット信号を発生する判断回路と、
    前記選択回路から前記新しいアドレスを伝達され、前記新しいアドレスを利用して前記の次のアドレスを出力するアドレス発生器と、
    前記ヒット信号に応答して前記の次のアドレスを利用して前記内部アドレスを発生する状態マシンを含むことを特徴とする請求項１４に記載のメモリカード。
16. 前記第２内部アドレスを発生させる時、前記状態マシンはあらかじめ決定された値に従って増加する前記の次のアドレスのため、前記アドレス発生器に制御信号を送ることを特徴とする請求項１５に記載のメモリカード。
17. 前記の次のアドレスは前記基準アドレスとして前記レジスタに貯蔵されることを特徴とする請求項１６に記載のメモリカード。
18. 前記選択回路は前記モード信号が任意の読み動作するモードを指示する時、前記現在のアドレスを選択し、前記モード信号が順次的読み出し動作するモードを指示する時、前記の次のアドレスを選択されることを特徴とする請求項１５に記載のメモリカード。
19. 前記新しいアドレスが前記基準アドレスから互いに異なるメモリブロックアドレスを有しており、或いは、前記新しいアドレスが前記基準アドレスの前記開始及び終了ページアドレスとの間にない時、前記判断回路は前記メモリコントローラで設置されるインタラプトフラッグにより、インタラプト信号を発生させることを特徴とする請求項１５に記載のメモリカード。
20. 前記メモリカードは、
    前記第１回路による選択信号出力に応答して前記フラッシュメモリモジュールに前記第１及び第２内部アドレスを伝達するスイッチをさらに含むことを特徴とする請求項１に記載のメモリカード。
21. 不揮発性メモリ装置のためのメモリコントローラにおいて、
    プログラムを貯蔵する内部メモリと、
    第１内部アドレスを生産するために、前記プログラムを使って第１外部アドレスを処理するマイクロコントローラユニットと、
    第２内部アドレスを発生させるために、前記第１外部アドレスと前記第１内部アドレスを利用して第２外部アドレスを処理する加速器と、
    前記マイクロコントローラ、前記加速器及びホストシステムの間をインターフェースするホストインターフェースと、
    前記マイクロコントローラ、前記加速器及び前記不揮発性メモリの間でインターフェースするメモリインターフェースとを含むことを特徴とするメモリコントローラ。
22. 前記加速器は前記マイクロコントローラユニットから伝達されたハードウエアアクセレレーションフラッグに応答して動作することを特徴とする請求項２１に記載のメモリコントローラ。
23. メモリコントローラと、
    不揮発性メモリ装置と前記メモリコントローラとの間にインターフェースするメモリインターフェースとを含み、
    前記メモリコントローラは、
    第１内部アドレスを生成するために貯蔵されたプログラムを使って第１外部アドレスを処理するマイクロコントローラと、
    前記第１内部及び外部アドレスを利用して第２外部アドレスを処理する加速器とを含むことを特徴とする不揮発性メモリカード。
24. 前記加速器は前記マイクロコントローラユニットから伝達されたハードウエアアクセレレーションフラッグに応答して動作することを特徴とする請求項２３に記載の不揮発性メモリカード。

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