JP3321587B2 - フラッシュメモリシステムにおけるデータ書き換え方法及びメモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、複数個のフラッシ
ュ・メモリを同一バス上に接続したメモリシステムに関
する。

【００２０】

【従来の技術】一般に、記憶容量が決まっている半導体
メモリを用いるメモリシステムにおいて、システム全体
の記憶容量を大きくするには、同一のバス上に並列に多
数の半導体メモリ（チップ）を接続する構成がとられ
る。このようなメモリシステムでは、該バスに接続され
ているコントローラ（またはコンピュータ）が或る半導
体メモリにアクセスしている間、バスはこの半導体メモ
リに占有され、他の半導体メモリはコントローラから事
実上隔離された状態に置かれる。そして、該半導体メモ
リに対するアクセスが終了した時点で、バスは開放さ
れ、他の半導体メモリに対するアクセスが可能となる。

【００３０】ところで、近年、ハード・ディスクやフロ
ッピー・ディスク等の磁気メモリに置き換わる半導体メ
モリとして、フラッシュ・メモリ（フラッシュＥＥＰＲ
ＯＭ）が注目されている。フラッシュ・メモリは、不揮
発性で消費電力が少なく電気的に書き換え可能な半導体
メモリであり、軽量小型で耐震性が良いため、携帯機器
等への用途が拡大している。

【００４０】一般に、フラッシュ・メモリを外部記憶装
置に用いるコンピュータ・システムでは、フラッシュ・
メモリ専用のコントローラがあてがわれる。ホストコン
ピュータ（たとえばパソコン）はこのコントローラに対
してデータの書込みや読出しを指示すればよい。コント
ローラは、ホストからの指示（コマンド）を受けてフラ
ッシュ・メモリに対してデータの書込みや読出しを直接
制御し、さらにはフラッシュ・メモリに特有の一括消去
等のメモリ管理を行う。

【００５０】

【発明が解決しようとする課題】上記のようなフラッシ
ュ・メモリを用いるシステムでも、システム全体で所望
の記憶容量を得るために、内部バス上に複数個のフラッ
シュ・メモリを接続する構成を採ることが多い。

【００６０】従来のこの種フラッシュ・メモリ・システ
ムでは、上記のような内部バス上の制限、つまり或るメ
モリにアクセスが行われている最中は他のメモリへのア
クセスができないというハードウェア上の制限にしたが
い、コントローラは或るフラッシュ・メモリに対する書
込みのアクセスと別のフラッシュ・メモリに対する読出
しのアクセスとを非同時的または非並列的に実行するよ
うにしていた。

【００７０】このため、たとえばデータの書き換えのた
めに、或るフラッシュ・メモリ内のほぼ１ブロック分の
データを別のフラッシュ・メモリの空きブロックに移す
場合には、移動元のフラッシュ・メモリから１ページま
たはセクタ分のデータを読み出す読出しサイクルと、こ
の読み出した１ページ分のデータを移動先のフラッシュ
・メモリへデータを書き込む書込みサイクルとを交互に
（時間的にシリアルに）繰り返す操作が行われていた。
したがって、移動の対象となるページの総数をＮ、１回
の読出しサイクルをＴR 、１回の書込みサイクルをＴW
とすると、トータルでほぼＮ（ＴR ＋ＴW ）に相当する
時間を要していた。

【００８０】しかし、このような非同時的または非並列
的な書込み／読出し方法は、複数個のＲＯＭやＲＡＭを
同一バス上に接続してなる従来一般のメモリシステムに
おけるメモリアクセス方法をそのまま踏襲するものであ
って、フラッシュ・メモリに特有の性質を看過してい
た。

【００９０】つまり、フラッシュ・メモリにおいては、
データの書込みに要する時間と読出しに要する時間との
間には格段の差がある。データの書込みは、メモリセル
（ＥＥＰＲＯＭ）にホットエレクトロンを注入すること
によって行うため、３００〜５００μｓ程度の長い時間
を必要とする。これに対して、データの読出しは、メモ
リセルのゲートに所定の電圧を印加してこのメモリセル
が導通するか否かを検出して（つまり電流を検出して）
行うため、２５μｓ程度の短い時間で済む。

【０１００】そして、一般のフラッシュ・メモリにおい
ては、上記のように書込みの所要時間が長いため、メモ
リ・チップ内で書込み動作が行われている間はビジー端
子を除いてどの端子も閉じた状態になり、外部からの制
御信号やデータを受け付けないように構成されている。

【０１１０】本発明は、上記のような従来技術の問題点
およびフラッシュ・メモリの性質に着眼してなされたも
のであり、複数個のフラッシュ・メモリを同一バス上に
接続してなるフラッシュメモリシステムにおいて、ペー
ジ単位でのデータ書き換えのための処理時間を大幅に短
縮し、システム性能を向上させるデータ書き換え方法お
よびメモリ制御装置を提供することを目的とする。

【０１２０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のデータ書き換え方法は、記憶領域を複数
個のブロックに分割し、各々のブロックを複数個のペー
ジに分割し、各々のページを複数バイト容量のデータ格
納領域とし、ブロック単位でデータの一括消去を行い、
１回のメモリアクセスで１ページ分のデータの書き込み
および読み出しを行うように各々が構成された複数個の
フラッシュ・メモリをコマンド、アドレスおよびデータ
兼用の共通バスに接続したフラッシュメモリシステムに
おいて任意の第１のフラッシュ・メモリ内のデータを書
き換えるデータ書き換え方法であって、システムの外部
より与えられた書き込みアドレスに基づいて前記第１の
フラッシュ・メモリ内でデータ書き換えの対象となるブ
ロックおよびページを識別する第１のステップと、前記
データ書き換えのためのデータ移動先となる第２のフラ
ッシュ・メモリおよびそのメモリ内の空きブロックを決
定する第２のステップと、前記第１のフラッシュ・メモ
リの前記データ書き換え対象ブロックに含まれる前記デ
ータ書き換え対象ページ以外の各ページより１ページ分
のデータを読み出すための読み出しサイクルを実行する
第３のステップと、各々の前記読み出しサイクルの直後
に、前記読み出された１ページ分のデータを前記第１の
フラッシュ・メモリ内の読み出し元のページと対応する
前記第２のフラッシュ・メモリの前記空きブロック内の
ページに書き込むための第１の書き込みサイクルを実行
する第４のステップと、前記データ書き換えのための新
たな１ページ分のデータを前記第１のフラッシュ・メモ
リの前記データ書き換え対象ブロック内の前記データ書
き換え対象ページと対応する前記第２のフラッシュ・メ
モリの前記空きブロック内のページに書き込むための第
２の書き込みサイクルを実行する第５のステップとを有
し、前記読み出しサイクルにおいて、前記第１のフラッ
シュ・メモリに前記共通バスを介して読み出し用のコマ
ンドおよび読み出しアドレスを所定のタイミングで順次
与えて、第１の時間経過後に前記第１のフラッシュ・メ
モリより読み出された前記１ページ分のデータを前記共
通バスを介して取り込み、前記第１および第２の書き込
みサイクルにおいて、前記第２のフラッシュ・メモリに
前記共通バスを介してデータ入力のコマンド、書き込み
アドレス、書き込み対 象の１ページ分のデータおよび書
き込み用のコマンドを所定のタイミングで順次与えて、
前記第２のフラッシュ・メモリに前記第１の時間よりも
格段に長い第２の時間内に外部からの信号を受け付けな
い状態で前記書き込みアドレスの指定する記憶領域に前
記１ページ分のデータを書き込ませ、少なくとも１回の
前記第４または第５のステップにおける前記第１または
第２の書き込みサイクルの期間中に前記第３のステップ
における前記読み出しサイクルを実行させる方法とし
た。

【０１３０】本発明のデータ書き換え方法では、第１の
フラッシュ・メモリ内で新たなデータを書き込むべきペ
ージ（書き換え対象のページ）に現在データが書き込ま
れているときは、その新たなデータをその旧データの上
に重ね書きするのではなく、第２のフラッシュ・メモリ
内の空きブロック内のページに書き込む。それに伴っ
て、第１のフラッシュ・メモリ内の書き換え対象ページ
を含むブロック内の他のページに格納されているデータ
を第２のフラッシュ・メモリ内の該空きブロックにそっ
くり移し替える処理を行う。このデータ移し替え処理に
おいて、第２のフラッシュ・メモリに対する書き込みサ
イクルを実行している期間中に第１のフラッシュ・メモ
リに対する読み出しサイクルを同時的または並列的に実
行させることで、書き換え処理時間を大幅に短縮でき
る。もっとも、通常は、データ書き換えのための新たな
１ページ分のデータは第１のフラッシュ・メモリより読
み出されるのではなくシステムの外部から与えられるの
で、その新たな１ページ分のデータに係る書き込みサイ
クル（第２の書き込みサイクル）の直前の書き込みサイ
クル（第１の書き込みサイクル）の期間中は第１のフラ
ッシュ・メモリに対する読み出しサイクルを行う必要は
ない。また、第１のフラッシュ・メモリのデータ書き換
え対象ブロックより最後に読み出された１ページ分のデ
ータを第２のフラッシュ・メモリに書き込む間も、次に
第１のフラッシュ・メモリより読み出すべきデータはも
はや無くなっているので、読み出しサイクルを行う必要
はない。

【０１４０】本発明のメモリ制御装置は、記憶領域を複
数個のブロックに分割し、各々のブロックを複数個のペ
ージに分割し、各々のページを複数バイト容量のデータ
格納領域とし、ブロック単位でデータの一括消去を行
い、１回のメモリアクセスで１ページ分のデータの書き
込みおよび読み出しを行うように各々が構成された複数
個のフラッシュ・メモリにコマンド、アドレスおよびデ
ータ兼用の共通バスを介して接続されるメモリ制御装置
であって、外部より与えられるデータ書き込みまたは読
み出しのための論理アドレスを物理アドレスに変換する
ためのアドレス変換手段と、各々の前記フラッシュ・メ
モリについて現在データが書き込まれている使用中ブロ
ックと何のデータも書き込まれていない空きブロックと
を管理するブロック管理手段と、指定されたフラッシュ
・メモリ内のページより１ページ分のデータを所定の読
み出しサイクルで読み出すデータ読み出し手段と、指定
されたフラッシュ・メモリ内の空きページに１ページ分
のデータを所定の書き込みサイクルで書き込むデータ書
き込み手段と、第１のフラッシュ・メモリにおけるデー
タ書き換えのために前記ブロック管理手段からのブロッ
ク管理情報を基に１ブロック分のデータの移動先となる
第２のフラッシュ・メモリおよびそのメモリ内の空きブ
ロックを決定するデータ移動先決定手段と、前記データ
書き換えにおいて、少なくとも１回の前記第２のフラッ
シュ・メモリに対する前記データ書き込み手段の書き込
みサイクルの期間中に前記第１のフラッシュ・メモリに
対する前記データ読み出し手段の読み出しサイクルを実
行させるシーケンス制御手段とを有し、前記読み出しサ
イクルにおいて、前記データ読み出し手段が、前記第１
のフラッシュ・メモリに前記共通バスを介して読み出し
用のコマンドおよび読み出しアドレスを所定のタイミン
グで順次与えて、第１の時間経過後に前記第１のフラッ
シュ・メモリより読み出された前記１ページ分のデータ
を前記共通バスを介して取り込み、前記書き込みサイク
ルにおいて、前記データ書き込み手段が前記第２のフラ
ッシュ・メモリに前記共通バスを介してデータ入力のコ
マンド、書き込みアドレス、書き込み対象の１ページ分
のデータおよび書き込み用のコマンドを所定のタイミン
グで順次与え、前記第２のフラッシュ・メモリが前記書
き込み用のコマンドに応答して前記第１の時間よりも格
段に長い第２の時間内に外部か らの信号を受け付けない
状態で前記書き込みアドレスで指定される記憶領域内に
前記１ページ分のデータを書き込む構成とした。

【０１５０】本発明のメモリ制御装置は、上記の構成に
より、本発明のデータ書き換え方法を効率よく実施する
ことができる。好ましくは、前記データ書き込み制御手
段および前記データ読み出し制御手段が前記フラッシュ
・メモリの各々を個別的に動作可能状態とするための各
フラッシュ・メモリ専用のチップ・イネーブル制御線を
含む構成、前記データ読み出し制御手段が前記フラッシ
ュ・メモリの各々を個別的に出力イネーブル状態にする
ための各フラッシュ・メモリ専用の出力イネーブル制御
線を含む構成、あるいは前記データ書き込み制御手段お
よび前記データ読み出し制御手段が前記フラッシュ・メ
モリの各々がビジー状態であるか否かを個別的に認識可
能とするための各フラッシュ・メモリ専用のビジー線を
含む構成としてよい。

【０１６０】

【発明の実施の形態】以下、添付図を参照して本発明の
実施例を説明する。

【０１７０】図１は、本発明の一実施例によるフラッシ
ュ・ディスク・システムの構成を示す。このシステムに
おいて、１つのコントローラ１０および複数個（ｎ＋１
個）のＮＡＮＤ型フラッシュ・メモリＦＭ0 〜ＦＭn の
各チップは一枚のカード（フラッシュ・ディスク・カー
ド）１２上に搭載されている。カード１２がホストコン
ピュータ１４のカード・スロットに装着され、コントロ
ーラ１０はホストコンピュータ１４に所定規格のインタ
フェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤＥイ
ンタフェース１６で接続される。フラッシュ・メモリＦ
Ｍ0 〜ＦＭn は同一構成および機能を有するメモリ・チ
ップからなる。

【０１８０】カード１２上で、コントローラ１０は、た
とえば８ビット幅の内部バスＦＤ0〜7 と、全てのフラ
ッシュ・メモリＦＭ0 〜ＦＭn に共通な各１本の制御線
ＦＣＬＥ、ＦＡＬＥ、ＸＦＷＰおよびＸＦＷＥ_- と、各
々のフラッシュ・メモリＦＭ0 〜ＦＭn に個別的に割り
当てられた各（ｎ＋１）本の制御線ＸＦＣＥ0_-〜ＸＦＣ
Ｅn_-、ＸＦＲＥ0_-〜ＸＦＲＥn_-およびＸＦＢＳＹ0_-〜Ｘ
ＦＢＳＹn_-とを介して各フラッシュ・メモリＦＭ0 〜Ｆ
Ｍn に接続されている。

【０１９０】内部バスＦＤ0 〜7 は、コントローラ１０
と各フラッシュ・メモリＦＭ0 〜ＦＭn 間のコマンド、
アドレスおよびデータの伝送に兼用される。上記共通制
御線のうち、ＦＣＬＥは、バスＦＤ0 〜7 上のコマンド
コードをフラッシュ・メモリＦＭ0 〜ＦＭn にコマンド
として識別させるためのコマンド・ラッチ・イネーブル
制御線である。ＦＡＬＥは、バスＦＤ0 〜7 上のアドレ
スコードをフラッシュ・メモリＦＭ0 〜ＦＭn にアドレ
スとして識別させるためのアドレス・ラッチ・イネーブ
ル制御線である。ＸＦＷＰは、フラッシュ・メモリＦＭ
0 〜ＦＭn に書込みを強制的に禁止させるためのライト
・プロテクト制御線である。ＸＦＷＥ_-は、バスＦＤ0
〜7 上のコードまたはデータを各フラッシュ・メモリＦ
Ｍ0 〜ＦＭn に取り込ませるためのライト・イネーブル
制御線である。

【０２００】また、上記個別的制御線のうち、ＸＦＣＥ
0_-〜ＸＦＣＥn_-は、各フラッシュ・メモリＦＭ0 〜ＦＭ
n を個別的または独立的にチップ・イネーブル状態（動
作可能状態）にするためのチップ・イネーブル制御線で
ある。ＸＦＲＥ0_-〜ＸＦＲＥn_-は、各フラッシュ・メモ
リＦＭ0 〜ＦＭn の出力ポートから読出しデータをバス
ＦＤ0 〜7 上に個別的または独立的に出力させるための
リード（出力）・イネーブル制御線である。また、ＸＦ
ＢＳＹ0_-〜ＸＦＢＳＹn_-は、各フラッシュ・メモリＦＭ
0 〜ＦＭn が各々のビジー状態を個別的または独立的に
コントローラ１０に知らせるためのビジー線である。

【０２１０】図２に、コントローラ１０の内部の機能的
構成をブロック図で示す。コントローラ１０は、本体イ
ンタフェース部２０、リセット処理部２２、アドレス変
換部２４、コマンド処理部２６、フラッシュ・テーブル
制御部２８、フラッシュ・コマンド発生部３０、エラー
制御部３２およびフラッシュ・インタフェース部３４を
有している。

【０２２０】本体インタフェース部２０は、ホストコン
ピュータ１４から直接書込み／読出し可能な種々のレジ
スタを内蔵しており、ホスト１４のバスに所定規格のイ
ンタフェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤ
Ｅインタフェースで接続される。

【０２３０】このホストインタフェースにおいて、ホス
ト１４から本体インタフェース部２０内の各レジスタを
選択するために、アドレス信号Ａ0 〜10と制御信号ＸＣ
Ｅ1〜2 が用いられる。アドレスマップのメモリ空間と
Ｉ／Ｏ空間の選択に、ＸＲＥＧが用いられる。メモリ空
間の書込み／読出しには制御信号ＸＷＥ_- ／ＸＯＥ_-が
用いられ、Ｉ／Ｏ空間の書込み／読出しには制御信号Ｘ
ＩＯＷＲ_- ／ＸＩＯＲＤ_- が用いられる。本体インタフ
ェース部２０からホスト１４に対しては、割込み要求信
号ＸＩＲＥＱ_- 、入力アクノリッジ信号ＸＩＮＰＡＣＫ
_- 等が発せられる。本体インタフェース部２０には、ホ
スト１４からのコマンドをデコードする回路も含まれて
いる。

【０２４０】リセット処理部２２は、外部からのリセッ
ト信号たとえばＸＰＯＮＲＳＴに応動してコントローラ
１０内の各部をリセット状態にする処理のほか、リセッ
ト解除後の初期化の処理を制御する。

【０２５０】アドレス変換部２４は、ホスト１４側が指
定してくるＣＨＳ（シリンダ・ヘッド・セクタ）モード
の論理アドレスをフラッシュ・ディスク内のＬＢＡ（論
理ブロック・アドレス）モードの論理アドレスに変換す
る。

【０２６０】コマンド処理部２６は、本体インタフェー
ス部２０でデコードされたホスト１４からのコマンドを
実行するため、コントローラ１０内の各部を制御する。

【０２７０】フラッシュ・テーブル制御部２８は、リセ
ット処理部２２やコマンド処理部２６等からの要求によ
り、アドレス変換テーブルおよび空きブロック・テーブ
ルの初期化を行うとともに、ホスト１４からのコマンド
に応動してテーブルの検索ないし更新を行う。フラッシ
ュ・テーブル制御部２８には、たとえばＳＲＡＭからな
る揮発性のテーブル・メモリが設けられ、このメモリ上
にアドレス変換テーブルおよび空きブロック・テーブル
が構築される。

【０２８０】フラッシュ・コマンド発生部３０は、フラ
ッシュ・テーブル制御部２８やコマンド処理部２６等か
らの要求により、フラッシュ・メモリＦＭ0 〜ＦＭn に
対するコマンドコードおよびアドレス信号を発生する。

【０２９０】エラー制御部３２は、書込み／読出し時の
ＥＣＣ（Error Checking and Correction ）処理を実行
する。

【０３００】フラッシュ・インタフェース部３４は、上
記の共通バスＦＤ0 〜7 および各種制御線（ＦＣＬＥ、
ＦＡＬＥ等）を介してフラッシュ・メモリＦＭ0 〜ＦＭ
n とデータおよび信号をやりとりする入出力ポートであ
り、共通バスＦＤ0 〜7 上でコマンド、アドレスおよび
データを異なるタイミングで多重化するタイミング制御
機能を有している。

【０３１０】図３に、各フラッシュ・メモリＦＭi （ｉ
＝０〜ｎ）内の記憶領域の区分フォーマットを示す。各
フラッシュ・メモリＦＭi の全記憶領域は複数個たとえ
ば５１２個のブロックＢＬ0 〜ＢＬ511 に分割され、各
ブロックＢＬj （ｊ＝０〜５１１）は複数個たとえば１
６個のページまたはセクタＰＧ0 〜ＰＧ15に分割されて
いる。通常、プログラミング（書込み）や読出しはペー
ジ単位で行われ、消去はブロック単位で行われる。

【０３２０】各ページＰＧk （ｋ＝０〜１５）は、所定
容量たとえば５１２バイトのデータ領域と、所定容量た
とえば１６バイトの冗長部とからなる。データ領域が本
来のデータ格納領域である。冗長部は幾つかのフィール
ドに区切られ、それぞれのフィールドに所定のデータ量
（バイト数）で当該ブロックＢＬj に現在割り付けられ
ている論理アドレスを示す「変換テーブルアドレス」や
当該ブロックＢＬj の良否を示す「ブロックステータ
ス」等の冗長データが格納される。なお、当該ブロック
ＢＬj が現在何のデータも蓄積していない空きブロック
であるときは、冗長データに「変換テーブルアドレス」
のデータは含まれていない。

【０３３０】図４に、各フラッシュ・メモリＦＭi の内
部の構成例を示す。フラッシュ・メモリ・アレイ４０
は、マトリクス状に配置された多数のメモリ・セルから
構成されている。たとえば、図３のように１チップのフ
ラッシュ・メモリＦＭi が５１２個のブロックＢＬ0 〜
ＢＬ511 を有し、各ブロックＢＬj は１６個のページま
たはセクタＰＧ0 〜ＰＧ15からなり、各ページＰＧk が
５１２バイトのデータ領域と１６バイトの冗長部とから
なる場合、メモリ・アレイ４０は８１９２（１６×５１
２）行×５２８（５１２＋１６）列のメモリ・セルから
構成され、３２メガバイトの記憶容量を有する。

【０３４０】フラッシュ・メモリ・アレイ４０は、ペー
ジレジスタ４２およびゲート回路４４を介して１ページ
分（５２８バイト）の蓄積容量を有するＩ／Ｏバッファ
４６に電気的に接続されており、メモリ・アレイ４０と
Ｉ／Ｏバッファ４６との間でページ単位の並列的なデー
タ転送が行われるようになっている。このフラッシュ・
メモリＦＭi では、Ｉ／Ｏバッファ４６が実質上の出力
ポートを構成する。

【０３５０】バスＦＤ0 〜7 上のコマンド、アドレスま
たはデータは、クローバル・バッファ４８を介してそれ
ぞれコマンド・レジスタ５０、Ｘ，Ｙアドレス・バッフ
ァ５２，５４およびＩ／Ｏバッファ４６にラッチされ
る。

【０３６０】コマンド・レジスタ５０は、入力したコマ
ンドをデコードした上でアドレス・バッファ５２，５４
ないしアドレス・デコーダ５６，５８およびＩ／Ｏバッ
ファ４６を制御する。このコマンド・レジスタ５０に
は、メモリ内の状態を示すステータス情報を保持するス
テータス・レジスタが含まれている。

【０３７０】Ｘアドレス・バッファ５２は行アドレスＡ
ＤX を取り込み、Ｘアドレス・デコーダ５６はこの行ア
ドレスＡＤX をデコードしてアレイ４０内の指定（選
択）された行（ページ）をアクティブにする。Ｙアドレ
ス・バッファ５４は、列アドレスＡＤY を取り込み、Ｙ
アドレス・デコーダ５８はこの列アドレスＡＤY をデコ
ードしてアレイ４０内の指定（選択）された列のデータ
を転送するようゲート回路４４を制御する。

【０３８０】制御回路６０は、コントローラ１０からの
制御信号ＦＣＬＥ、ＦＡＬＥ、ＦＷＰ、ＸＦＣＥi_-、Ｘ
ＦＷＥ_- 、ＸＦＲＥi_-を入力し、各制御信号に応動して
メモリ内の各部を制御する。出力ドライバ６２は、Ｉ／
Ｏバッファ４６にセットされている読出しデータをバス
ＦＤ0 〜7 上に送出する際にバスラインを駆動する。

【０３９０】次に、図５のタイミングチャートを参照
し、本実施例のフラッシュ・ディスク・システムにおい
て或るフラッシュ・メモリ（たとえばＦＭ1 ）に１ペー
ジ分のデータを書き込む書込みサイクルを実行している
最中に、別のフラッシュ・メモリ（たとえばＦＭ0 ）よ
り１ページ分のデータを読み出す読出しサイクルを同時
的または並列的に実行する動作について説明する。

【０４００】コントローラ１０は、フラッシュ・メモリ
ＦＭ1 における書込みサイクルＴWの全期間を通じてチ
ップ・イネーブル制御信号ＸＦＣＥ1_-をアクティブ（Ｌ
レベル）に保持し、フラッシュ・メモリＦＭ1 をチップ
・イネーブル（動作可能）状態に保つ。

【０４１０】先ず、コントローラ１０は、コマンド・ラ
ッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定コードのデータ
入力コマンドＣＭS を送出すると同時に、ライト・イネ
ーブル制御信号ＸＦＷＥ_- をアクティブ（Ｌレベル）と
する。このコントローラ１０からのコマンド書込み操作
に応動して、フラッシュ・メモリＦＭ1 はバスＦＤ0 〜
7 上の該データ入力コマンドＣＭS を取り込んで自己の
コマンド・レジスタ５０にラッチする。

【０４２０】次に、コントローラ１０は、アドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定ビット数の書込
みアドレスＡＤW を１回でまたは複数回（この例では３
回）に分割して送出し、その都度ライト・イネーブル制
御信号ＸＦＷＥ_- をアクティブ状態（Ｌレベル）とす
る。このコントローラ１０からのアドレス書込み操作に
応動して、フラッシュ・メモリＦＭ1 はバスＦＤ0 〜7
上の該書込みアドレスＡＤW を取り込んで自己のアドレ
ス・バッファ５２，５４にラッチする。この書込みアド
レスＡＤW は、フラッシュ・メモリＦＭ1 内で書込み先
となるページを指定している。

【０４３０】次に、コントローラ１０は、コマンド・ラ
ッチ・イネーブル制御信号ＦＣＬＥおよびアドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥ_- をそれぞれ非アク
ティブ（Ｌレベル）にした状態で、バスＦＤ0 〜7 上に
１ページ分（５２８バイト）の書込みデータＤＡＴＡW
を１バイトずつ送出し、その都度ライト・イネーブル制
御信号ＸＦＷＥ_- をアクティブ状態（Ｌレベル）とす
る。フラッシュ・メモリＦＭ1 は、ライト・イネーブル
制御信号ＸＦＷＥ_- に応動してバスＦＤ0 〜7 上のデー
タＤＡＴＡW を１バイトずつ取り込んでＩ／Ｏバッファ
４６に格納する。

【０４４０】次に、コントローラ１０は、再びコマンド
・ラッチ・イネーブル制御信号ＦＣＬＥをアクティブ
（Ｈレベル）にして、バスＦＤ0 〜7 上に所定コードの
プログラム・コマンドＣＭP を送出すると同時に、ライ
ト・イネーブル制御信号ＸＦＷＥ_- をアクティブ（Ｌレ
ベル）とする。このコントローラ１０からのコマンド書
込み操作に応動して、フラッシュ・メモリＦＭ1 はバス
ＦＤ0 〜7 上の該プログラム・コマンドＣＭP を取り込
んでコマンド・レジスタ５０にラッチし、プログラミン
グ動作を開始する。

【０４５０】すなわち、フラッシュ・メモリＦＭ1 は、
該プログラム・コマンドＣＭP をデコードし、該書込み
アドレスＡＤW で指定されるフラッシュ・メモリ・アレ
イ４０内の記憶領域（ページ）に、Ｉ／Ｏバッファ４６
に格納されている１ぺージ分（５２８バイト）のデータ
ＤＡＴＡW を書き込む。このメモリ内のデータ書込み動
作にはたとえば３００μｓ程度の一定時間ｔWBを要す
る。フラッシュ・メモリＦＭ1 は、このデータ書込み動
作を開始すると、ビジー信号ＸＦＢＳＹ1_-をアクティブ
（Ｌレベル）とし、以後データ書込み動作が終了するま
で（一定時間ｔWBが経過するまで）このビジー状態を保
持する。

【０４６０】フラッシュ・メモリＦＭ1 がビジー信号Ｘ
ＦＢＳＹ1_-をアクティブ（Ｌレベル）にすると、これに
応動してコントローラ１０はフラッシュ・メモリＦＭ0
における読出しサイクルＴR を開始する。この読出しサ
イクルＴR のため、コントローラ１０は、チップ・イネ
ーブル制御信号ＸＦＣＥ0_-をアクティブ（Ｌレベル）に
保持し、フラッシュ・メモリＦＭ0 をチップ・イネーブ
ル（動作可能）状態に保つ。

【０４７０】先ず、コントローラ１０は、コマンド・ラ
ッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定コードの読出し
コマンドＣＭR を送出すると同時に、ライト・イネーブ
ル制御信号ＸＦＷＥ_- をアクティブ（Ｌレベル）とす
る。このコントローラ１０からのコマンド書込み操作に
応動して、フラッシュ・メモリＦＭ0 はバスＦＤ0 〜7
上から該読出しコマンドＣＭR を取り込んで自己のコマ
ンド・レジスタ５０にラッチする。

【０４８０】次に、コントローラ１０は、アドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定ビット数の読出
しアドレスＡＤR を１回でまたは複数回（この例では３
回）に分割して送出し、その都度ライト・イネーブル制
御信号ＸＦＷＥ_- をアクティブ状態（Ｌレベル）とす
る。この読出しアドレスＡＤR は、フラッシュ・メモリ
ＦＭ0 内で読出し元となるページを指定している。

【０４９０】このコントローラ１０からのアドレス書込
み操作に応動して、フラッシュ・メモリＦＭ0 はバスＦ
Ｄ0 〜7 上の該読出しアドレスＡＤR を取り込んで、メ
モリ内のデータ読出し動作を開始する。

【０５００】すなわち、フラッシュ・メモリＦＭ0 は、
入力した読出しコマンドＣＭR および読出しアドレスＡ
ＤR をデコードし、読出しアドレスＡＤR で指定された
フラッシュ・メモリ・アレイ４０内の記憶領域（ペー
ジ）より１ページ分（５２８バイト）のデータＤＡＴＡ
R を読み出し、読み出したデータＤＡＴＡR をＩ／Ｏバ
ッファ４６に転送（セット）する。このメモリ内の読出
し動作にはたとえば２５μｓ程度の一定時間ｔRBを要す
るため、フラッシュ・メモリＦＭ0 はこの処理時間ｔRB
の間ビジー信号ＸＦＢＳＹ0_-をアクティブ（Ｌレベル）
に保持する。

【０５１０】そして、フラッシュ・メモリＦＭ0 内の読
出し動作が終了してビジー状態が解除されると（ＸＦＢ
ＳＹ0_-がＨレベルに戻ると）、コントローラ１０はフラ
ッシュ・メモリＦＭ0 のＩ／Ｏバッファ４６にセットさ
れている読出しデータＤＡＴＡR の取込みに取り掛か
る。すなわち、コントローラ１０は、リード（出力）・
イネーブル制御信号ＸＦＲＥ0_-を一定周期で繰り返し
（５２８回）アクティブ（Ｌレベル）にすることによ
り、フラッシュ・メモリＦＭ0 のＩ／Ｏバッファ４６よ
り１ページ分（５２８バイト）の読出しデータＤＡＴＡ
R を１バイトずつバスＦＤ0 〜7 を介して取り込む。

【０５２０】上記のようなフラッシュ・メモリＦＭ0 の
ための読出しサイクルＴR の間、フラッシュ・メモリＦ
Ｍ1 はメモリ内でデータ書込み動作の最中（ビジー状
態）にあり、外部からの信号を受け付けない。このた
め、フラッシュ・メモリＦＭ1 から独立してコントロー
ラ１０とフラッシュ・メモリＦＭ0 との間で読出しサイ
クルＴR を遂行することができる。

【０５３０】なお、その他のフラッシュ・メモリＦＭ2
〜ＦＭn は、それぞれのチップ・イネーブル制御信号Ｘ
ＦＣＥ2_-〜ＸＦＣＥn_-がディスエーブル状態（Ｈレベ
ル）に保持されているため、実質的にバスＡＤ0 〜7 か
ら分離されたままでいる。したがって、フラッシュ・メ
モリＦＭ1 における書込みサイクルＴW やフラッシュ・
メモリＦＭ0 における読出しサイクルＴR に何等影響す
ることがない。

【０５４０】フラッシュ・メモリＦＭ0 における読出し
サイクルＴR が終了し、そしてフラッシュ・メモリＦＭ
1 においてデータ書込みのビジー時間ｔWBが終了する
と、ビジー信号ＸＦＢＳＹ1_-が非アクティブ状態（Ｈレ
ベル）に戻ったことを確認してコントローラ１０は今回
のフラッシュ・メモリＦＭ1 におけるデータ書込み（プ
ログラミング）が良好に行われたか否かの検査を行う。

【０５５０】このプログラミング結果の良否検査を行う
ため、コントローラ１０は、コマンド・ラッチ・イネー
ブル制御信号ＦＣＬＥをアクティブ（Ｈレベル）にし
て、バスＦＤ0 〜7 上に所定コードのステータス・レジ
スタ読取りコマンドＣＭC を送出すると同時に、ライト
・イネーブル制御信号ＸＦＷＥ_- をアクティブ（Ｌレベ
ル）とする。

【０５６０】このコントローラ１０からのコマンド書込
み操作に応動して、フラッシュ・メモリＦＭ1 はバスＦ
Ｄ0 〜7 上から該ステータス・レジスタ読取りコマンド
ＣＭC を取り込んで、このコマンドＣＭC をデコード
し、このコマンドＣＭC に応答する。すなわち、フラッ
シュ・メモリＦＭ1 内のコマンド・レジスタ５０内のス
テータス・レジスタにセットされている書込みステータ
ス・ビットＩ／Ｏ0 をＩ／Ｏバッファ４６を介してバス
ＦＤ0 〜7 上に送出する。コントローラ１０は、メモリ
ＦＭ1 からの書込みステータス・ビットＩ／Ｏ0 を受け
取り、そのビット内容を基に今回の書込みサイクルＴW
におけるデータ書込み（プログラミング）が首尾よく行
われたか否かを判定する。

【０５７０】上記のように、本実施例のフラッシュ・デ
ィスク・システムでは、コントローラ１０が、任意の或
るフラッシュ・メモリ（たとえばＦＭ1 ）に対して１ペ
ージ分のデータＤＡＴＡW を書き込む動作を実行しなが
ら、その書込みサイクルＴWにおいてフラッシュ・メモ
リＦＭ1 がメモリ内のデータ書込み動作のためにビジー
状態になっている期間ｔWBを利用して、この期間ｔWB中
に任意の別のフラッシュ・メモリ（たとえばＦＭ0 ）に
読出しのアクセスを行って、該フラッシュ・メモリＦＭ
0 から１ページ分のデータＤＡＴＡR を読み出せるよう
になっている。

【０５８０】なお、一度に１ページ（５２８バイト）よ
りも少ないデータを書き込みまたは読み出す場合でも、
各メモリＦＭi 内の書込みビジー時間ｔWBまたは読出し
ビジー時間ｔRBは１ページのときと殆ど同じである。違
うのは、コントローラ１０と各フラッシュ・メモリＦＭ
i との間で書込みデータまたは読出しデータをシリアル
転送する際の所要時間がデータ量に比例して短くなる点
である。このシリアル転送の周期は、たとえば２７ｎｓ
／１バイト程度であるから、データ量またはシリアル転
送時間の違いは全体の書込みサイクルＴW または読出し
サイクルＴR にそれ程の影響を与えない。

【０５９０】次に、図６〜図８につき本実施例のフラッ
シュ・ディスク・システムにおけるデータ書き換え時の
処理について説明する。データ書き換え処理の中で、上
記したような任意の或るフラッシュ・メモリＦＭi にお
けるデータの書込みと任意の別のフラッシュ・メモリＦ
Ｍe におけるデータの読出しとの並列的処理を行うこと
ができる。

【０６００】本実施例のフラッシュ・ディスク・システ
ムでは、電源投入直後またはリセット解除直後に、コン
トローラ１０のフラッシュ・テーブル制御部２８が、各
フラッシュ・メモリＦＭ0 〜ＦＭn 内の全てのブロック
ＢＬ0 〜ＢＬ511 の先頭ページＰＧ0 の冗長部に格納さ
れているデータを読み取り、その冗長データに含まれて
いる「変換テーブルアドレス」を基に各フラッシュ・メ
モリＦＭ0 〜ＦＭn 毎にアドレス変換テーブルおよび空
きブロックテーブルを初期化する。

【０６１０】ここで、アドレス変換テーブルは、各フラ
ッシュ・メモリＦＭ0 〜ＦＭn 毎に現在データが書き込
まれているブロックの物理アドレスとそのデータの書込
みに際してホスト１４が指定してきたＬＢＡ（論理ブロ
ックアドレス）モードの論理アドレスとを対応づけるテ
ーブルである。また、空きブロックテーブルは、各フラ
ッシュ・メモリＦＭ0 〜ＦＭn 毎に現在データが全然書
き込まれていない１つまたは複数の空きブロックＢＬを
登録しておくテーブルであり、これら空きブロックの中
で最先に使用に供されるべきものを指定する物理ブロッ
クアドレスまたはポインタを常時セットしている。

【０６２０】さて、図６において、本フラッシュ・ディ
スク・システムにデータを書き込むとき、ホスト１４は
ＣＨＳ（シリンダ・ヘッド・セクタ）モードの論理アド
レス［ＡＤ］CHS をコントローラ１０に与える。このホ
スト１４からの論理アドレス［ＡＤ］CHS は、コントロ
ーラ１０内のアドレス変換部２４でＬＢＡ（論理ブロッ
ク・アドレス）モードの論理アドレス［ＡＤ］LBA に変
換される。そして、このＬＢＡモードの論理アドレス
［ＡＤ］LBA は、コントローラ１０内でフラッシュ・テ
ーブル制御部２８に送られる。

【０６３０】フラッシュ・テーブル制御部２８は、この
論理アドレス［ＡＤ］LBA を特定の１つのブロックＢＬ
j を指定する上位アドレス部つまり論理ブロックアドレ
ス［ＡＤ］LBA,BLj と特定の１つのページＰＧj を指定
する下位アドレス部つまり論理ページアドレス［ＡＤ］
LBA,PGk とに分割する。そして、アドレス変換テーブル
２８Ａを参照または検索して、この論理ブロックアドレ
ス［ＡＤ］LBA,BLj に対応する物理ブロックアドレス＜
ＡＤ＞PH,BLjがテーブル２８Ａに登録されていれば、こ
の物理ブロックアドレス＜ＡＤ＞PH,BLjを発行（出力）
する。

【０６４０】論理ブロックアドレス［ＡＤ］LBA,BLj は
ＬＢＡ（論理ブロック・アドレス）モードの論理アドレ
スであるから、この下位アドレス部つまり論理ページア
ドレス［ＡＤ］LBA,PGk はそのまま物理アドレスのペー
ジアドレスとしても使用することができる。したがっ
て、この論理ページアドレス［ＡＤ］LBA,PGk と該物理
ブロックアドレス＜ＡＤ＞PH,BLjとを合成することで、
今回のデータ書込みの対象となるページを指定する物理
アドレス＜ＡＤ＞PHが得られる。

【０６５０】しかしながら、この物理アドレス＜ＡＤ＞
PHで指定されるブロックＢＬj 内のページＰＧk には何
らかのデータが現在書き込まれており、その上に新たな
データを重ね書きすることはフラッシュ・メモリの性質
からできない。新たなデータは別の空きブロックに書き
込まなくてはならない。そして、これに伴って、当該ブ
ロックＢＬj 内の他のページ（ＰＧ0 〜ＰＧk-1 ，ＰＧ
k+1 〜ＰＧ15）に格納されているデータを新たなデータ
と同じ空きブロックにそっくり移し替えなくてはならな
い。通常は、隣のフラッシュ・メモリに存在する空きブ
ロックがこのデータ書き換えの移動先（新規ブロック）
に充てられる。

【０６６０】そこで、フラッシュ・テーブル制御部２８
は、今回のデータ書込みで指定されたフラッシュ・メモ
リＦＭ0 内の物理ブロックアドレス＜ＡＤ＞PH,BLjを発
行すると同時に、隣のフラッシュ・メモリＦＭ1 に係る
空きブロック・テーブル２８Ｂを検索して、このフラッ
シュ・メモリＦＭ1 内の１つの空きブロックＢＬh を指
定する物理ブロックアドレス＜ＡＤ＞PH,BLhを発行す
る。この物理ブロックアドレス＜ＡＤ＞PH,BLhと上記の
下位アドレス部（論理ページアドレス）［ＡＤ］LBA,PG
k とを合成することで、フラッシュ・メモリＦＭ1 の空
きブロックＢＬh内で書き換えの対象となるページＰＧk
を指定する物理アドレス＜ＡＤ＞PH’が得られる。

【０６７０】上記のようにして、データ書込みのために
ホスト１４より指定された論理アドレスを割り付けられ
ているフラッシュ・メモリＦＭ0 内のブロックＢＬj が
割り出され、かつデータ書き換えのためのフラッシュ・
メモリＦＭ0 内の空きブロックＢＬh が決定される。

【０６８０】次に、図７に示すように、コントローラ１
０は、フラッシュ・メモリＦＭ0 内のブロックＢＬj の
先頭ページＰＧ0 から順に１ページずつ（ただし、書き
換え対象のページＰＧk は除く）データを読み出し、読
み出したデータをフラッシュ・メモリＦＭ1 内の空きブ
ロックＢＬh の各対応するページへ書き込むというデー
タ移し替え操作を実行する。そして、今回の書き換え対
象のページＰＧk については、フラッシュ・メモリＦＭ
0 内のブロックＢＬj の該当ページＰＧk から旧データ
を読み出すことはしないで、ホスト１４からの書込みの
データ（新データ）をフラッシュ・メモリＦＭ1 内の空
きブロックＢＬh の該当ページＰＧk へ書き込む。

【０６９０】このような一連のデータ移し替えおよび新
規データ書き込み操作は、コントローラ１０において、
コマンド処理部２６の制御の下でフラッシュ・コマンド
発生部３０およびフラッシュ・インタフェース部３４に
より行われる。フラッシュ・インタフェース部３４に
は、移動元（旧）ブロックＢＬj から読み出した１ペー
ジ分のデータを移動先（新規）ブロックＢＬh へ書き込
むまでいったん保持するためのバッファ３４Ａと、ホス
ト１４から送られてきた書込みデータ（新たなデータ）
を新規ブロックＢＬh へ書き込むまで一時的に保持する
ためのバッファ３４Ｂが設けられている。

【０７００】図８の（Ａ）に、本実施例のフラッシュ・
ディスク・システムにおけるデータ書き換え処理のタイ
ムチャートを示す。

【０７１０】先ず、フラッシュ・メモリＦＭ0 において
ブロックＢＬj の先頭ページＰＧ0から１ページ分のデ
ータを読み出す読出しサイクルＴR が実行される。この
読出しサイクルＴR は、図５に示したフラッシュ・メモ
リＦＭ0 における読出しサイクルＴR と同じシーケンス
で、かつほぼ同じ時間をかけて行われる。この読出しサ
イクルＴR によってフラッシュ・メモリＦＭ0 のブロッ
クＢＬj の先頭ページＰＧ0 より読み出された１ページ
分のデータＤＡＴＡPG0 は、フラッシュ・インタフェー
ス部３４内のバッファ３４Ａにいったん保持される。

【０７２０】フラッシュ・メモリＦＭ0 における上記の
読出しサイクルＴR が終了すると、直ちに、該バッファ
３４Ａに保持されている（先の読出しサイクルＴR でフ
ラッシュ・メモリＦＭ0 のブロックＢＬj の先頭ページ
ＰＧ0 より読み出された）１ページ分のデータＤＡＴＡ
PG0 をフラッシュ・メモリＦＭ1 における空きブロック
ＢＬh の先頭ページＰＧ0 に書き込む書込みサイクルＴ
W が開始される。この書込みサイクルＴW は、図５に示
したフラッシュ・メモリＦＭ1 における書込みサイクル
ＴW と同じシーケンスで、かつほぼ同じ時間をかけて行
われる。

【０７３０】本実施例では、このフラッシュ・メモリＦ
Ｍ1 における書込みサイクルＴW と同時的または並列的
に、図５に示したタイミングとほぼ同じ仕方で、フラッ
シュ・メモリＦＭ0 においてブロックＢＬj の２番目の
ページＰＧ1 から１ページ分のデータＤＡＴＡPG1 を読
み出す読出しサイクルＴR が実行される。この読出しサ
イクルＴR で該ブロックＢＬj のページＰＧ1 から読み
出された１ページ分のデータＤＡＴＡPG1 は、やはりフ
ラッシュ・インタフェース部３４内のバッファ３４Ａに
いったん保持される。

【０７４０】この結果、フラッシュ・メモリＦＭ1 内の
空きブロックＢＬh の先頭ページＰＧ0 に１ページ分の
データＤＡＴＡPG0 を書き込む書込みサイクルＴW が終
了した時点で、バッファ３４Ａには該空きブロックＢＬ
h の次の（２番目）のページＰＧ1 に書き込むべきデー
タＤＡＴＡPG1 が用意されていることになる。したがっ
て、フラッシュ・メモリＦＭ1 においては、直ちに、バ
ッファ３４Ａに保持されている（先の読出しサイクルＴ
R でフラッシュ・メモリＦＭ0 のブロックＢＬj の２番
目のページＰＧ1 より読み出された）１ページ分のデー
タＤＡＴＡPG1を空きブロックＢＬh の２番目のページ
ＰＧ1 に書き込む書込みサイクルＴW を開始することが
できる。

【０７５０】そして、フラッシュ・メモリＦＭ1 におけ
る書込みサイクルＴW と同時的または並列的に、フラッ
シュ・メモリＦＭ0 においてブロックＢＬj の３番目の
ページＰＧ2 から１ページ分のデータＤＡＴＡPG2 を読
み出す読出しサイクルＴR が実行される。

【０７６０】以下、後続のページＰＧ2 ，ＰＧ3 ，…に
ついて上記と同様の動作が繰り返される。ただし、フラ
ッシュ・メモリＦＭ1 において空きブロックＢＬh のｋ
番目のページＰＧk-1 に１ページ分のデータＤＡＴＡPG
k-1 を書き込む書込みサイクルＴW が実行される期間
中、フラッシュ・メモリＦＭ0 においてブロックＢＬj
の書き換え対象である（ｋ＋１）番目のページＰＧk か
らデータＤＡＴＡPGk を読み出す読出しサイクルＴR は
行われない。この旧データＤＡＴＡPGk に置き換わるホ
スト１４からの新たなデータＤＡＴＡPGk'が、コントロ
ーラ１０内のバッファ３４Ｂに用意されているためであ
る。

【０７７０】また、フラッシュ・メモリＦＭ1 において
空きブロックＢＬh の最後（１６番目）のページＰＧ15
に１ページ分のデータＤＡＴＡPG15を書き込む書込みサ
イクルＴW が実行されるときも、フラッシュ・メモリＦ
Ｍ0 では既に移動元の全てのページから全てのデータが
既に読み出されているため、読み出しサイクルＴR は不
要である。

【０７８０】なお、上記のデータ書き換え処理の終了後
に、後処理として、今回の書き換えでデータ移動元
（旧）ブロックとされたフラッシュ・メモリＦＭ0 のブ
ロックＢＬj 内のデータが全て一括消去される。このブ
ロック消去のために、コントローラ１０は、所定のブロ
ック消去用コマンドと当該ブロックＢＬj を指定するア
ドレスとを所定のタイミングでフラッシュ・メモリＦＭ
0 に与える。そうすると、これに応答してフラッシュ・
メモリＦＭ0 内でブロックＢＬj に対するブロック消去
動作が実行される。

【０７９０】さらに、上記のデータ書き換えに伴う後処
理として、フラッシュ・テーブル制御部２８内でアドレ
ス変換テーブル２８Ａおよび空きブロック・テーブル２
８Ｂがそれぞれ所定の操作により更新される。

【０８００】アドレス変換テーブル２８Ａの更新では、
今回の書込みで指示された論理ブロックアドレス［Ａ
Ｄ］LBA,BLj に対応する物理ブロックアドレスとして、
フラッシュ・メモリＦＭ0 内のブロックＢＬj を指示す
る物理アドレスがテーブル２８Ａから抹消され、代わり
にフラッシュ・メモリＦＭ1 内のブロックＢＬh を指示
する物理アドレスがテーブル２８Ａに登録される。

【０８１０】空きブロック・テーブル２８Ｂでは、現在
データが入っていない空きブロックとして、フラッシュ
・メモリＦＭ1 内のブロックＢＬh を指示する物理アド
レスがテーブル２８Ｂから抹消され、代わりにフラッシ
ュ・メモリＦＭ0 内のブロックＢＬj を指示する物理ア
ドレスがテーブル２８Ｂに登録される。

【０８２０】このように、本実施例のデータ書き換えで
は、図８の（Ａ）に示すように、フラッシュ・メモリＦ
Ｍ1 における書込みサイクルＴW の間にフラッシュ・メ
モリＦＭ0 における読出しサイクルＴR がマスクされる
形で同時的または並列的に実行される。このため、トー
タルの書き換え処理時間は、書込みサイクルＴW にその
繰り返し回数（１ブロック内のページＰＧ0 〜ＰＧ15の
総数に相当する数：１６回）を乗じた値（１６ＴW ）に
１回目の読出しサイクルＴR を加えた時間（１６ＴW ＋
ＴR ）で済むことになる。

【０８３０】この点、従来のシステムで同様のデータ書
き換え処理を行うとすると、図８の（Ｂ）に示すよう
に、移動元のフラッシュ・メモリＦＭ0 のブロックＢＬ
j から１ページ分のデータを読み出す読出しサイクルＴ
R と、この読み出した１ページ分のデータを移動先のフ
ラッシュ・メモリＦＭ1 の空きブロックＢＬh へ書き込
む書込みサイクルＴW とを交互に（時間的にシリアル
に）繰り返すことになる。もっとも、書き換えの対象で
あるフラッシュ・メモリＦＭ0 内のブロックＢＬjのペ
ージＰＧk から１ページ分の旧データを読み出す読出し
サイクルＴR は不要である。したがって、トータルの処
理時間は１６ＴW ＋１５ＴR となる。

【０８４０】このように、本実施例によれば、データ書
き換え処理において、従来と比較してほぼ１４ＴR に相
当する時間を短縮（節約）することができる。これによ
り、ホスト１４から見たデータ書込み時間も大幅に短縮
され、フラッシュ・ディスク・システムの性能が大きく
向上する。

【０８５０】上記した実施例では、コントローラ１０と
各フラッシュ・メモリＦＭ0 〜ＦＭn との間に個別的ま
たは独立的なリード（出力）・イネーブル制御線ＸＦＲ
Ｅ0_-〜ＸＦＲＥn_-を設けているため、コントローラ１０
は任意のフラッシュ・メモリＦＭi から随時（他のフラ
ッシュ・メモリの状態に左右されることなく）データを
取り込めるようになっている。

【０８６０】このため、上記の例では、フラッシュ・メ
モリＦＭ0 に読出しコマンドＣＭRと読出しアドレスＡ
ＤR が供給された後であれば、たとえフラッシュ・メモ
リＦＭ0 で読出しサイクルＴR が終了する前にフラッシ
ュ・メモリＦＭ1 で書込みビジー時間ｔWBが終了したと
しても、コントローラ１０は書込み後のフラッシュ・メ
モリＦＭ1 の状態とは無関係にフラッシュ・メモリＦＭ
0 から読出しデータＤＡＴＡR をバスＦＤ0 〜7 を介し
て取り込むことができる。したがって、各フラッシュ・
メモリＦＭi における書込みビジー時間ｔWBが比較的短
い場合、あるいは読出しビジー時間ｔRBが比較的長い場
合でも、本発明の方法を実施することができる。

【０８７０】もっとも、図５に示すように、各フラッシ
ュ・メモリにおいて読出しビジー時間ｔRBに比して書込
みビジー時間ｔWBが格段に長く、或るフラッシュ・メモ
リＦＭi における書込みビジー時間ｔwBの期間内に別の
フラッシュ・メモリＦＭe において読出しサイクルＴR
が確実に完了できる場合には、コントローラ１０と各フ
ラッシュ・メモリＦＭ0 〜ＦＭn との間で１本の共通リ
ード（出力）・イネーブル制御線ＸＦＲＥ_- で済ますこ
とも可能である。

【０８８０】また、上記した実施例では、コントローラ
１０と各フラッシュ・メモリＦＭ0〜ＦＭn との間に個
別的または独立的なビジー線ＸＦＢＳＹ0_-〜n_-を設けて
いるため、コントローラ１０は個々のフラッシュ・メモ
リＦＭi におけるビジー状態の開始と終了を即座に知る
ことができる。したがって、たとえば上記の例（図５）
において、コントローラ１０は、フラッシュ・メモリＦ
Ｍ1 が書込みビジー状態になっている間（ＸＦＢＳＹ1_-
がアクティブ状態になっている間）、それとは別個にフ
ラッシュ・メモリＦＭ0 で読出しビジー時間ｔRBが終了
したことをビジー信号ＸＦＢＳＹ0_-を通じて即座に知る
ことができ、直ちにフラッシュ・メモリＦＭ0 からの読
出しデータの取り込みに取り掛かることができる。

【０８９０】しかし、コントローラ１０は、フラッシュ
・メモリＦＭ0 からビジー信号ＸＦＢＳＹ0_-を受け取ら
なくても、ステータス・レジスタ読取りコマンドＣＭC
をフラッシュ・メモリＦＭ0 に発行して、所要のステー
タス・ビットを読み取ることで、メモリＦＭ0 の状態を
知ることが可能である。したがって、コントローラ１０
と各フラッシュ・メモリＦＭ0 〜ＦＭn との間で１本の
共通ビジー信号線ＸＦＢＳＹ_- で済ますことも可能であ
る。

【０９００】また、上記実施例におけるフラッシュ・デ
ィスク・システムの構成、特にフラッシュ・メモリＦＭ
i 内部の構成やコントローラ１０内部の構成は一例であ
り、本発明は１つのコントローラまたはコンピュータに
共通のバスを介して複数個のフラッシュ・メモリを接続
する任意のメモリシステムに適用可能である。

【０９１０】

【発明の効果】以上説明したように、本発明のデータ書
き換え方法またはメモリ制御装置によれば、複数個のフ
ラッシュ・メモリを同一バス上に接続してなるフラッシ
メモリシステムにおいて、ページ単位でのデータの書き
換えに要する処理時間を大幅に短縮し、システム性能を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるフラッシュ・ディスク
・システムの構成を示すブロック図である。

【図２】実施例におけるコントローラの内部の機能的構
成を示すブロック図である。

【図３】フラッシュ・メモリ内の記憶領域の区分フォー
マットを示す図である。

【図４】実施例におけるフラッシュ・メモリの内部の構
成例を示す。

【図５】実施例において、或るフラッシュ・メモリに１
ページ分のデータを書き込む書込みサイクルを実行して
いる最中に、別のフラッシュ・メモリより１ページ分の
データを読み出す読出しサイクルを同時的または並列的
に実行する動作を示すタイミング図である。

【図６】実施例においてホストからのデータ書込みのた
めのアクセスに対してアドレス変換およびテーブル検索
を行う構成および機能を示すブロック図である。

【図７】実施例においてデータ書き換え時のデータ移動
および新規データ書込み操作を説明するための図であ
る。

【図８】実施例のデータ書き換え処理における書込みサ
イクルと読出しサイクルの実行手順（Ａ）を従来のデー
タ書き換え処理における書込みサイクルと読出しサイク
ルの実行手順（Ｂ）と比較して示す図である。

【符号の説明】

１０ コントローラ １２ フラッシュ・ディスク・カード １４ ホストコンピュータ ２０ 本体インタフェース部 ２２ リセット処理部 ２４ アドレス変換部 ２６ コマンド処理部 ２８ フラッシュ・テーブル制御部 ２８Ａ アドレス変換テーブル ２８Ｂ 空きブロック・テーブル ３０ フラッシュ・コマンド発生部 ３４ フラッシュ・インタフェース部 ３４Ａ，３４Ｂ バッファ ＦＭ0 〜ＦＭn フラッシュ・メモリ ＦＤ0 〜7 内部（共通）バス ＦＣＬＥ コマンド・ラッチ・イネーブル制御線 ＦＡＬＥ アドレス・ラッチ・イネーブル制御線 ＸＦＷＥ_- ライト・イネーブル制御線 ＸＦＣＥ0_-〜ＸＦＣＥn_- チップ・イネーブル制御線 ＸＦＲＥ0_-〜ＸＦＲＥn_- リード（出力）・イネーブ
ル制御線 ＸＦＢＳＹ0_-〜ＸＦＢＳＹn_- ビジー線

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 7/00 G11C 16/02 G06F 12/00 G06F 12/06 G06F 3/08

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 記憶領域を複数個のブロックに分割し、
   各々のブロックを複数個のページに分割し、各々のペー
   ジを複数バイト容量のデータ格納領域とし、ブロック単
   位でデータの一括消去を行い、１回のメモリアクセスで
   １ページ分のデータの書き込みおよび読み出しを行うよ
   うに各々が構成された複数個のフラッシュ・メモリをコ
   マンド、アドレスおよびデータ兼用の共通バスに接続し
   たフラッシュメモリシステムにおいて任意の第１のフラ
   ッシュ・メモリ内のデータを書き換えるデータ書き換え
   方法であって、 システムの外部より与えられた書き込みアドレスに基づ
   いて前記第１のフラッシュ・メモリ内でデータ書き換え
   の対象となるブロックおよびページを識別する第１のス
   テップと、 前記データ書き換えのためのデータ移動先となる第２の
   フラッシュ・メモリおよびそのメモリ内の空きブロック
   を決定する第２のステップと、 前記第１のフラッシュ・メモリの前記データ書き換え対
   象ブロックに含まれる前記データ書き換え対象ページ以
   外の各ページより１ページ分のデータを読み出すための
   読み出しサイクルを実行する第３のステップと、 各々の前記読み出しサイクルの直後に、前記読み出され
   た１ページ分のデータを前記第１のフラッシュ・メモリ
   内の読み出し元のページと対応する前記第２のフラッシ
   ュ・メモリの前記空きブロック内のページに書き込むた
   めの第１の書き込みサイクルを実行する第４のステップ
   と、 前記データ書き換えのための新たな１ページ分のデータ
   を前記第１のフラッシュ・メモリの前記データ書き換え
   対象ブロック内の前記データ書き換え対象ページと対応
   する前記第２のフラッシュ・メモリの前記空きブロック
   内のページに書き込むための第２の書き込みサイクルを
   実行する第５のステップとを有し、前記読み出しサイクルにおいて、前記第１のフラッシュ
   ・メモリに前記共通バスを介して読み出し用のコマンド
   および読み出しアドレスを所定のタイミングで順次与え
   て、第１の時間経過後に前記第１のフラッシュ・メモリ
   より読み出された前記１ページ分のデータを前記共通バ
   スを介して取り込み、 前記第１および第２の書き込みサイクルにおいて、前記
   第２のフラッシュ・メモリに前記共通バスを介してデー
   タ入力のコマンド、書き込みアドレス、書き込 み対象の
   １ページ分のデータおよび書き込み用のコマンドを所定
   のタイミングで順次与えて、前記第２のフラッシュ・メ
   モリに前記第１の時間よりも格段に長い第２の時間内に
   外部からの信号を受け付けない状態で前記書き込みアド
   レスの指定する記憶領域に前記１ページ分のデータを書
   き込ませ、 少なくとも１回の前記第４または第５のステップにおけ
   る前記第１または第２の書き込みサイクルの期間中に前
   記第３のステップにおける前記読み出しサイクルを実行
   させるデータ書き換え方法。
2. 【請求項２】 前記第１のフラッシュ・メモリの前記デ
   ータ書き換え対象ブロックより最後に読み出された１ペ
   ージ分のデータに係る前記第１の書き込みサイクルと前
   記第２の書き込みサイクルの直前に実行される前記第１
   の書き込みサイクルとを除く各々の前記第１の書き込み
   サイクルまたは前記第２の書き込みサイ クルの期間中に
   前記第３のステップにおける前記読み出しサイクルを実
   行させる請求項１に記載のデータ書き換え方法。
3. 【請求項３】 前記第４または第５のステップにおい
   て、前記第２のフラッシュ・メモリに前記バスを介して
   書き込み用のコマンドと前記空きブロック内の該当する
   ページを指示する書き込みアドレスと該当する１ページ
   分のデータとを所定のタイミングで順次与え、前記第２
   のフラッシュ・メモリ内で前記書込み用コマンドに応答
   して第１の時間内に外部からの信号を受け付けない状態
   で前記書き込みアドレスで指定される記憶領域に前記１
   ページ分のデータを書き込み、 前記第３のステップにおいて、前記第１の時間内に、前
   記第１のフラッシュ・メモリに 前記バスを介して読み出
   し用のコマンドと前記データ書き換え対象ブロック内の
   該当するページを指示する読み出しアドレスとを所定の
   タイミングで順次与え、前記第１のフラッシュ・メモリ
   内で前記読み出し用コマンドに応答して第２の時間内に
   前記読み出しアドレスで指定される記憶領域より１ペー
   ジ分のデータを読み出し、前記第１のフラッシュ・メモ
   リより読み出された前記１ページ分のデータを前記バス
   を介して所定のバッファに取り込む請求項１または２に
   記載のデータ書き換え方法。
4. 【請求項４】 前記バス上で前記アドレスまたは１ペー
   ジ分のデータを前記バスのビット幅に相当するビット数
   のデータを一単位として１回でまたは複数回に分けて伝
   送する請求項１〜３のいずれかに記載のデータ書き換え
   方法。
5. 【請求項５】 前記第４または第５のステップにおいて
   前記第２のフラッシュ・メモリがデータ書き込み動作中
   であることを示すためのビジー信号を前記第１の時間に
   発生し続ける請求項３または４に記載のデータ書き換え
   方法。
6. 【請求項６】 前記第４または第５のステップにおい
   て、前記第１または第２の書き込みサイクルの直後に、
   前記第２のフラッシュ・メモリにステータス読み取り用
   のコマンドを与え、このコマンドに応答して前記第２の
   フラッシュ・メモリより出力されるステータス情報に基
   づいて前記第２のフラッシュ・メモリ内の当該データ書
   き込みが良好に行われたか否かの検査を行う請求項１〜
   ５のいずれかに記載のデータ書き込み方法。
7. 【請求項７】 記憶領域を複数個のブロックに分割し、
   各々のブロックを複数個のページに分割し、各々のペー
   ジを複数バイト容量のデータ格納領域とし、ブロック単
   位でデータの一括消去を行い、１回のメモリアクセスで
   １ページ分のデータの書き込みおよび読み出しを行うよ
   うに各々が構成された複数個のフラッシュ・メモリにコ
   マンド、アドレスおよびデータ兼用の共通バスを介して
   接続されるメモリ制御装置であって、 外部より与えられるデータ書き込みまたは読み出しのた
   めの論理アドレスを物理アドレスに変換するためのアド
   レス変換手段と、 各々の前記フラッシュ・メモリについて現在データが書
   き込まれている使用中ブロックと何のデータも書き込ま
   れていない空きブロックとを管理するブロック管理手段
   と、 指定されたフラッシュ・メモリ内のページより１ページ
   分のデータを所定の読み出しサイクルで読み出すデータ
   読み出し手段と、 指定されたフラッシュ・メモリ内の空きページに１ペー
   ジ分のデータを所定の書き込みサイクルで書き込むデー
   タ書き込み手段と、 第１のフラッシュ・メモリにおけるデータ書き換えのた
   めに前記ブロック管理手段からのブロック管理情報を基
   に１ブロック分のデータの移動先となる第２のフラッシ
   ュ・メモリおよびそのメモリ内の空きブロックを決定す
   るデータ移動先決定手段と、 前記データ書き換えにおいて、少なくとも１回の前記第
   ２のフラッシュ・メモリに対する前記データ書き込み手
   段の書き込みサイクルの期間中に前記第１のフラッシュ
   ・メモリに対する前記データ読み出し手段の読み出しサ
   イクルを実行させるシーケンス制御手段とを有し、前記読み出しサイクルにおいて、前記データ読み出し手
   段が、前記第１のフラッシュ・メモリに前記共通バスを
   介して読み出し用のコマンドおよび読み出しアドレスを
   所定のタイミングで順次与えて、第１の時間経過後に前
   記第１のフラッシュ・メモリより読み出された前記１ペ
   ージ分のデータを前記共通バスを介して取り込み、 前記書き込みサイクルにおいて、前記データ書き込み手
   段が前記第２のフラッ シュ・メモリに前記共通バスを介
   してデータ入力のコマンド、書き込みアドレス、書き込
   み対象の１ページ分のデータおよび書き込み用のコマン
   ドを所定のタイミングで順次与え、前記第２のフラッシ
   ュ・メモリが前記書き込み用のコマンドに応答して前記
   第１の時間よりも格段に長い第２の時間内に外部からの
   信号を受け付けない状態で前記書き込みアドレスで指定
   される記憶領域内に前記１ページ分のデータを書き込む
   メモリ制御装置。
8. 【請求項８】 前記データ書き込み制御手段および前記
   データ読み出し制御手段が、前記フラッシュ・メモリの
   各々を個別的に動作可能状態とするための各フラッシュ
   ・メモリ専用のチップ・イネーブル制御線を含む請求項
   ７に記載のメモリ制御装置。
9. 【請求項９】 前記データ読み出し制御手段が、前記フ
   ラッシュ・メモリの各々を個別的に出力イネーブル状態
   にするための各フラッシュ・メモリ専用の出力イネーブ
   ル制御線を含む請求項７または８に記載のメモリ制御装
   置。
10. 【請求項１０】 前記データ書き込み制御手段および前
    記データ読み出し制御 手段が、前記フラッシュ・メモリ
    の各々がビジー状態であるか否かを個別的に認識可能と
    するための各フラッシュ・メモリ専用のビジー線を含む
    請求項７〜９のいずれかに記載のメモリ制御装置。