JP5598391B2 - 半導体メモリおよびシステム - Google Patents

Description

本発明は、複数のメモリブロックを有する半導体メモリおよび半導体メモリが搭載されるシステムに関する。

フラッシュメモリ等の半導体メモリは、書き込み動作により不揮発性メモリセルのセルトランジスタの閾値電圧を変えることでデータを記憶する。この種の半導体メモリでは、書き込み動作は、プログラム動作とプログラムベリファイ動作を含むため、書き込み動作に必要な時間は、読み出し動作に必要な時間より長い。読み出し動作は、書き込み動作中に実行できないため、半導体メモリのデータ読み出し効率は、書き込み動作により低下する。そこで、複数のメモリブロックに書き込み用と読み出し用のデータ線を接続し、読み出し動作を書き込み動作中に実行可能にする半導体メモリが提案されている（例えば、特許文献１、２参照。）。また、２つのメモリブロックのデータ線を、書き込み用と読み出し用の回路に選択的に接続するためのマルチプレクサを設け、一方のメモリブロックの書き込み動作を実行中に別のメモリブロックの読み出し動作を実行可能にする半導体メモリが提案されている（例えば、特許文献３参照。）。

特開２００７−２０７４２５号公報 特開２００６−２５２７４７号公報 特表２０００−５０９８７１号公報

しかしながら、複数のメモリブロックを有し、書き込み動作と読み出し動作が共通のデータ線を用いて実行される半導体メモリでは、１つをメモリブロックの書き込み動作中に、別のメモリブロックの読み出し動作を実行できず、アクセス効率は向上できない。

本発明の目的は、１つをメモリブロックの書き込み動作中に、別のメモリブロックの読み出し動作を実行することで、アクセス効率を向上することである。

本発明の一形態では、半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持するメモリセルを含む複数のメモリ領域を有する複数のメモリブロックと、書き込みデータおよびパリティデータのビットにそれぞれ対応する複数のデータ線と、各データ線に対応する各メモリ領域と各データ線との間に直列に接続される第１書き込みスイッチおよび第２書き込みスイッチと、各データ線に対応する各メモリ領域と各データ線との間に直列に接続される第１読み出しスイッチおよび第２読み出しスイッチと、書き込みコマンドに応答して、メモリブロックの１つである書き込みメモリブロックに書き込みデータおよびパリティデータを順に書き込むために、並列の書き込みデータおよびパリティデータを対応するデータ線に順に供給する入力動作を実行する入力データ制御部と、入力動作が実行されるときに、書き込みメモリブロックに対応する第１書き込みスイッチをオンし、書き込みデータおよびパリティデータが順に供給されるデータ線である書き込みデータ線に対応する第２書き込みスイッチを順にオンする第１スイッチ動作を実行し、読み出しコマンドに応答して、書き込みメモリブロックを除くメモリブロックの１つである読み出しメモリブロックに対応する第１読み出しスイッチをオンし、読み出しメモリブロックのメモリ領域のうち、書き込みデータおよびパリティデータが供給されていないデータ線である読み出しデータ線に対応するメモリ領域からデータ線にデータを読み出すために、読み出しデータ線に対応する第２読み出しスイッチをオンする第２スイッチ動作を第１スイッチ動作と並行して実行するスイッチ制御部とを有している。

書き込み動作と読み出し動作に共通のデータ線に接続される複数のメモリブロックを有する半導体メモリにおいて、１つのメモリブロックの書き込み動作中に、別のブロックの読み出し動作を実行でき、アクセス効率を向上できる。

一実施形態における半導体メモリの例を示している。 図１に示した半導体メモリの動作の例を示している。 図１に示した半導体メモリの動作の例を示している。 図１に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図５に示したメモリコアの例を示している。 図６に示したメモリセルアレイ、セクタスイッチ、読み出しスイッチ、書き込みスイッチおよびコラムスイッチの例を示している。 図５に示したアンプの例を示している。 図５に示したアドレス制御部の例を示している。 図５に示したアドレス端子で受けるアドレス信号の割り付けの例を示している。 図５に示したアドレスプリデコーダ、ワードデコーダおよびセクタ選択制御回路の例を示している。 図１１に示したロウアドレスセレクタおよびコラムアドレスセレクタの例を示している。 図１１に示したセクタ選択制御回路の例を示している。 図５に示したコラム制御回路の例を示している。 図５に示した入力データ制御部の例を示している。 図１５に示したシフトレジスタの例を示している。 図１５に示した書き込みビットセレクタの例を示している。 図５に示した半導体メモリのコマンド入力の例を示している。 図５に示した半導体メモリの読み出し動作、書き込み動作および消去動作のシーケンスの例を示している。 図７に示したセルトランジスタの閾値電圧の分布の例を示している。 図５に示した半導体メモリの読み出し動作、書き込み動作および消去動作における信号線の電圧の例を示している。 図５に示した半導体メモリの読み出し動作、書き込み動作および消去動作におけるセルトランジスタに印加される電圧の例を示している。 図５に示した半導体メモリの書き込み動作時の入力データ制御部の動作の例を示している。 図５に示した半導体メモリの書き込み動作の例を示している。 図５に示した半導体メモリの書き込み動作におけるメモリコアの状態の例を示している。 図５に示した半導体メモリの消去動作時の入力データ制御部の動作の例を示している。 図５に示した半導体メモリの消去動作時の入力データ制御部の動作の例を示している。 図５に示した半導体メモリの消去動作時の入力データ制御部の動作の例を示している。 図５に示した半導体メモリの消去動作時の入力データ制御部の動作の例を示している。 図５に示した半導体メモリの消去動作の例を示している。 図５に示した半導体メモリの消去動作の例を示している。 図５に示した半導体メモリの消去動作におけるメモリコアの状態の例を示している。 図５に示した半導体メモリの消去動作の別の例を示している。 別の実施形態におけるアドレス制御部の例を示している。 別の実施形態における半導体メモリの例を示している。 図３５に示した入力データ制御部の例を示している。 図３６に示したシフトレジスタの例を示している。 図３５に示した半導体メモリの消去動作の例を示している。 図３５に示した半導体メモリの消去動作の例を示している。 別の実施形態におけるメモリコアの例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。 別の実施形態における半導体メモリの例を示している 図４２に示した入力データ制御部の例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号または末尾に”Ｂ”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性の半導体メモリである。半導体メモリＭＥＭは、メモリブロックＭＢＬＫ（ＭＢＬＫ０、ＭＢＬＫ１）、各メモリブロックＭＢＬＫに対応するスイッチ部ＳＷ（ＳＷ０、ＳＷ１）、スイッチ制御部ＳＷＣＮＴおよび入力データ制御部ＩＤＣＮＴを有している。なお、半導体メモリＭＥＭは、フラッシュメモリに限定されず、ＥＥＰＲＯＭ、ＦＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ等の不揮発性の半導体メモリでもよい。さらに、半導体メモリＭＥＭは、ＤＲＡＭやＳＲＡＭ等の揮発性の半導体メモリでもよい。

各メモリブロックＭＢＬＫは、書き込みデータＤＷ（ＤＷ０、ＤＷ１）および書き込みデータＤＷのパリティデータＤＷＰをそれぞれ保持するメモリ領域Ｉ／Ｏ（Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／ＯＰ）を有している。各メモリ領域Ｉ／Ｏは、対応するスイッチ部ＳＷを介してデータ線ＤＴ（ＤＴ０、ＤＴ１、ＤＴＰ）に接続されるメモリセルＭＣを有する。

なお、各メモリ領域Ｉ／Ｏに形成されるメモリセルＭＣの数は、単数でも複数でもよい。メモリブロックＭＢＬＫの数は２つより多くてもよい。メモリ領域Ｉ／Ｏの数は３つより多くてもよい。すなわち、書き込みデータＤＷのビット数は２ビットより多くてもよく、パリティデータＤＷＰのビット数は１ビットより多くてもよい。パリティデータＤＷＰが１ビットのとき、パリティデータＤＷＰは、偶数パリティまたは奇数パリティの規則にしたがって生成される。

各スイッチ部ＳＷは、対応するメモリ領域Ｉ／Ｏ毎に、書き込みスイッチＷＳＷ１、ＷＳＷ２および読み出しスイッチＲＳＷ１、ＲＳＷ２を有している。書き込みスイッチＷＳＷ１−２は、対応するメモリ領域Ｉ／Ｏとデータ線ＤＴとの間に直列に接続されている。読み出しスイッチＲＳＷ１−２は、対応するメモリ領域Ｉ／Ｏとデータ線ＤＴとの間に直列に接続されている。すなわち、書き込みスイッチＷＳＷ１−２および読み出しスイッチＲＳＷ１−２は、メモリセルとデータ線ＤＴの間に並列に配置されている。

書き込みスイッチＷＳＷ１は、書き込みコマンドＷＲＣに応答して実行される書き込み動作時に、書き込み選択信号ＳＷＲ（ＳＷＲ０またはＳＷＲ１）を受けてメモリブロックＭＢＬＫ毎にオンする。書き込みスイッチＷＳＷ２は、書き込み動作時に、書き込み制御信号ＩＯＷＲ（ＩＯＷＲ０、ＩＯＷＲ１またはＩＯＷＲＰ）を受けてメモリ領域Ｉ／Ｏ毎にオンする。

読み出しスイッチＲＳＷ１は、読み出しコマンドＲＤＣに応答して実行される読み出し動作時に、読み出し選択信号ＳＲＤ（ＳＲＤ０またはＳＲＤ１）を受けてメモリブロックＭＢＬＫ毎にオンする。読み出しスイッチＲＳＷ２は、読み出し動作時に、読み出し制御信号ＩＯＲＤ（ＩＯＲＤ０、ＩＯＲＤ１またはＩＯＲＤＰ）を受けてメモリ領域Ｉ／Ｏ毎にオンする。

入力データ制御部ＩＤＣＮＴは、書き込みコマンドＷＲＣに応答して、並列の書き込みデータＤＷ０−１およびパリティデータＤＷＰを、メモリブロックＭＢＬＫの１つである書き込みメモリブロックのメモリ領域Ｉ／Ｏに１ビットずつ順に書き込むために、対応するデータ線ＤＴに順に供給する入力動作を実行する。すなわち、入力データ制御部ＩＤＣＮＴは、並列のデータを直列のデータに変換する並列直列変換回路の機能を有している。

スイッチ制御部ＳＷＣＮＴは、書き込みコマンドＷＲＣに応答して上記入力動作が実行されるときに、書き込みメモリブロックに対応する書き込みスイッチＷＳＷ１をオンするために書き込み選択信号ＳＷＲ０またはＳＷＲ１を出力する。また、スイッチ制御部ＳＷＣＮＴは、書き込みコマンドＷＲＣに応答して上記入力動作が実行されるときに、書き込みメモリブロックのメモリ領域Ｉ／Ｏ０−１、Ｉ／ＯＰに対応する書き込みスイッチＷＳＷ２を１つずつ順にオンするために、書き込み制御信号ＩＯＷＲ０−１、ＩＯＷＲＰを順に出力する。以降の説明では、書き込みスイッチＳＷ１がオンされ、書き込みスイッチＷＳＷ２が１つずつ順にオンされる動作を第１スイッチ動作と称する。

スイッチ制御部ＳＷＣＮＴは、読み出しコマンドＲＤＣに応答して、書き込みメモリブロックを除くメモリブロックＭＢＬＫの１つである読み出しメモリブロックに対応する読み出しスイッチＲＳＷ１をオンするために、読み出し選択信号ＳＲＤ０またはＳＲＤ１を出力する。また、スイッチ制御部ＳＷＣＮＴは、読み出しメモリブロックＭＢＬＫのメモリ領域Ｉ／Ｏ０−１、Ｉ／ＯＰのうち、書き込みデータＤＷ０−１またはパリティデータＤＷＰが供給されていないデータ線ＤＴに対応する読み出しスイッチをＲＳＷ２をオンするために読み出し制御信号ＩＯＲＤ０−１、ＩＯＲＤＰを出力する。以降の説明では、読み出しスイッチＲＳＷ１、ＲＳＷ２がオンされる動作を第２スイッチ動作と称する。第２スイッチ動作は、第１スイッチ動作と並行して実行可能である。

図２から図４は、図１に示した半導体メモリＭＥＭにおいて、書き込み動作中に読み出し動作が並行して実行される例を示している。すなわち、図２から図４は、入力動作、第１スイッチ動作に並行して第２スイッチ動作が実行される例を示している。黒い矩形はオンしているスイッチを示し、白い矩形はオフしているスイッチを示す。太い実線は、メモリセルＭＣに書き込まれる入力データＩＤ（ＩＤ０、ＩＤ１、ＩＤＰ）の伝達経路、またはメモリセルＭＣから読み出される出力データＯＤ（ＯＤ０、ＯＤ１、ＯＤＰ）の伝達経路を示している。

例えば、書き込み動作は、１つの書き込みコマンドＷＲＣに応答して、メモリブロックＭＢＬＫ０のメモリ領域Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／ＯＰに対して１ビットずつ順に実行される。読み出し動作は、３つの読み出しコマンドＲＤＣ毎に、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／ＯＰのうち、書き込みデータの伝達に使用されていないデータ線ＤＴに対応するメモリ領域Ｉ／Ｏで実行される。このように、図２から図４では、メモリブロックＭＢＬＫ０は、書き込みメモリブロックとして動作し、メモリブロックＭＢＬＫ１は、読み出しメモリブロックとして動作する。メモリブロックＭＢＬＫの選択は、例えば、半導体メモリＭＥＭに供給されるアドレス信号に応じて実施される。

まず、スイッチ制御部ＳＷＣＮＴは、書き込みコマンドＷＲＣに応答して、書き込みメモリブロックＭＢＬＫ０に対応する書き込みスイッチＷＳＷ１をオンするために、書き込み選択信号ＳＷＲ０を出力する。メモリブロックＭＢＬＫ０に対応する書き込みスイッチＷＳＷ１のオン状態は、図２から図４の動作の間、維持される。

図２に示すように、スイッチ制御部ＳＷＣＮＴは、メモリ領域Ｉ／Ｏ０に対応する書き込みスイッチＷＳＷ２をオンするために、書き込み制御信号ＩＯＷＲ０を出力する。これにより、データ線ＤＴ０は、メモリブロックＭＢＬＫ０のメモリ領域Ｉ／Ｏ０のメモリセルＭＣに接続される。入力データ制御部ＩＤＣＮＴは、書き込みコマンドＷＲＣに応答して並列の書き込みデータＤＷ０−１およびパリティデータＤＷＰを受け、受けたデータを直列の入力データＩＤ０、ＩＤ１、ＩＤＰとしてデータ線ＤＴ０−１、ＤＴＰに順に供給する。そして、図２では、入力データＩＤ０がメモリブロックＭＢＬＫ０のメモリ領域Ｉ／Ｏ０に書き込まれる。

図２において、スイッチ制御部ＳＷＣＮＴは、書き込みコマンドＷＲＣを受けた後に読み出しコマンドＲＤＣを受ける。スイッチ制御部ＳＷＣＮＴは、読み出しコマンドＲＤＣに応答して、読み出しメモリブロックＭＢＬＫ１に対応する読み出しスイッチＲＳＷ１をオンするために、読み出し選択信号ＳＲＤ１を出力する。また、スイッチ制御部ＳＷＣＮＴは、書き込み動作を実行しているメモリ領域Ｉ／Ｏ０を除くメモリ領域Ｉ／Ｏ１、Ｉ／ＯＰに対応する読み出しスイッチＲＳＷ２をオンするために、読み出し制御信号ＩＯＲＤ１、ＩＯＲＤＰを出力する。これにより、データ線ＤＴ１、ＤＴＰは、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ１、Ｉ／ＯＰのメモリセルＭＣにそれぞれ接続される。そして、図２では、出力データＯＤ１、ＯＤＰがメモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ１、Ｉ／ＯＰからデータ線ＤＴ１、ＤＴＰに読み出される。出力データＯＤ１、ＯＤＰが読み出された後、メモリブロックＭＢＬＫ１に対応する読み出しスイッチＲＳＷ１およびメモリ領域Ｉ／Ｏ１、Ｉ／ＯＰに対応する読み出しスイッチＲＳＷ２は、オフされる。

例えば、半導体メモリＭＥＭは、読み出された出力データＯＤ１、ＯＤＰに基づいて、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ０のメモリセルＭＣに保持されているデータを再生する。そして、半導体メモリＭＥＭは、再生したデータを出力データＯＤ１とともに読み出しデータとして外部に出力する。あるいは、半導体メモリＭＥＭは、出力データＯＤ１、ＯＤＰを外部に出力する。そして、半導体メモリＭＥＭの動作を制御するコントローラは、出力データＯＤ１、ＯＤＰに基づいて、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ０のメモリセルＭＣに保持されているデータを再生する。

図３において、スイッチ制御部ＳＷＣＮＴは、メモリ領域Ｉ／Ｏ１に対応する書き込みスイッチＷＳＷ２をオンするために、書き込み制御信号ＩＯＷＲ１を出力する。これにより、データ線ＤＴ１は、メモリブロックＭＢＬＫ０のメモリ領域Ｉ／Ｏ１のメモリセルＭＣに接続される。そして、入力データ制御部ＩＤＣＮＴからデータ線ＤＴ１に供給される入力データＩＤ１は、メモリブロックＭＢＬＫ０のメモリ領域Ｉ／Ｏ１に書き込まれる。

スイッチ制御部ＳＷＣＮＴは、新たな読み出しコマンドＲＤＣに応答して、読み出しメモリブロックＭＢＬＫ１に対応する読み出しスイッチＲＳＷ１をオンするために、読み出し選択信号ＳＲＤ１を出力する。また、スイッチ制御部ＳＷＣＮＴは、書き込み動作を実行しているメモリ領域Ｉ／Ｏ１を除くメモリ領域Ｉ／Ｏ０、Ｉ／ＯＰに対応する読み出しスイッチＲＳＷ２をオンするために、読み出し制御信号ＩＯＲＤ０、ＩＯＲＤＰを出力する。これにより、データ線ＤＴ０、ＤＴＰは、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ０、Ｉ／ＯＰのメモリセルＭＣにそれぞれ接続される。

そして、図３では、出力データＯＤ０、ＯＤＰがメモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ０、Ｉ／ＯＰからデータ線ＤＴ１、ＤＴＰに読み出される。出力データＯＤ０、ＯＤＰが読み出された後、メモリブロックＭＢＬＫ１に対応する読み出しスイッチＲＳＷ１およびメモリ領域Ｉ／Ｏ０、Ｉ／ＯＰに対応する読み出しスイッチＲＳＷ２は、オフされる。この後、半導体メモリＭＥＭの内部または外部で、出力データＯＤ０、ＯＤＰに基づいて、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ１のメモリセルＭＣに保持されているデータが再生される。

図４においても、図２および図３と同様に、メモリブロックＭＢＬＫ０のメモリ領域Ｉ／ＯＰに入力データＩＤＰが書き込まれている間に、メモリブロックＭＢＬＫ１の読み出し動作が実行される。スイッチ制御部ＳＷＣＮＴは、書き込み制御信号ＩＯＷＲＰ、読み出し選択信号ＳＲＤ１および読み出し制御信号ＩＯＲＤ０、ＩＯＲＤ１を出力する。書き込み選択信号ＳＷＲ０は、図２から出力されている。

そして、メモリブロックＭＢＬＫ０のメモリ領域Ｉ／ＯＰのメモリセルＭＣに入力データＩＤＰが書き込まれ、メモリブロックＭＢＬＫ１のメモリ領域Ｉ／Ｏ０、Ｉ／Ｏ１から出力データＯＤ０、ＯＤ１が読み出される。例えば、読み出される読み出しデータＯＤ０、ＯＤ１は、再生されることなく半導体メモリＭＥＭの外部に出力される。

以上、この実施形態では、データ線ＤＴ０、ＤＴ１、ＤＴＰを用いてメモリ領域Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／ＯＰに対する書き込み動作が１ビットずつ実行されている間に、使用されていないデータ線ＤＴを用いて３回の読み出し動作が実行可能である。したがって、書き込み動作と読み出し動作が共通のデータ線ＤＴを用いて実行される半導体メモリＭＥＭにおいて、１つのメモリブロックＭＢＬＫ０の書き込み動作中に、別のメモリブロックＭＢＬＫ１の読み出し動作を実行でき、アクセス効率を向上できる。特に、書き込み動作中にも、読み出し動作の実行頻度が低下することを防止でき、データの読み出しレートの低下を防止できる。

図５は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。なお、電源電圧ＶＤＤと接地電圧ＶＳＳの差より大きい電圧が印加されるトランジスタの耐圧は、通常のトランジスタの耐圧より高く設計される。

半導体メモリＭＥＭは、クロックバッファ１０、コマンドデコーダ１２、アドレスバッファ１４、ステートマシーン１６、タイミング制御部１８、アドレス制御部２０、アドレスプリデコーダ２２、２４、入力データバッファ２６、出力データバッファ２８、出力バッファ３０、パリティ生成部３２、入力データ制御部３４、データ再生部３６、出力データ制御部３８およびメモリコア４０を有している。

クロックバッファ１０は、外部端子を介して受けるクロック信号ＣＬＫをコマンドデコーダ１２およびアドレスバッファ１４等のクロック信号ＣＬＫに同期して動作する回路に供給する。コマンドデコーダ１２は、クロック信号ＣＬＫに同期して、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤおよび入力データ信号ＤＩをコマンド信号として受ける。

コマンド信号が読み出しコマンドＲ（図２３）を示すとき、コマンドデコーダ１２は、読み出し動作を実行するために読み出しコマンド信号ＲＤＣを出力する。コマンド信号が書き込みコマンドＷ（図２３）を示すとき、コマンドデコーダ１２は、書き込み動作を実行するために書き込みコマンド信号ＷＲＣを出力する。コマンド信号が消去コマンドＥ（図２６）を示すとき、コマンドデコーダ１２は、消去動作を実行するために消去コマンド信号ＥＲＳＣを出力する。コマンド信号の入力の例は、図１８に示す。読み出し動作、書き込み動作および消去動作のシーケンスは、図１９に示す。

アドレスバッファ１４は、クロック信号ＣＬＫに同期してアドレス信号ＡＤ（ＡＤ０−ＡＤ１４）を受け、受けたアドレス信号ＡＤをアドレス制御部２０に出力する。なお、アドレス信号ＡＤは１５ビットに限定されない。アドレス信号ＡＤの割り付けの例は、図１０に示す。

ステートマシーン１６は、読み出しコマンド信号ＲＤＣ、書き込みコマンド信号ＷＲＣおよび消去コマンド信号ＥＲＳＣを受け、読み出し動作、書き込み動作および消去動作を実行するために、タイミング制御部１８等の制御回路の動作状態を制御する。このために、ステートマシーン１６は、受けたコマンド信号に応じてタイミング制御部１８およびアドレス制御部２０等に制御信号を出力する。また、ステートマシーン１６は、書き込みコマンド信号ＷＲＣに基づいて書き込み動作を実行している間、書き込みビジー信号ＷＲＢＳＹを出力する。ステートマシーン１６は、消去コマンド信号ＥＲＳＣに基づいて消去動作を実行している間、消去ビジー信号ＥＲＳＢＳＹを出力する。

タイミング制御部１８は、ステートマシーン１６からの制御信号に基づいて読み出し動作を実行するための読み出し制御信号ＲＣＮＴ、書き込み動作を実行するための書き込み制御信号ＷＣＮＴおよび消去動作を実行するための消去制御信号ＰＥＲＳを出力する。読み出し制御信号ＲＣＮＴ、書き込み制御信号ＷＣＮＴおよび消去制御信号ＰＥＲＳの各々は、少なくとも１ビットのタイミング信号である。ステートマシーン１６およびタイミング制御部１８は、アドレス制御部２０、アドレスプリデコーダ２２、２４、パリティ生成部３２、入力データ制御部３４、データ再生部３６およびメモリコア４０の動作を制御する動作制御部として動作する。

アドレス制御部２０は、読み出しコマンド信号ＲＤＣおよび書き込みコマンド信号ＷＲＣとともに受けるアドレス信号ＡＤを、セクタアドレス信号ＳＡ、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。セクタアドレス信号ＳＡは、セクタＳＥＣの１つを選択するためのブロックアドレス信号の一例である。アドレス制御部２０は、消去コマンド信号ＥＲＳＣとともに受けるアドレス信号ＡＤを、データを消去するセクタＳＥＣを示すセクタアドレス信号ＳＡとして出力する。また、アドレス制御部２０は、消去動作において、図１９に示すプリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されるときに、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを順に生成する。

アドレス制御部２０は、書き込み動作または消去動作を実行中のセクタＳＥＣに対する読み出しコマンド信号ＲＤＣを受けたときに、セクタエラー信号ＳＥＲＲを出力する。ステートマシーン１６は、セクタエラー信号ＳＥＲＲを受けたときに、読み出しコマンド信号ＲＤＣを無効にし、読み出しコマンド信号ＲＤＣに応答する読み出し動作の実行を禁止する。これにより、書き込み動作中または消去動作中のセクタＳＥＣに対して読み出し動作が重複して実行されることを防止でき、半導体メモリＭＥＭの誤動作を防止できる。アドレス制御部２０の例は、図９に示す。

アドレスプリデコーダ２２は、読み出し動作に使用するロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを読み出し制御信号ＲＣＮＴに応答して保持するラッチ回路を有している。アドレスプリデコーダ２２は、保持しているアドレス信号ＲＡ、ＣＡをデコードし、メモリコア４０に供給するプリデコードアドレス信号を生成する。アドレスプリデコーダ２２は、読み出しコマンドとともに受けるロウアドレス信号ＲＡを保持してデコードし、読み出しアドレスデコード信号としてプリデコードアドレス信号を生成する読み出しデコード回路を含んでいる。

アドレスプリデコーダ２４は、書き込み動作および消去動作に使用するロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを書き込み制御信号ＷＣＮＴおよび消去制御信号ＥＣＮＴに応答して保持するラッチ回路を有している。アドレスプリデコーダ２４は、保持しているアドレス信号ＲＡ、ＣＡをデコードし、メモリコア４０に供給するプリデコードアドレス信号を生成する。アドレスプリデコーダ２４は、書き込みコマンドとともに受けるロウアドレス信号ＲＡを保持してデコードし、書き込みデコードアドレス信号としてプリデコードアドレス信号を生成する書き込みデコード回路を含んでいる。このように、半導体メモリＭＥＭは、読み出し動作用のアドレスプリデコーダ２２と、書き込み動作用および消去動作用のアドレスプリデコーダ２４とを有している。アドレスプリデコーダ２２、２４の例は、図１１に示す。

入力データバッファ２６は、書き込みコマンド信号ＷＲＣに応答してデータ入力端子ＤＩ（ＤＩ０−７）に供給される書き込みデータを受け、受けた書き込みデータを書き込みデータ線ＤＷ０−７に出力する。出力データバッファ２８は、読み出し動作時に出力データ制御部３８から受ける読み出しデータをデータ出力端子ＤＯ（ＤＯ０−７）に出力する。なお、データ入力端子ＤＩおよびデータ出力端子ＤＯは、８ビットに限定されない。また、データ入力端子ＤＩとデータ出力端子ＤＯのビット数が相違してもよい。例えば、データ出力端子ＤＯのビット数をデータ入力端子ＤＩのビット数の４倍にしてもよい。

出力バッファ３０は、書き込みビジー信号ＷＲＢＳＹ、消去ビジー信号ＥＢＳＹおよびセクタエラー信号ＳＥＲＲをフラグ信号としてフラグ端子ＦＬＧ０−２にそれぞれ出力する。この実施形態の半導体メモリは、１つのセクタＳＥＣの書き込み動作中または消去動作中に、別のセクタＳＥＣからデータを読み出すことが可能である。但し、書き込み動作中または消去動作中のセクタＳＥＣに対する読み出し動作は実行できない。このため、半導体メモリＭＥＭは、書き込み動作中または消去動作中のセクタＳＥＣに対する読み出しコマンドを受けたときに生成されるセクタエラー信号ＳＥＲＲを、例えば、読み出しコマンドを受けた次のクロックサイクル中にフラグ信号ＦＬＧ２として出力する。

パリティ生成部３２は、書き込みコマンド信号ＷＲＣに応答してデータ入力端子ＤＩで受ける書き込みデータＤＷ（ＤＷ０−７）のパリティデータＤＷＰを生成する。例えば、パリティ生成部３２は、偶数パリティの規則にしたがってパリティデータＤＷＰのビット値を求める。このため、論理１の書き込みデータＤＷのビット数が偶数個のとき、論理０のパリティデータＤＷＰが生成される。論理１の書き込みデータＤＷのビット数が奇数個のとき、論理１のパリティデータＤＷＰが生成される。以降の説明では、パリティデータＤＷＰは書き込みデータＤＷＰとも称する。

入力データ制御部３４は、書き込み動作中のプログラム動作ＰＧＭ時および消去動作中のプリプログラム動作ＰＰＧＭ時に、並列の書き込みデータＤＷ（ＤＷ０−７、ＤＷＰ）を直列の入力データＩＤ（ＩＤ０−７、ＩＤＰ）としてアンプＡＭＰに順に出力する。入力データＩＤ０−７、ＩＤＰは、書き込みデータＤＷ０−７、ＤＷＰにそれぞれ対応する。なお、プログラム動作ＰＧＭでは、論理０の書き込みデータＤＷ、ＤＷＰが入力データＩＤとして順に出力される。また、入力データ制御部３４は、アンプＡＭＰに供給する入力データＩＤのビットに対応する書き込み制御信号ＩＯＷＲ（ＩＯＷＲ０−８のいずれか）を出力し、入力データＩＤのビットに対応しない読み出し制御信号ＩＯＲＤ（ＩＯＲＤ０−８の８個）を出力する。

例えば、入力データ制御部３４は、入力データＩＤ０（論理０）をアンプＡＭＰに出力するとき、書き込み制御信号ＩＯＷＲ０および読み出し制御信号ＩＯＲＤ１−８を活性化レベルに設定し、書き込み制御信号ＩＯＷＲ１−８および読み出し制御信号ＩＯＲＤ０を非活性化レベルに設定する。書き込み制御信号ＩＯＷＲ（ＩＯＷＲ０−８のいずれか）は、メモリコア４０のプログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭおよびプリプログラムベリファイ動作ＰＰＧＭＶの実行時に活性化される。

書き込み制御信号ＩＯＷＲ０−８は、９個のメモリ領域Ｉ／Ｏ（Ｉ／Ｏ０−Ｉ／Ｏ８）の書き込みスイッチＷＳＷ２（図６）をオンするために生成される。９個のメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８は、入力データＩＤ０−７、ＩＤＰをそれぞれ保持する。また、書き込み制御信号ＩＯＷＲ０−８は、書き込み動作または消去動作により読み出せないデータを再生するためにデータ再生部３６に供給される。読み出し制御信号ＩＯＲＤ０−８は、９個のメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８の読み出しスイッチＲＳＷ２（図６）をオンするために生成される。入力データ制御部３４の例は、図１５から図１７に示す。

データ再生部３６は、読み出しコマンド信号ＲＤＣに応答してメモリコア４０から読み出される出力データＯＤ（ＯＤ０−７、ＯＤＰ）を受け、データ出力端子ＤＯに出力する読み出しデータＤＲ（ＤＲ０−７）を再生する。出力データＯＤＰは、パリティビットのデータ（パリティ出力データ）である。データ再生部３６は、活性化されている書き込み制御信号ＩＯＷＲ（ＩＯＷＲ０−８のいずれか）に対応する出力データＯＤ（ＯＤ０−７、ＯＤＰのいずれか）を除く出力データＯＤを用いて、読み出しデータＤＲ０−７を再生する。

例えば、書き込み制御信号ＩＯＷＲ２が活性化されているとき、データ再生部３６は、出力データＯＤ０−１、ＯＤ３−７、ＯＤＰを用いて読み出しデータＤＲ２の論理を再生する。具体的には、出力データＯＤ０−１、ＯＤ３−７、ＯＤＰの論理１の数が偶数のとき、読み出しデータＤＲ２は論理０に設定される。出力データＯＤ０−１、ＯＤ３−７、ＯＤＰの論理１の数が奇数のとき、読み出しデータＤＲ２は論理１に設定される。また、全ての書き込み制御信号ＩＯＷＲ０−８が非活性化されているとき、データ再生部３６は、パリティ出力データＯＤＰを使用せず、出力データＯＤ０−７を読み出しデータＤＲ０−７として出力する。

出力データ制御部３８は、読み出しコマンド信号ＲＤＣに応答して再生される読み出しデータＤＲ０−７を受け、受けた読み出しデータＤＲ０−７を出力データバッファ２８に出力する。

メモリコア４０は、複数のセクタＳＥＣ（ＳＥＣ０−３１）と、セクタＳＥＣ０−３１に共通のコラム制御回路ＹＳＥＬＣＮＴ、コラムスイッチＹＳＷ、アンプ制御回路ＡＭＰＣＮＴおよびアンプＡＭＰを有している。なお、セクタＳＥＣの数は３２個に限定されない。メモリコア４０の例は、図６から図８に示す。

各セクタＳＥＣ（ＳＥＣ０−３１）は、ワードデコーダＷＤＥＣ、セクタ選択制御回路ＳＳＥＬＣＮＴ、セクタスイッチＳＳＷ、読み出しスイッチＲＳＷ１−ＲＳＷ２、書き込みスイッチＷＳＷ１−ＷＳＷ２およびメモリセルアレイＡＲＹを有している。ワードデコーダＷＤＥＣ、セクタ選択制御回路ＳＳＥＬＣＮＴ、コラム制御回路ＹＳＥＬＣＮＴおよびアンプ制御回路ＡＭＰＣＮＴは、タイミング制御部１８からの制御信号（タイミング信号）に同期して動作する。セクタＳＥＣ０−３１は、メモリブロックの一例であり、図１に示したメモリブロックＭＢＬＫに対応する。

各セクタＳＥＣは、セクタアドレスＳＡが異なることを除き同じ構成である。読み出し動作、書き込み動作および消去動作の各々において、セクタＳＥＣの１つがアドレスプリデコーダ２２、２４からのロウプリデコードアドレス信号により選択される。また、１つのセクタＳＥＣが書き込み動作または消去動作を実行中に、別のセクタＳＥＣが読み出し動作が実行可能である。

選択されたセクタＳＥＣ内のワードデコーダＷＤＥＣは、図１９に示す読み出し動作ＲＤ、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、アドレスプリデコーダ２２、２４からのロウプリデコードアドレス信号により示されるワード線ＷＬの１つを選択する。図１９に示す内部消去動作ＥＲＳにおいて、選択されたセクタＳＥＣ内のワードデコーダＷＤＥＣは、セクタＳＥＣ内の全てのワード線ＷＬを選択する。

選択されたセクタＳＥＣ内のセクタ選択制御回路ＳＳＥＬＣＮＴは、読み出し動作ＲＤ、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、アドレスプリデコーダ２２、２４からのコラムプリデコードアドレス信号により示されるセクタスイッチＳＳＷの１つをオンするためにセクタ選択信号ＳＳＥＬの１つを活性化する。

また、選択されたセクタＳＥＣ内のセクタ選択制御回路ＳＳＥＬＣＮＴは、読み出し動作ＲＤにおいて、読み出しスイッチＲＳＷ１をオンするために読み出し選択信号ＳＲＤを活性化するスイッチ制御部として動作する。選択されたセクタＳＥＣ内のセクタ選択制御回路ＳＳＥＬＣＮＴは、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳにおいて、書き込みスイッチＷＳＷ１をオンするために書き込み選択信号ＳＷＲを活性化するスイッチ制御部として動作する。

コラム制御回路ＹＳＥＬＣＮＴは、読み出し動作ＲＤ、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、アドレスプリデコーダ２２、２４からのコラムプリデコードアドレス信号により示されるコラムスイッチＹＳＷの１つをオンするために、コラム選択信号ＹＳＥＬの１つを活性化する。コラムスイッチＹＳＷのオンにより、グローバルビット線ＧＢＬがアンプＡＭＰに接続される。

アンプ制御回路ＡＭＰＣＮＴは、読み出し動作ＲＤ、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、タイミング制御部１８からの制御信号（タイミング信号）に応答して、アンプＡＭＰの動作を制御するための制御信号を出力する。

図６は、図５に示したメモリコア４０の例を示している。各セクタＳＥＣ０−３１のメモリセルアレイＡＲＹは、９個のメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８に区画されている。メモリ領域Ｉ／Ｏ０−７は、入力データ端子ＤＩ０−７に供給される書き込みデータＤＷ０−７をそれぞれ保持する。メモリ領域Ｉ／Ｏ８は、図５に示したパリティ生成部３２により生成されるパリティデータＤＷＰを保持する。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数の不揮発性のメモリセルＭＣを有している。図６の横方向に配列されるメモリセルＭＣは、共通のワード線ＷＬに接続されている。図６の縦方向に配列されるメモリセルＭＣは、共通のローカルビット線ＬＢＬに接続されている。なお、図６では、セクタＳＥＣ０内の各メモリ領域Ｉ／Ｏ０−８内の１つのメモリセルＭＣに接続される１本のワード線ＷＬと１本のローカルビット線ＬＢＬとが例示されている。

黒い点は交差する配線が接続されていることを示し、黒い丸印はオンしているスイッチを示し、白い丸印はオフしているスイッチを示す。図６は、セクタＳＥＣ０のメモリ領域Ｉ／Ｏ２にデータを書き込む書き込み動作中に、セクタＳＥＣ３１のメモリ領域Ｉ／Ｏ０−１、Ｉ／Ｏ３−８からデータを読み出す読み出し動作が実行される例を示している。

各メモリ領域Ｉ／Ｏ０−８において、図の下側に示したグローバルビット線ＧＢＬ（ＧＢＬ０−ＧＢＬ８）は、４つのコラムスイッチＹＳＷを介して４つのグローバルビット線ＧＢＬ＜０＞−ＧＢＬ＜３＞（例えば、ＧＢＬ０＜０＞−ＧＬＢ０＜３＞）のいずれかに接続される。グローバルビット線ＧＢＬ０−ＧＢＬ８は、書き込みデータＤＷ０−７およびパリティデータＤＷＰのビットにそれぞれ対応するデータ線の一例であり、図１に示したデータ線ＤＴに対応する。

コラムスイッチＹＳＷは、セクタＳＥＣ０−３１に共通であり、メモリ領域Ｉ／Ｏ０−８毎にオン／オフが制御される。この例では、メモリ領域Ｉ／Ｏ２のグローバルビット線ＧＢＬ２は、グローバルビット線ＧＢＬ２＜１＞に接続される。他のメモリ領域Ｉ／Ｏ０−１、Ｉ／Ｏ３−８のグローバルビット線ＧＢＬ０−１、ＧＢＬ３−８は、グローバルビット線ＧＢＬ０＜０＞−ＧＢＬ１＜０＞、ＧＢＬ３＜０＞−ＧＢＬ８＜０＞に接続される。

各グローバルビット線ＧＢＬ＜０＞−ＧＢＬ＜３＞は、選択されているセクタＳＥＣの書き込みスイッチＷＳＷ１−２（または読み出しスイッチＲＳＷ１−２）および４つのセクタスイッチＳＳＷを介して４つのローカルビット線ＬＢＬに接続される。

書き込みスイッチＷＳＷ２は、書き込み制御信号ＩＯＷＲ０−８を受け、メモリ領域Ｉ／Ｏ０−８毎にセクタＳＥＣ０−３１に共通にオン／オフが制御される。書き込みスイッチＷＳＷ１は、セクタＳＥＣ０−３１毎にメモリ領域Ｉ／Ｏ０−８に共通にオン／オフが制御される。読み出しスイッチＲＳＷ２は、読み出し制御信号ＩＯＲＤ０−８を受け、メモリ領域Ｉ／Ｏ０−８毎にセクタＳＥＣ０−３１に共通にオン／オフが制御される。読み出しスイッチＲＳＷ１は、セクタＳＥＣ０−３１毎にメモリ領域Ｉ／Ｏ０−８に共通にオン／オフが制御される。セクタスイッチＳＳＷは、セクタＳＥＣ０−３１毎にメモリ領域Ｉ／Ｏ０−８に共通にオン／オフが制御される。

この例では、グローバルビット線ＧＢＬ２＜１＞は、セクタＳＥＣ０の書き込みスイッチＷＳＷ１−２およびセクタスイッチＳＳＷを介して、セクタＳＥＣ０のメモリ領域Ｉ／Ｏ２のローカルビット線ＬＢＬに接続される。グローバルビット線ＧＢＬ０＜０＞−ＧＢＬ１＜０＞、ＧＢＬ３＜０＞−ＧＢＬ８＜０＞は、セクタＳＥＣ３１の読み出しスイッチＲＳＷ１−２およびセクタスイッチＳＳＷを介して、セクタＳＥＣ３１のメモリ領域Ｉ／Ｏ０−１、Ｉ／Ｏ３−８のローカルビット線ＬＢＬに接続される。

このように、書き込み動作は、直列に接続される書き込みスイッチＷＳＷ１−２の両方がオンするセクタＳＥＣのメモリ領域Ｉ／Ｏに対して実行される。読み出し動作は、直列に接続される読み出しスイッチＲＳＷ１−２の両方がオンするセクタＳＥＣのメモリ領域Ｉ／Ｏに対して実行される。換言すれば、読み出し動作は、書き込み動作が実行されないメモリ領域Ｉ／Ｏに対して実行される。書き込み動作および読み出し動作が実行されないメモリ領域Ｉ／Ｏでは、書き込みスイッチＷＳＷ１−２は同時にオンせず、読み出しスイッチＲＳＷ１−２は同時にオンしない。

これにより、書き込み動作では、入力データＩＤ２は、メモリ領域Ｉ／Ｏ２の１６本のローカルビット線ＬＢＬの１つに接続されるメモリセルＭＣに書き込まれる。読み出し動作では、出力データＯＤ０−ＯＤ１、ＯＤ３−ＯＤ７、ＯＤＰは、各メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ１、Ｉ／Ｏ３−Ｉ／Ｏ８において１６本のローカルビット線ＬＢＬの１つに接続されるメモリセルＭＣから読み出される。

図７は、図６に示したメモリセルアレイＡＲＹ、セクタスイッチＳＳＷ、読み出しスイッチＲＳＷ１−２、書き込みスイッチＷＳＷ１−２およびコラムスイッチＹＳＷの例を示している。図７は、一例として、図６に示したセクタＳＥＣ３１のメモリ領域Ｉ／Ｏ０を示している。ワード線ＷＬ、セクタ選択信号ＳＳＥＬ、読み出し選択信号ＳＲＤおよび書き込み選択信号ＳＷＲに付加した”３１”は、セクタＳＥＣの番号を示している。ローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、コラム選択信号ＹＳＥＬ、読み出し制御信号ＩＯＲＤおよび書き込み制御信号ＩＯＷＲに付加した”０”は、メモリ領域Ｉ／Ｏの番号を示している。”＜＞”で囲われた数字は、各信号線の番号を示している。例えば、各セクタＳＥＣ０−３１のメモリセルアレイＡＲＹは、６４本のワード線ＷＬ０−ＷＬ６３を有している。

各メモリセルＭＣは、フローティングゲートＦＧとコントロールゲートＣＧを含むリアルセルトランジスタＣＴを有している。セルトランジスタＣＴのドレインはローカルビット線ＬＢＬに接続されている。セルトランジスタＣＴのソースは、ワード線ＷＬに沿って配線されるソース線ＳＬに接続されている。ソース線ＳＬの電圧は、例えば、図６のメモリセルアレイＡＲＹの右側に配置されるソース線ドライバにより設定される。セルトランジスタＣＴに印加される電圧の例は、図２２に示す。例えば、セクタスイッチＳＳＷ、読み出しスイッチＲＳＷ１−２、書き込みスイッチＷＳＷ１−２およびコラムスイッチＹＳＷは、ｎチャネルＭＯＳトランジスタにより形成されている。

図８は、図５に示したアンプＡＭＰの例を示している。グローバルビット線ＧＢＬ０−ＧＢＬ８に接続されるアンプＡＭＰは、互いに同じ回路のため、グローバルビット線ＧＢＬ０に接続されるアンプＡＭＰについて説明する。

アンプＡＭＰは、ライトアンプＷＡ、プリチャージ回路ＰＲＥおよびリードアンプＲＡを有している。ライトアンプＷＡは、論理０の入力データＩＤ０を受けるプログラム動作ＰＧＭおよびプリプログラム動作ＰＰＧＭにおいて、グローバルビット線ＧＢＬ０をハイレベル電圧ＶＤ５に設定するために動作する。プリチャージ回路ＰＲＥは、読み出し動作ＲＤ、プログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが開始される前に、グローバルビット線ＧＢＬ０を一時的にハイレベルにプリチャージするために動作する。リードアンプＲＡは、読み出し動作ＲＤ、プログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、メモリセルＭＣからグローバルビット線ＧＢＬ０に読み出される読み出しデータの論理をラッチするために動作する。

ライトアンプＷＡは、レベルシフタＬＳＦＴ、論理ゲート、ｐチャネルＭＯＳトランジスタＰ１およびｎチャネルＭＯＳトランジスタＮ１を有している。レベルシフタＬＳＦＴは、ｐチャネルＭＯＳトランジスタＰ１のオフ時のリーク電流を防止するために、入力データＩＤ０のハイレベルを電源電圧ＶＤＤより高い電圧ＶＤ５に変換する。レベルシフタＬＳＦＴとトランジスタＰ１、Ｎ１との間に配置されるインバータおよびＮＯＲゲートは、電源端子でハイレベル電圧ＶＤ５を受けて動作する。

ｐチャネルＭＯＳトランジスタＰ１は、ロウレベルのプログラム信号ＰＧＭ０Ｂを受けているときにオンし、グローバルビット線ＧＢＬ０をハイレベルＶＤ５に設定する。ｎチャネルＭＯＳトランジスタＮ１は、ハイレベルの禁止信号ＤＩＳ０を受けているときにオンし、グローバルビット線ＧＢＬ０をロウレベルＶＳＳ（接地電圧）に設定する。プログラム信号ＰＧＭ０Ｂは、入力データＩＤ０がロウレベル（論理０）のときにロウレベルに活性化される。禁止信号ＤＩＳ０は、入力データＩＤ０がハイレベル（論理１）、プリチャージ信号ＢＬＰＲＥ０がロウレベル、読み出しラッチ信号ＲＬＴ０Ｂがロウレベルのときにハイレベルに活性化される。プリチャージ信号ＢＬＰＲＥ０−ＢＬＰＲＥ８は、タイミング制御部１８の制御により、読み出し動作の開始時およびベリファイ動作の開始時に一時的にハイレベルに設定される。読み出しラッチ信号ＲＬＴ０Ｂ−ＲＬＴ８Ｂは、タイミング制御部１８の制御により、読み出し動作時およびベリファイ動作時に、メモリセルＭＣからグローバルビット線ＧＢＬ０−ＧＢＬ８に読み出されるデータの論理をラッチするために、一時的にハイレベルに設定される。ここで、ベリファイ動作は、後述するプログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶである。

プリチャージ回路ＰＲＥは、プリチャージ信号ＢＬＰＲＥ０と同じ論理レベルを有するプリチャージ信号ＰＲＥ０をゲートで受け、ドレインが電源線ＶＤＤに接続され、ソースがグローバルビット線ＧＢＬ０に接続されるｎチャネルＭＯＳトランジスタＮ２を有している。プリチャージ回路ＰＲＥは、プリチャージ信号ＢＬＰＲＥ０がハイレベルのときに、グローバルビット線ＧＢＬ０をハイレベルＶＤＤにプリチャージする。

リードアンプＲＡは、ｎチャネルＭＯＳトランジスタＮ３、ラッチ回路ＬＴおよびベリファイセレクタＶＳＥＬを有している。ｎチャネルＭＯＳトランジスタＮ３は、リードアンプラッチ信号ＲＡＬＴ０Ｂがハイレベルのときにオンし、グローバルビット線ＧＢＬ０をラッチ回路ＬＴに接続する。ラッチ回路ＬＴは、リードアンプラッチ信号ＲＡＬＴ０Ｂの立ち下がりエッジに同期してグローバルビット線ＧＢＬ０に読み出されている論理レベルをラッチする。

ベリファイセレクタＶＳＥＬは、ベリファイ信号ＶＲＦＹ０がハイレベルのときにラッチ回路ＬＴから出力される読み出しデータをベリファイ出力データ線ＯＶＤ０に出力する。ベリファイセレクタＶＳＥＬは、ベリファイ信号ＶＲＦＹ０がロウレベルのときにラッチ回路ＬＴから出力される読み出しデータを出力データ線ＯＤ０に出力する。プリチャージ信号ＢＬＰＲＥ０−ＢＬＰＲＥ８、リードアンプラッチ信号ＲＡＬＴ０Ｂ−ＲＡＬＴ８Ｂおよびベリファイ信号ＶＲＦＹ０−ＶＦＲＹ８は、タイミング制御部１８からのタイミング信号に応答して、アンプ制御回路ＡＭＰＣＮＴにより生成される。

図９は、図５に示したアドレス制御部２０の例を示している。アドレス制御部２０は、コラムアドレスカウンタＣＡＣＯＵＮＴ、ロウアドレスカウンタＲＡＣＯＵＮＴ、コラムアドレスセレクタＣＡＳＥＬ１、ロウアドレスセレクタＲＡＳＥＬ１および読み出しセクタ判定回路ＲＳＪＤＧを有している。コラムアドレスカウンタＣＡＣＯＵＮＴおよびロウアドレスカウンタＲＡＣＯＵＮＴは、消去動作中のプリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて動作する。

コラムアドレスカウンタＣＡＣＯＵＮＴは、アドレスクロック信号ＡＣＬＫに同期してカウント動作し、アドレス信号ＡＤ３−ＡＤ０に対応する内部コラムアドレス信号ＩＣＡを順に生成する。ロウアドレスカウンタＲＡＣＯＵＮＴは、内部コラムアドレス信号ＩＣＡが一巡する毎にカウント動作し、アドレス信号ＡＤ９−ＡＤ４に対応する内部ロウアドレス信号ＩＲＡを順に生成する。例えば、アドレスクロック信号ＡＣＬＫは、タイミング制御部１８により、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８のプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭのペアが１回実行される毎に生成され、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８の消去ベリファイ動作ＥＲＳＶが１回実行される毎に生成される。

この実施形態では、ロウアドレスカウンタＲＡＣＯＵＮＴは、コラムアドレスカウンタＣＡＣＯＵＮＴが一巡する毎にカウント動作するため、ロウアドレス信号ＲＡにより選択されるワード線ＷＬの切り換え頻度を下げることができる。特に、プリプログラム動作ＰＰＧＭでは、ワード線ＷＬに高い電圧（ＶＰＧＭ；例えば、９Ｖ）が印加される。このため、ワード線ＷＬの切り換え頻度を下げることで、ワード線ＷＬの充放電電流を削減でき、半導体メモリＭＥＭの消費電力を削減できる。

コラムアドレスカウンタＣＡＣＯＵＮＴおよびロウアドレスカウンタＲＡＣＯＵＮＴは、消去動作において、最初のプリプログラム動作ＰＰＧＭおよびプリプログラムベリファイ動作ＰＰＧＭＶのペアが開始される前にリセットされ、カウンタ値がゼロに設定される。また、コラムアドレスカウンタＣＡＣＯＵＮＴおよびロウアドレスカウンタＲＡＣＯＵＮＴは、消去動作において、消去ベリファイ動作ＥＲＳＶが開始される前にリセットされる。このため、ロウアドレスカウンタＲＡＣＯＵＮＴは、内部コラムアドレス信号ＩＣＡが最大値ＩＣＡｍａｘからゼロに変化する毎に、ゼロから最大値に向けてカウント動作する。

コラムアドレスセレクタＣＡＳＥＬ１は、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、内部コラムアドレス信号ＩＣＡをコラムアドレス信号ＣＡとして出力する。コラムアドレスセレクタＣＡＳＥＬ１は、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されないときに、アドレス端子ＡＤ３−０で受ける外部コラムアドレス信号ＥＣＡをコラムアドレス信号ＣＡとして出力する。

ロウアドレスセレクタＲＡＳＥＬ１は、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、内部ロウアドレス信号ＩＲＡをロウアドレス信号ＲＡとして出力する。ロウアドレスセレクタＲＡＳＥＬ１は、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されないときに、アドレス端子ＡＤ９−４で受ける外部ロウアドレス信号ＥＲＡをロウアドレス信号ＲＡとして出力する。

読み出しセクタ判定回路ＲＳＪＤＧは、書き込みセクタアドレスラッチＷＳＡＬＴ、読み出しセクタアドレスラッチＲＳＡＬＴおよびアドレス比較器ＡＤＣＭＰを有している。書き込みセクタアドレスラッチＷＳＡＬＴは、書き込みコマンド信号ＷＲＣまたは消去コマンド信号ＥＲＳＣに同期して、アクセスするセクタＳＥＣを示すセクタアドレス信号ＳＡ（アドレス信号ＡＤ１４−１０）の値をラッチする。読み出しセクタアドレスラッチＲＳＡＬＴは、読み出しコマンド信号ＲＤＣに同期して、アクセスするセクタＳＥＣを示すセクタアドレス信号ＳＡ（アドレス信号ＡＤ１４−１０）の値をラッチする。アドレス比較器ＡＤＣＭＰは、書き込みセクタアドレスラッチＷＳＡＬＴおよび読み出しセクタアドレスラッチＲＳＡＬＴにラッチされたセクタアドレスＳＡの値が同じときに、セクタエラー信号ＳＥＲＲを出力する。

図１０は、図５に示したアドレス端子ＡＤで受けるアドレス信号の割り付けの例を示している。アドレス信号ＡＤ１４−ＡＤ１０は、３２個のセクタＳＥＣ０−３１の１つを選択するためにセクタアドレス信号ＳＡとして使用される。各セクタＳＥＣは、アドレス信号ＡＤ１４−ＡＤ１３（ＳＥＣ（Ｂ））、ＡＤ１２−ＡＤ１０（ＳＥＣ（Ａ））をそれぞれプリデコードすることにより生成されるセクタプリデコード信号を用いて選択される。

アドレス信号ＡＤ９−ＡＤ４は、セクタＳＥＣ内の６４本のワード線ＷＬ０−６３の１つを選択するためにロウアドレス信号ＲＡとして使用される。ワード線ＷＬは、アドレス信号ＡＤ９−ＡＤ７（ＷＬ（Ｂ））、ＡＤ６−ＡＤ４（ＷＬ（Ａ））をそれぞれプリデコードすることにより生成されるロウプリデコード信号を用いて選択される。

アドレス信号ＡＤ３−ＡＤ０は、各メモリ領域Ｉ／Ｏにおいて、１６本のローカルビット線ＬＢＬの１つを選択するためにコラムアドレス信号ＣＡとして使用される。アドレス信号ＡＤ３−ＡＤ２は、メモリ領域Ｉ／Ｏ毎に４つのコラムスイッチＹＳＷ０−３の１つをオンするために（すなわち、コラム選択信号ＹＳＥＬを生成するために）使用される。アドレス信号ＡＤ１−ＡＤ０は、セクタＳＥＣ内の４種類のセクタスイッチＳＳＷ０−３の１つをオンするために（すなわち、セクタ選択信号ＳＳＥＬを生成するために）使用される。

図１１は、図５に示したアドレスプリデコーダ２２、２４、ワードデコーダＷＤＥＣおよびセクタ選択制御回路ＳＳＥＬＣＮＴの例を示している。ワードデコーダＷＤＥＣおよびセクタ選択制御回路ＳＳＥＬＣＮＴは、セクタＳＥＣ０に対応する回路を示している。

アドレスプリデコーダ２２は、読み出し動作時に動作するアドレスプリデコーダＲＡＰＤＥＣおよびアドレスデコーダＲＡＤＥＣを有している。アドレスプリデコーダＲＡＰＤＥＣは、セクタアドレス信号ＳＡをプリデコードして、セクタＳＥＣを選択するためのセクタプリデコードアドレス信号ＲＳＰＤＡを生成する。また、アドレスプリデコーダＲＡＰＤＥＣは、ロウアドレス信号ＲＡをプリデコードして、ワード線ＷＬを選択するためのロウプリデコードアドレス信号ＲＲＰＤＡを生成する。アドレスデコーダＲＡＤＥＣは、コラムアドレス信号ＣＡをデコードしてコラムデコードアドレス信号ＲＣＤＡを生成する。

アドレス信号ＡＤ１−ＡＤ０に対応するコラムアドレス信号ＣＡから生成される４ビットのコラムデコードアドレス信号ＲＣＤＡは、コラムアドレスセレクタＣＡＳＥＬ２に供給される。アドレス信号ＡＤ３−ＡＤ２に対応するコラムアドレス信号ＣＡから生成される４ビットのコラムデコードアドレス信号ＲＣＤＡは、コラム制御回路ＹＳＥＬＣＮＴに供給される。

アドレスプリデコーダ２４は、書き込み動作時および消去動作時に動作するアドレスプリデコーダＷＡＰＤＥＣおよびアドレスデコーダＷＡＤＥＣを有している。アドレスプリデコーダＷＡＰＤＥＣは、セクタアドレス信号ＳＡをプリデコードして、セクタＳＥＣを選択するためのセクタプリデコードアドレス信号ＷＳＰＤＡを生成する。また、アドレスプリデコーダＷＡＰＤＥＣは、ロウアドレス信号ＲＡをプリデコードして、ワード線ＷＬを選択するためのロウプリデコードアドレス信号ＷＲＰＤＡを生成する。アドレスデコーダＷＡＤＥＣは、コラムアドレス信号ＣＡをデコードしてコラムデコードアドレス信号ＷＣＤＡを生成する。

アドレス信号ＡＤ１−ＡＤ０に対応するコラムアドレス信号ＣＡから生成される４ビットのコラムデコードアドレス信号ＷＣＤＡは、コラムアドレスセレクタＣＡＳＥＬ２に供給される。アドレス信号ＡＤ３−ＡＤ２に対応するコラムアドレス信号ＣＡから生成される４ビットのコラムデコードアドレス信号ＷＣＤＡは、コラム制御回路ＹＳＥＬＣＮＴに供給される。

この実施形態では、図１０に示したように、２ビットのアドレス信号ＡＤ１４−ＡＤ１３および３ビットのＡＤ１２−ＡＤ１０が、セクタＳＥＣを選択するためにプリデコードされ、４ビットと８ビットのプリデコードアドレス信号が生成される。このため、セクタプリデコードアドレス信号ＲＳＰＤＡおよびセクタプリデコードアドレス信号ＷＳＰＤＡは、それぞれ１２ビット（４ビット＋８ビット）である。３ビットのアドレス信号ＡＤ９−ＡＤ７および３ビットのＡＤ６−ＡＤ４がワード線ＷＬを選択するためにプリデコードされ、２種類の８ビットのプリデコードアドレス信号が生成される。このため、ロウプリデコードアドレス信号ＲＲＰＤＡおよびロウプリデコードアドレス信号ＷＲＰＤＡは、それぞれ１６ビット（８ビット＋８ビット）である。

ワードデコーダＷＤＥＣは、ロウアドレスセレクタＲＡＳＥＬ２、電源選択回路ＷＬＨＳＥＬ、ＷＬＬＳＥＬおよびワードドライバＷＤＲＶを有している。ロウアドレスセレクタＲＡＳＥＬ２は、活性化された読み出しセクタ信号ＲＳＥＣを受けているときに、ロウプリデコードアドレス信号ＲＲＰＤＡをロウプリデコードアドレス信号ＲＰＤＡとして出力する。読み出しセクタ信号ＲＳＥＣは、セクタ活性化回路ＲＳＡＣＴによりセクタプリデコードアドレス信号ＲＳＰＤＡがデコードされることで生成される。すなわち、読み出しセクタ信号ＲＳＥＣは、対応するセクタＳＥＣの読み出し動作が実行されるときに活性化される。

ロウアドレスセレクタＲＡＳＥＬ２は、活性化された書き込みセクタ信号ＷＳＥＣを受けているときに、ロウプリデコードアドレス信号ＷＲＰＤＡをロウプリデコードアドレス信号ＲＰＤＡとして出力する。書き込みセクタ信号ＷＳＥＣは、セクタ活性化回路ＷＳＡＣＴによりセクタプリデコードアドレス信号ＷＳＰＤＡがデコードされることで生成される。すなわち、書き込みセクタ信号ＷＳＥＣは、対応するセクタＳＥＣのプログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されるときに活性化される。ロウアドレスセレクタＲＡＳＥＬ２は、選択されたセクタＳＥＣの消去動作中に活性化される消去モード信号ＥＭＤを受けているときに、セクタＳＥＣ内の全てのワード線ＷＬをロウレベル（負電圧）にするために、非選択を示すロウプリデコードアドレス信号ＲＰＤＡを出力する。消去モード信号ＥＭＤは、ステートマシーン１６の制御に基づいてセクタＳＥＣ毎に生成され、消去動作中にハイレベルに活性化される。

電源選択回路ＷＬＨＳＥＬは、読み出しセクタ信号ＲＳＥＣを受けているときに、電源電圧ＶＤＤより高いハイレベル電圧ＶＤ５をハイレベル電圧線ＶＷＬＨに出力する。電源選択回路ＷＬＨＳＥＬは、書き込みセクタ信号ＷＳＥＣを受けているときに、ハイレベル電圧ＶＤ５より高いハイレベル電圧ＶＰＧＭをハイレベル電圧線ＶＷＬＨに出力する。ハイレベル電圧ＶＰＧＭの値は、図２１に示すように、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶに応じて設定される。

電源選択回路ＷＬＬＳＥＬは、非活性化された消去モード信号ＥＭＤを受けているときに、接地電圧ＶＳＳをロウレベル電圧線ＶＷＬＬに出力する。電源選択回路ＷＬＬＳＥＬは、活性化された消去モード信号ＥＭＤを受けているときに、負電圧ＶＥＲＳをロウレベル電圧線ＶＷＬＬに出力する。

ワードドライバＷＤＲＶは、読み出し動作ＲＤ、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、ロウプリデコードアドレス信号ＲＰＤＡに応じてワード線ＷＬ０−ＷＬ６３の１つをハイレベル電圧ＶＷＬＨに設定し、他のワード線ＷＬをロウレベル電圧ＶＷＬＬに設定する。ワードドライバＷＤＲＶは、内部消去動作ＥＲＳにおいて、非選択状態のロウプリデコードアドレス信号ＲＰＤＡに応じて、全てのワード線ＷＬ０−ＷＬ６３をロウレベル電圧ＶＷＬＬ（負電圧ＶＥＲＳ）に設定する。

セクタ選択制御回路ＳＳＥＬＣＮＴは、コラムアドレスセレクタＣＡＳＥＬ２、コラム線ドライバＳＳＥＬＤＲＶ、読み出しドライバＳＲＤＤＲＶ、電源制御回路ＶＨＣＮＴ、電源選択回路ＶＨＳＥＬおよび書き込みドライバＳＷＲＤＲＶを有している。

コラムアドレスセレクタＣＡＳＥＬ２は、読み出しセクタ信号ＲＳＥＣを受けているときに、コラムデコードアドレス信号ＲＣＤＡをコラムデコードアドレス信号ＣＤＡとして出力する。コラムアドレスセレクタＣＡＳＥＬ２は、書き込みセクタ信号ＷＳＥＣを受けているときに、コラムデコードアドレス信号ＷＣＤＡをコラムデコードアドレス信号ＣＤＡとして出力する。コラムアドレスセレクタＣＡＳＥＬ２は、消去モード信号ＥＭＤを受けているときに、セクタ選択信号ＳＳＥＬ０＜０＞−ＳＳＥＬ０＜３＞をロウレベルにするために、非選択を示すコラムデコードアドレス信号ＣＤＡを出力する。

電源制御回路ＶＨＣＮＴは、書き込みセクタ信号ＷＳＥＣ、消去モード信号ＥＭＤおよびベリファイモード信号ＶＭＤに基づいて、プログラム動作ＰＧＭ、プリプログラム動作ＰＰＧＭを検出しているときにプログラムモード信号ＰＭＤをハイレベルに活性化する。ベリファイモード信号ＶＭＤは、ステートマシーン１６により生成され、プログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されるときにハイレベルに活性化される。電源選択回路ＶＨＳＥＬは、プログラムモード信号ＰＭＤが非活性化されているときに、電源電圧ＶＤＤより高いハイレベル電圧ＶＤ５をハイレベル電圧線ＶＳＳＥＬに出力する。電源選択回路ＶＨＳＥＬは、プログラムモード信号ＰＭＤが活性化されているときに、電源電圧ＶＤＤより高いハイレベル電圧ＶＰＧＭをハイレベル電圧線ＶＳＳＥＬに出力する。

コラム線ドライバＳＳＥＬＤＲＶは、読み出し動作ＲＤ、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶにおいて、コラムデコードアドレス信号ＣＤＡに応じてセクタ選択信号ＳＳＥＬ０＜０＞−ＳＳＥＬ０＜３＞の１つをハイレベル電圧ＶＳＳＥＬに設定し、他のセクタ選択信号ＳＳＥＬをロウレベル電圧ＶＳＳに設定する。コラム線ドライバＳＳＥＬＤＲＶは、内部消去動作ＥＲＳにおいて、非選択状態のコラムデコードアドレス信号ＣＤＡに応じて、全てのセクタ選択信号ＳＳＥＬ０＜０＞−ＳＳＥＬ０＜３＞をロウレベル電圧ＶＳＳに設定する。

読み出しドライバＳＲＤＤＲＶは、活性化された読み出しセクタ信号ＲＳＥＣを受けているときに、読み出し選択信号ＳＲＤ０をハイレベル電圧ＶＤ５に活性化する。読み出しドライバＳＲＤＤＲＶは、非活性化された読み出しセクタ信号ＲＳＥＣを受けているときに、読み出し選択信号ＳＲＤ０をロウレベル電圧ＶＳＳに非活性化する。書き込みドライバＳＷＲＤＲＶは、活性化された書き込みセクタ信号ＷＳＥＣを受けているときに、書き込み選択信号ＳＷＲ０をハイレベル電圧ＶＳＳＥＬに活性化する。書き込みドライバＳＷＲＤＲＶは、非活性化された書き込みセクタ信号ＷＳＥＣを受けているときに、書き込み選択信号ＳＷＲ０をロウレベル電圧ＶＳＳに非活性化する。

電源選択回路ＶＰＷＳＥＬは、選択されたセクタＳＥＣの消去動作時に活性化される消去モード信号ＥＭＤを受けているときに、ハイレベル電圧ＶＥＰＷをウエル領域ＰＷに供給する。電源選択回路ＶＰＷＳＥＬは、非活性化された消去モード信号ＥＭＤを受けているときに（消去動作以外のときに）、接地電圧ＶＳＳをウエル領域ＰＷに供給する。ウエル領域ＰＷは、図７に示したセルトランジスタＣＴのバックゲートであり、セクタＳＥＣ毎に電気的に分離されている。

例えば、ハイレベル電圧ＶＤ５、ＶＰＧＭ、ＶＥＰＷおよび負電圧ＶＥＲＳは、半導体メモリＭＥＭ内に形成される内部電圧生成回路により生成される。図２１に示すように、内部電圧生成回路により生成されるハイレベル電圧ＶＰＧＭの値は、実行される動作の種類に応じて異なる。

図１２は、図１１に示したロウアドレスセレクタＲＡＳＥＬ２およびコラムアドレスセレクタＣＡＳＥＬ２の例を示している。ロウアドレスセレクタＲＡＳＥＬ２は、ロウプリデコードアドレス信号ＲＰＤＡ０−１５をそれぞれ出力するアドレスセレクタＡＳＥＬを有している。ロウプリデコードアドレス信号ＲＰＤＡ０−１５は、１６ビットのロウプリデコードアドレス信号ＲＲＰＤＡ０−１５または１６ビットのロウプリデコードアドレス信号ＷＲＰＤＡに対応する。

コラムアドレスセレクタＣＡＳＥＬ２は、コラムデコードアドレス信号ＣＤＡ０−３をそれぞれ出力するアドレスセレクタＡＳＥＬを有している。コラムデコードアドレス信号ＣＤＡ０−３は、４ビットのコラムデコードアドレス信号ＲＣＤＡまたは４ビットのコラムデコードアドレス信号ＷＣＤＡに対応する。アドレスセレクタＡＳＥＬは、互いに同じ回路であり、ナンドゲートＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３を有している。

ナンドゲートＮＡＮＤ１は、ハイレベルの読み出しセクタ信号ＲＳＥＣを受けているときに有効になり、インバータとして動作する。ナンドゲートＮＡＮＤ２は、ハイレベルの書き込みセクタ信号ＷＳＥＣおよびロウレベルの消去モード信号ＥＭＤを受けているときに有効になり、インバータとして動作する。また、ナンドゲートＮＡＮＤ２は、ハイレベルの消去モード信号ＥＭＤを受けているときに無効になりハイレベルを出力する。ナンドゲートＮＡＮＤ３は、負論理のオアゲートとして動作する。

図１３は、図１１に示したセクタ選択制御回路ＳＳＥＬＣＮＴ内の読み出しドライバＳＲＤＤＲＶ、電源選択回路ＶＨＳＥＬおよび書き込みドライバＳＷＲＤＲＶの例を示している。図１３は、セクタＳＥＣ０に対応するセクタ選択制御回路ＳＳＥＬＣＮＴを示している。

読み出しドライバＳＲＤＤＲＶは、読み出しセクタ信号ＲＳＥＣのハイレベルを電源電圧ＶＤＤからハイレベル電圧ＶＤ５に変換するシフトレジスタＬＳＦＴと、シフトレジスタＬＳＦＴの出力を受け、読み出し選択信号ＳＲＤ０を出力するバッファ回路ＢＵＦを有している。バッファ回路ＢＵＦは、ハイレベル電圧ＶＤ５を電源電圧として受け、論理１の読み出し選択信号ＳＲＤ０のレベルをハイレベル電圧ＶＤ５に設定する。

電源制御回路ＶＨＣＮＴは、書き込みセクタ信号ＷＳＥＣがハイレベルに非活性化中で、消去モード信号ＥＭＤおよびベリファイモード信号ＶＭＤがロウレベルに非活性化中に、プログラムモード信号ＰＭＤをハイレベルに設定する。すなわち、書き込み動作のプログラム動作ＰＧＭまたは消去動作のプリプログラム動作ＰＰＧＭが実行されるとき（内部消去動作ＥＲＳ、プログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶのいずれでもないとき）、プログラムモード信号ＰＭＤは活性化される。電源制御回路ＶＨＣＮＴは、書き込みセクタ信号ＷＳＥＣがロウレベルに非活性化中、消去モード信号ＥＭＤがハイレベルに活性化中またはベリファイモード信号ＶＭＤがハイレベルに活性化中に、プログラムモード信号ＰＭＤをロウレベルに設定する。

電源選択回路ＶＨＳＥＬは、ハイレベル電圧線ＶＶＳＥＬを電圧線ＶＤ５または電圧線ＶＰＧＭに接続するスイッチ回路ＳＷ１、ＳＷ２を有している。スイッチ回路ＳＷ１は、プログラムモード信号ＰＭＤがロウレベルのときにオンし、プログラムモード信号ＰＭＤがハイレベルのときにオフする。スイッチ回路ＳＷ２は、プログラムモード信号ＰＭＤがロウレベルのときにオフし、プログラムモード信号ＰＭＤがハイレベルときにオンする。図１３は、スイッチ回路ＳＷ２がオンし、電圧線ＶＰＧがハイレベル電圧線ＶＶＳＥＬに供給されている状態を示している。

書き込みドライバＳＷＲＤＲＶは、書き込みセクタ信号ＷＳＥＣのハイレベルを電源電圧ＶＤＤからハイレベル電圧ＶＳＳＥＬに変換するシフトレジスタＬＳＦＴと、シフトレジスタＬＳＦＴの出力を受け、書き込み選択信号ＳＷＲ０を出力するバッファ回路ＢＵＦを有している。バッファ回路ＢＵＦは、ハイレベル電圧ＶＳＳＥＬを電源電圧として受け、論理１の書き込み選択信号ＳＷＲ０のレベルをハイレベル電圧ＶＳＳＥＬに設定する。

図１４は、図５に示したコラム制御回路ＹＳＥＬＣＮＴの例を示している。図１４は、セクタＳＥＣ０に対応するコラム制御回路ＹＳＥＬＣＮＴを示している。コラム制御回路ＹＳＥＬＣＮＴは、アンド回路ＡＮＤ１、ＡＮＤ２およびオア回路ＯＲ１を有している。アンド回路ＡＮＤ１は、読み出し制御信号ＩＯＲＤ０がハイレベルに活性化されているときに有効になり、コラムデコードアドレス信号ＲＣＤＡ４−７をオア回路ＯＲ１に出力する。アンド回路ＡＮＤ２は、書き込み制御信号ＩＯＷＲ０がハイレベルに活性化されているときに有効になり、コラムデコードアドレス信号ＷＣＤＡ４−７をオア回路ＯＲ１に出力する。オア回路ＯＲ１は、コラムデコードアドレス信号ＲＣＤＡ４−７またはＷＣＤＡ４−７をコラム選択信号ＹＳＥＬ０＜０＞−ＹＳＥＬ０＜３＞として出力する。

図１５は、図５に示した入力データ制御部３４の例を示している。入力データ制御部３４は、ラッチ回路ＬＴ１、スキップ生成回路ＳＫＩＰ、シフトレジスタＳＦＴＲ１および書き込みビットセレクタＷＢＳＥＬを有している。

ラッチ回路ＬＴ１は、書き込み動作の開始時に、ラッチクロック信号ＬＣＬＫに同期して書き込みデータＤＷ０−ＤＷ７およびパリティデータＤＷＰの論理をラッチし、ラッチした論理を内部データ信号ＩＤＩ０−ＩＤＩ８として出力する。なお、ラッチ回路ＬＴ１は、消去動作の開始時に、内部データ信号ＩＤＩ０−８を論理０にリセットする機能を有している。例えば、ラッチ回路ＬＴ１をリセットするリセット信号は、タイミング制御部１８により生成される。スキップ生成回路ＳＫＩＰは、内部データ信号ＩＤＩ０−８の論理をスキップ信号ＳＳＫＩＰ０−８として出力する。

シフトレジスタＳＦＴＲ１は、シフトイン信号ＳＩＮ、シフトクロック信号ＳＣＫ、リセット信号ＲＳＴＢおよび第２サイクル信号２ＮＤＣＹＣに応じて動作し、出力信号ＯＵＴ０−ＯＵＴ８およびシフトアウト信号ＳＯＵＴを出力する。出力信号ＯＵＴ０−ＯＵＴ８は、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８（入力データＩＤ０−７、ＩＤＰ）に対応しており、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８のメモリセルＭＣがプログラムされるときにハイレベルにそれぞれ設定される。シフトレジスタＳＦＴＲ１の例は、図１６に示す。

書き込みビットセレクタＷＢＳＥＬは、内部データ信号ＩＤＩ０−８、出力信号ＯＵＴ０−８、転送信号ＴＲＡＮＳ、内部消去信号ＩＥＲＳＢに応じて動作し、読み出し制御信号ＩＯＲＤ０−８、書き込み制御信号ＩＯＷＲ０−８および入力データ信号ＩＤ０−７、ＩＤＰを出力する。書き込みビットセレクタＷＢＳＥＬの例は、図１７に示す。

例えば、ラッチクロック信号ＬＣＬＫ、シフトイン信号ＳＩＮ、シフトクロック信号ＳＣＫ、リセット信号ＲＳＴＢ、第２サイクル信号２ＮＤＣＹＣ、転送信号ＴＲＡＮＳおよび内部消去信号ＩＥＲＳＢは、図５に示したタイミング制御部１８により書き込み動作時および消去動作時に生成される。

図１６は、図１５に示したシフトレジスタＳＦＴＲ１の例を示している。シフトレジスタＳＦＴＲ１は、スイッチ回路ＩＳＷ、ラッチ回路ＩＬＴ、入力データＩＤ０−７、ＩＤＰに対応する９個のステージＳＴＧ０−ＳＴＧ８、スイッチ回路ＯＳＷ、ラッチ回路ＯＬＴ、フィードバックスイッチＦＢＳＷを有している。

スイッチ回路ＩＳＷは、例えば、ＣＭＯＳ伝達ゲートを有しており、シフトクロック信号ＳＣＫＣ０がハイレベルのときにオンして、シフトイン信号ＳＩＮの論理をラッチ回路ＩＬＴに伝達する。シフトクロック信号ＳＣＫＣ０は、第２サイクル信号２ＮＤＣＹＣがロウレベルのときに、シフトクロック信号ＳＣＫの論理が反転されて生成される。なお、第２サイクル信号２ＮＤＣＹＣがハイレベルのとき、シフトクロック信号ＳＣＫの論理を反転することにより、フィードバックスイッチＦＢＳＷを動作するシフトクロック信号Ｓ２ＣＫＣ０が生成される。

出力信号ＯＵＴ０−ＯＵＴ８を出力するステージＳＴＧ０−ＳＴＧ８は、互いに同じ回路であるため、出力信号ＯＵＴ０を出力するステージＳＴＧ０について説明する。ステージＳＴＧ０は、入力端子Ｉ１と出力端子Ｏ１の間に直列に接続されるスイッチ回路ＦＳＷ、ラッチ回路ＦＬＴ、スイッチ回路ＲＳＷ、ラッチ回路ＲＬＴと、入力端子Ｉ１とラッチ回路ＲＬＴの入力との間に配置されるスキップスイッチ回路ＳＫＳＷとを有している。

スイッチ回路ＦＳＷは、例えば、ＣＭＯＳ伝達ゲートを有しており、スキップ信号ＳＳＫＩＰ０がロウレベルに非活性化されているときに、シフトクロック信号ＳＣＫの論理と同じ論理を有するシフトクロック信号ＳＣＫＴ０のハイレベル期間にオンする。なお、ステージＳＴＧ１−ＳＴＧ８は、対応するスキップ信号ＳＳＫＩＰ１−ＳＳＫＩＰ８にそれぞれ応答して動作する。

ラッチ回路ＦＬＴは、クロックドＮＡＮＤゲートを有しており、ロウレベルのシフトクロック信号ＳＣＫＴ０を受けている間に入力で受けた論理を保持し、ハイレベルのシフトクロック信号ＳＣＫＴ０を受けている間にインバータとして動作する。クロックドＮＡＮＤゲートは、ロウレベルのシフトクロック信号ＳＣＫＴ０を受けている間にＮＡＮＤゲートとして動作し、ハイレベルのシフトクロック信号ＳＣＫＴ０を受けている間に出力をハイインピーダンス状態に設定する。

ラッチ回路ＦＬＴは、ロウレベルのリセット信号ＲＳＴＢに応答してリセットされ、出力信号ＯＵＴ０をロウレベルに設定する。そして、ラッチ回路ＦＬＴは、シフトクロック信号ＳＣＫＴ０がハイレベルの間に入力端子Ｉ１の論理レベルを受け、論理レベルを反転して出力信号ＯＵＴ０として出力する。ラッチ回路ＦＬＴは、シフトクロック信号ＳＣＫＴ０の立ち下がりエッジに同期して受けている論理レベルをラッチする。

スイッチ回路ＲＳＷは、スキップ信号ＳＳＫＩＰ０がロウレベルに非活性化されているときに、シフトクロック信号ＳＣＫの論理を反転して生成されるシフトクロック信号ＳＣＫＣ１のハイレベル期間にオンする。ラッチ回路ＲＬＴは、出力信号ＯＵＴ０の論理レベルをラッチし、ラッチしている論理レベルを反転して出力端子Ｏ１に出力する。

スキップスイッチ回路ＳＫＳＷは、スキップ信号ＳＳＫＩＰ０がハイレベルに活性化されているときにオンし、入力端子Ｉ１の論理が反転された論理をラッチ回路ＲＬＴの入力に伝達する。スキップ信号ＳＳＫＩＰ０が活性化されているとき、シフトクロック信号ＳＣＫＴ０、ＳＣＫＣ１は、ロウレベルに固定されるため、スイッチ回路ＦＳＷ、ＲＳＷはオフ状態に保持され、出力信号ＯＵＴ０はロウレベルに維持される。

スイッチ回路ＯＳＷは、シフトクロック信号ＳＣＫの論理と同じ論理を有するシフトクロック信号ＳＣＫ９Ｔのハイレベル期間にオンする。ラッチ回路ＯＬＴは、クロックドＮＡＮＤゲートを有している。クロックドＮＡＮＤゲートは、ロウレベルのシフトクロック信号ＳＣＫ９Ｔを受けている間にＮＡＮＤゲートとして動作し、ハイレベルのシフトクロック信号ＳＣＫ９Ｔを受けている間に出力をハイインピーダンス状態に設定する。

ラッチ回路ＯＬＴは、ロウレベルのリセット信号ＲＳＴＢに応答してリセットされ、シフトアウト信号ＳＯＵＴをロウレベルに設定する。そして、ラッチ回路ＯＬＴは、シフトクロック信号ＳＣＫＴ９がハイレベルの間に、ステージＳＴＧ８の出力端子の論理レベルを受け、受けた論理レベルを反転してシフト出力信号ＳＯＵＴとして出力する。ラッチ回路ＯＬＴは、シフトクロック信号ＳＣＫＴ９の立ち下がりエッジに同期して受けている論理レベルをラッチする。

フィードバックスイッチＦＢＳＷは、シフトクロック信号Ｓ２ＣＫＣ０がハイレベルのときにオンし、出力信号ＯＵＴ８の論理レベルをラッチ回路ＩＬＴの入力に伝達する。シフトクロック信号Ｓ２ＣＫＣ０は、第２サイクル信号２ＮＤＣＹＣがハイレベルのときに、シフトクロック信号ＳＣＫの論理を反転して生成される。シフトレジスタＬＳＦＴの動作の例は、図２３および図２６から図２９に示す。

図１７は、図１５に示した書き込みビットセレクタＷＢＳＥＬの例を示している。書き込みビットセレクタＷＢＳＥＬは、内部データ信号ＩＤＩ０−８にそれぞれ対応するビットセレクタＢＳ０−ＢＳ８を有している。ビットセレクタＢＳ０−ＢＳ８は、互いに同じ回路であるため、ビットセレクタＢＳ０について説明する。

ビットセレクタＢＳ０は、クロックドインバータＩＶＰ、ラッチ回路ＬＴＰおよびアンド回路ＡＮＤＰおよびナンドゲートＮＡＮＤＰを有している。クロックドインバータＩＶＰは、転送信号ＴＲＡＮＳがハイレベルのときにインバータとして動作し、出力信号ＯＵＴ０の論理を反転してラッチ回路ＬＴＰに伝達する。例えば、転送信号ＴＲＡＮＳは、図１６に示したシフトクロック信号ＳＣＫを遅延回路で遅延させた信号である。ラッチ回路ＬＴＰは、ラッチしている論理をアンド回路ＡＮＤＰおよびナンドゲートＮＡＮＤＰに出力する。

アンド回路ＡＮＤＰは、論理レベルが互いに逆の書き込み制御信号ＩＯＷＲ０および読み出し制御信号ＩＯＲＤ０を生成する信号生成回路の一例である。アンド回路ＡＮＤＰは、内部消去信号ＩＥＲＳＢがロウレベルに活性化されているときに、すなわち対応するメモリ領域Ｉ／Ｏ０の内部消去動作ＥＲＳが実行されているときに、ハイレベルの読み出し制御信号ＩＯＲＤ０と、ロウレベルの書き込み制御信号ＩＯＷＲ０を出力する。アンド回路ＡＮＤＰは、内部消去信号ＩＥＲＳＢがハイレベルに非活性化されているときに、ラッチ回路ＬＴＰに保持している出力信号ＯＵＴ０の論理に応じて読み出し制御信号ＩＯＲＤ０および書き込み制御信号ＩＯＷＲ０を出力する。このように、簡易なアンド回路ＡＮＤＰにより、書き込み制御信号ＩＯＷＲ０および読み出し制御信号ＩＯＲＤ０を生成できる。なお、アンド回路ＡＮＤＰは、書き込みビットセレクタＷＢＳＥＬの外部に、データ入力制御部３４とは独立させて、スイッチ制御部として形成されてもよい。

ラッチ回路ＬＴＰがロウレベルの出力信号ＯＵＴ０をラッチしているとき、アンド回路ＡＮＤＰは、読み出し動作を実行可能にするために、ハイレベルの読み出し制御信号ＩＯＲＤ０とロウレベルの書き込み制御信号ＩＯＷＲ０を出力する。ラッチ回路ＬＴＰがハイレベルの出力信号ＯＵＴ０をラッチしているとき、アンド回路ＡＮＤＰは、書き込み動作を実行するために、ロウレベルの読み出し制御信号ＩＯＲＤ０とハイレベルの書き込み制御信号ＩＯＷＲ０を出力する。

なお、書き込みビットセレクタＷＢＳＥＬは、書き込みコマンドを受けないスタンバイ期間に、全ての出力信号ＯＵＴ０−８をロウレベルに設定する。このとき、全ての読み出し制御信号ＩＯＲＤ０−８はハイレベルに活性化され、全ての読み出しスイッチＲＳＷ２はオンする。読み出しコマンドが供給される前に読み出しスイッチＲＳＷ２を予めオンさせておくことで、読み出しコマンドに応答する読み出し動作を迅速に開始でき、アクセス効率を向上できる。

ナンドゲートＮＡＮＤＰは、内部消去信号ＩＥＲＳＢがロウレベルに活性化されているときに、ハイレベルの入力データＩＤ０を出力する。ナンドゲートＮＡＮＤＰは、内部消去信号ＩＥＲＳＢがハイレベルに非活性化され、かつラッチ回路ＬＴＰがハイレベルの出力信号ＯＵＴ０をラッチしているときに、対応するメモリ領域Ｉ／Ｏの書き込み動作を実行するために、内部データ信号ＩＤＩ０を入力データＩＤ０として出力する。

書き込みビットセレクタＷＢＳＥＬのアンド回路ＡＮＤＰは、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳにおいて、書き込みデータＤＷ０−７、ＤＷＰが書き込まれるメモリ領域Ｉ／Ｏに対応する書き込みスイッチＷＳＷ２を順にオンするために書き込み制御信号ＩＯＷＲを順に活性化するスイッチ制御部として動作する。また、書き込みビットセレクタＷＢＳＥＬのアンド回路ＡＮＤＰは、読み出し動作ＲＤにおいて、オンしている書き込みスイッチＷＳＷ２に接続されていないグローバルビット線ＧＢＬに対応する読み出しスイッチＲＳＷ２をオンするために読み出し制御信号ＩＯＲＤを活性化するスイッチ制御部として動作する。

図１８は、図５に示した半導体メモリＭＥＭのコマンド入力の例を示している。読み出し動作を実行するための読み出しコマンドは、クロック信号ＣＬＫの立ち上がりエッジに同期して、ロウレベルのチップイネーブル信号／ＣＥ、ハイレベルのライトイネーブル信号／ＷＥを受けるときに認識される。図５に示したコマンドデコーダ１２は、読み出しコマンドＲＤを認識したときに、読み出しコマンド信号ＲＤＣを出力する。半導体メモリＭＥＭは、読み出しコマンド信号ＲＤＣに応答して読み出し動作を開始する。そして、半導体メモリＭＥＭは、読み出しコマンドＲＤとともにアドレス端子ＡＤで受けるアドレス信号Ａ１が示すメモリセルＭＣからデータＤ１を読み出し、読み出したデータＤ１を次のクロック信号ＣＬＫに同期してデータ出力端子ＤＯから出力する。

書き込み動作を実行するための書き込みコマンドは、ロウレベルのチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥとともに、アドレス端子ＡＤでプログラムコードＰＣ１、ＰＣ２、ＰＣ３と書き込みアドレスＰＡ１とを受け、データ入力端子ＤＩでプログラムコードＰＣ１、ＰＣ２、ＰＣ３と書き込みデータＤ１とを受けるときに認識される。コマンドデコーダ１２は、書き込みコマンドを認識した次のクロック信号ＣＬＫに同期して、アドレス端子ＡＤに供給される書き込みアドレスＰＡ１とデータ入力端子ＤＩに供給される書き込みデータＤ１とを受け、書き込みコマンド信号ＷＲＣを出力する。半導体メモリＭＥＭは、書き込みコマンド信号ＷＲＣに応答して書き込み動作を開始する。

消去動作を実行するための消去コマンドは、ロウレベルのチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥとともに、アドレス端子ＡＤで消去コードＥＣ１、ＥＣ２、ＥＣ３と消去アドレスＥＡ１を受け、データ入力端子ＤＩで消去コードＥＣ１、ＥＣ２、ＥＣ３を受けるときに認識される。コマンドデコーダ１２は、消去コマンドを認識した次のクロック信号ＣＬＫに同期して、アドレス端子ＡＤに供給される消去アドレスＥＡ１（セクタアドレスＳＡ）を受け、消去コマンド信号ＥＲＳＣを出力する。半導体メモリＭＥＭは、消去コマンド信号ＥＲＳＣに応答して消去動作を開始する。

図１９は、図５に示した半導体メモリＭＥＭの読み出し動作、書き込み動作および消去動作のシーケンスの例を示している。図１９に示すシーケンスは、図５に示したステートマシーン１６の制御により実行される。

半導体メモリＭＥＭは、スタンバイ状態ＳＴＢＹ中に読み出しコマンドＲＤＣを受けると、アドレス信号ＡＤにより指定されたメモリセルＭＣの読み出し動作ＲＤを実行する。メモリセルＭＣから読み出されるデータは、データ出力端子ＩＯに出力される。ステートマシーンＳＴＭは、読み出し動作ＲＤの完了後、スタンバイ状態ＳＴＢＹに戻る。スタンバイ状態ＳＴＢＹは、半導体メモリＭＥＭにコマンド信号が供給されていない状態である。

半導体メモリＭＥＭは、スタンバイ状態ＳＴＢＹ中に書き込みコマンドＷＲＣを受けると、アドレス信号ＡＤにより指定されたメモリセルＭＣのプログラムベリファイ動作ＰＧＭＶを実行する。プログラムベリファイ動作ＰＧＭＶは、メモリセルＭＣがプログラム状態（論理０；閾値電圧は高い）であることを確認するために実行される。半導体メモリＭＥＭは、メモリセルＭＣの閾値電圧が所定値より低いとき（Ｆａｉｌ）、プログラム動作ＰＧＭを実行する。そして、メモリセルＭＣの閾値電圧が所定値を超えるまでプログラムベリファイ動作ＰＧＭＶとプログラム動作ＰＧＭが繰り返される。半導体メモリＭＥＭは、メモリセルＭＣの閾値電圧が所定値を超えたとき（Ｐａｓｓ）、スタンバイ状態ＳＴＢＹに戻る。すなわち、書き込み動作が完了する。このように、書き込み動作は、プログラムベリファイ動作ＰＧＭＶおよびプログラム動作ＰＧＭを含んでいる。半導体メモリＭＥＭは、書き込み動作を実行中に、書き込みビジー信号ＷＲＢＳＹをフラグ信号としてフラグ端子ＦＬＧ０に出力する。

半導体メモリＭＥＭは、スタンバイ状態ＳＴＢＹ中に消去コマンドＥＲＳＣを受けると、プリプログラムベリファイ動作ＰＰＧＭＶを実行する。プリプログラムベリファイ動作ＰＰＧＭＶは、プログラムベリファイ動作ＰＧＭＶと同じ動作であり、メモリセルＭＣがプログラム状態（論理０；閾値電圧は高い）であることを確認するために実行される。半導体メモリＭＥＭは、プリプログラムベリファイ動作ＰＰＧＭＶにおいて、メモリセルＭＣの閾値電圧が所定値より低いとき（Ｆａｉｌ）、プリプログラム動作ＰＰＧＭを実行する。プリプログラム動作ＰＰＧＭは、プログラム動作ＰＧＭと同じ動作である。プリプログラムベリファイ動作ＰＰＧＭＶは、アドレス信号ＡＤを順次更新しながら、セクタＳＥＣ内の全てのメモリセルＭＣで実行される。

これにより、セクタＳＥＣ内の全てのメモリセルＭＣは、閾値電圧の高いプログラム状態に設定される。全てのメモリセルＭＣがプログラム状態に設定された後、内部消去動作ＥＲＳが実行されることで、消去状態のメモリセルＭＣの閾値電圧がばらつくことを防止できる。

セクタＳＥＣにおける全てのメモリセルＭＣのプリプログラムベリファイ動作ＰＰＧＭＶが完了すると（Ｐａｓｓ）、消去ベリファイ動作ＥＲＳＶが実行される。消去ベリファイ動作ＥＲＳＶは、メモリセルＭＣが消去状態（論理１；閾値電圧は低い）であることを確認するために実行される。消去ベリファイ動作ＥＲＳＶは、アドレス信号ＡＤを順次更新しながら、セクタＳＥＣ内の全てのメモリセルＭＣで実行される。

半導体メモリＭＥＭは、消去ベリファイ動作ＥＲＳＶにおいて、セクタ内のメモリセルＭＣの少なくともいずれかの閾値電圧が所定値より高いとき（Ｆａｉｌ）、内部消去動作ＥＲＳを実行する。内部消去動作ＥＲＳは、セクタＳＥＣ単位で実行される。半導体メモリＭＥＭは、セクタＳＥＣ内の全てのメモリセルＭＣの閾値電圧が消去状態になったとき（Ｐａｓｓ）、スタンバイ状態ＳＴＢＹに戻る。このように、消去動作は、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭ、消去ベリファイ動作ＥＲＳＶおよび内部消去動作ＥＲＳを含んでいる。半導体メモリＭＥＭは、消去動作を実行中に、消去ビジー信号ＥＢＳＹをフラグ信号としてフラグ端子ＦＬＧ１に出力する。

図２０は、図７に示したセルトランジスタＣＴの閾値電圧の分布の例を示している。消去状態は、メモリセルＭＣが論理１を保持している状態であり、セルトランジスタＣＴの閾値電圧が相対的に低い状態である。プログラム状態は、メモリセルＭＣが論理０を保持している状態であり、セルトランジスタＣＴの閾値電圧が相対的に高い状態である。

セルトランジスタＣＴの閾値電圧は、コントロールゲートＣＧ（すなわち、ワード線ＷＬ）にゲート電圧ＶＧを与えるときに、セルトランジスタＣＴのソース、ドレイン間に流れるセル電流の値が、基準電流より大きいか否かにより判定される。例えば、基準電流は、メモリセルアレイＡＲＹ内に形成されるリファレンスメモリセルのセル電流を利用して生成される。

プログラムベリファイ動作ＰＧＭＶおよびプリプログラムベリファイ動作ＰＰＧＭＶは、ゲート電圧ＶＧをハイレベル電圧ＶＰＧＭ（例えば、６Ｖ）に設定して実行される。消去ベリファイ動作ＥＲＳＶは、ゲート電圧ＶＧをハイレベル電圧ＶＰＧＭ（例えば、３Ｖ）に設定して実行される。

読み出し動作ＲＤは、ゲート電圧ＶＧをハイレベル電圧ＶＤ５（例えば、５Ｖ）に設定して実行される。そして、セルトランジスタＣＴに流れるセル電流の値が基準電流の値より大きいときに、メモリセルＭＣに論理１が保持されていると判定される。セルトランジスタＣＴに流れるセル電流の値が基準電流の値より小さいときに、メモリセルＭＣに論理０が保持されていると判定される。なお、読み出し動作ＲＤ時のハイレベル電圧ＶＤ５の値は、プログラムベリファイ動作ＰＧＭＶでのハイレベル電圧ＶＰＧＭと消去ベリファイ動作ＥＲＳＶでのハイレベル電圧ＶＰＧＭの中間の値（例えば、４．５Ｖ）に設定されてもよい。

図２１は、図５に示した半導体メモリＭＥＭの読み出し動作、書き込み動作および消去動作における信号線の電圧の例を示している。なお、図２１に示した電圧値は一例であり、これ等以外の値でもよい。読み出しセクタ信号ＲＳＥＣは、読み出し動作ＲＤが実行されるときにハイレベルＨに活性化される。書き込みセクタ信号ＷＳＥＣは、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶ、内部消去動作ＥＲＳおよび消去ベリファイ動作ＥＲＳＶが実行されるときにハイレベルＨに活性化される。

消去モード信号ＥＭＤは、内部消去動作ＥＲＳが実行されるときにハイレベルＨに活性化される。ベリファイモード信号ＶＭＤは、プログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されるときにハイレベルＨに活性化される。プログラムモード信号ＰＭＤは、プログラム動作ＰＧＭおよびプリプログラム動作ＰＰＧＭが実行されるときにハイレベルＨに活性化される。

ワード線ＷＬをハイレベルに設定するためのハイレベル電圧線ＶＷＬＨは、読み出し動作ＲＤ時にハイレベル電圧ＶＤ５に設定され、それ以外の動作ＰＧＭ、ＰＧＭＶ、ＰＰＧＭ、ＰＰＧＭＶ、ＥＲＳ、ＥＲＳＶ時にハイレベル電圧ＶＰＧＭに設定される。ハイレベル電圧ＶＰＧＭの値は、実行する動作の種類に応じて異なる。ワード線ＷＬをロウレベルに設定するためのロウレベル電圧線ＶＷＬＬは、内部消去動作ＥＲＳ時に負電圧ＶＥＲＳに設定され、それ以外の動作ＲＤ、ＰＧＭ、ＰＧＭＶ、ＰＰＧＭ、ＰＰＧＭＶ、ＥＲＳＶ時に接地電圧ＶＳＳに設定される。

セクタ選択信号ＳＳＥＬおよび読み出し選択信号ＳＲＤのハイレベルを設定するためのハイレベル電圧線ＶＳＳＥＬは、プログラム動作ＰＧＭ時およびプリプログラム動作ＰＰＧＭ時にハイレベル電圧ＶＰＧＭに設定され、内部消去動作ＥＲＳ時に接地電圧ＶＳＳに設定され、それ以外の動作ＲＤ、ＰＧＭＶ、ＰＰＧＭＶ、ＥＲＳＶ時にハイレベル電圧ＶＤ５に設定される。

セルトランジスタＣＴのバックゲートであるウエル領域ＰＷの電圧は、内部消去動作ＥＲＳ時にハイレベル電圧ＶＥＰＷに設定され、それ以外の動作ＲＤ、ＰＧＭ、ＰＧＭＶ、ＰＰＧＭ、ＰＰＧＭＶ、ＥＲＳＶ時に接地電圧ＶＳＳに設定される。

図２２は、図５に示した半導体メモリＭＥＭの読み出し動作、書き込み動作および消去動作におけるセルトランジスタＣＴに印加される電圧の例を示している。なお、図２２に示した電圧値は一例であり、これ等以外の値でもよい。ソース線ＳＬは、内部消去動作ＥＲＳ時にフローティング状態ＦＬＴに設定され、それ以外の動作ＲＤ、ＰＧＭ、ＰＧＭＶ、ＰＰＧＭ、ＰＰＧＭＶ、ＥＲＳＶ時に接地電圧ＶＳＳに設定される。

読み出し動作ＲＤ、プログラムベリファイ動作ＰＧＭＶ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶでは、ローカルビット線ＬＢＬは、図８に示したプリチャージ回路ＰＲＥにより電源電圧ＶＤＤにプリチャージされる。なお、電源電圧ＶＤＤは、１．８Ｖに限定されない。プログラム動作ＰＧＭおよびプリプログラム動作ＰＰＧＭでは、ローカルビット線ＬＢＬは、図８に示したライトアンプＷＡによりハイレベル電圧ＶＤ５に設定される。その他の電圧は、図２１にしたがって設定される。

図２３は、図５に示した半導体メモリＭＥＭの書き込み動作時の入力データ制御部３４の動作の例を示している。この例では、半導体メモリＭＥＭは、書き込みコマンドＷを受け、アドレス信号ＡＤにより選択されるセクタＳＥＣである書き込みメモリブロックの書き込み動作を実行する。なお、書き込みコマンドＷが供給されるタイミングは、図１８において書き込みデータＤ１が供給されるクロックサイクルを示している。半導体メモリＭＥＭは、書き込み動作が実行されるセクタＳＥＣと別のセクタＳＥＣである読み出しメモリブロックに対する読み出しコマンドＲを連続して受け、読み出し動作を繰り返し実行する。すなわち、図２３は、入力動作、第１スイッチ動作に並行して第２スイッチ動作が実行される例を示している。なお、入力動作、第１スイッチ動作および第２スイッチ動作の定義は、図１の説明と同様である。

プログラムアクティブ信号ＰＧＭＡＣＴは、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶ、内部消去動作ＥＲＳ、消去ベリファイ動作ＥＲＳＶを実行するときにセクタＳＥＣを活性化するための基本タイミング信号である。読み出しアクティブ信号ＲＤＡＣＴは、読み出し動作ＲＤを実行するときにセクタＳＥＣを活性化するための基本タイミング信号である。プログラムアクティブ信号ＰＧＭＡＣＴおよび読み出しアクティブ信号ＲＤＡＣＴは、例えば、タイミング制御部１８により生成される。

この例では、データ入力端子ＤＩ０−７に供給される書き込みデータＤ１は、２進数で”１１０１ １１１０”であり、パリティデータＤＷＰ（偶数パリティ）は”０”である。このため、内部データ信号ＩＤＩ２、ＩＤＩ７、ＩＤＩ８はロウレベルに設定され、内部データ信号ＩＤＩ０、ＩＤＩ１、ＩＤＩ３−ＩＤＩ６は、ハイレベルに設定される（図２３（ａ））。書き込み動作は、論理１（消去状態）のメモリセルＭＣを論理０に設定する動作である。このため、図２３の例では、書き込みデータＤ１の論理０のビットに対応するメモリ領域Ｉ／Ｏ２、Ｉ／Ｏ７と、パリティデータＤＷＰに対応するメモリ領域Ｉ／Ｏ８に対して、書き込み動作が順に実行される。

プログラムアクティブ信号ＰＧＭＡＣＴに示した”＜＞”内の数字は、メモリ領域Ｉ／Ｏの番号を示している。１回のプログラムアクティブ信号ＰＧＭＡＣＴの活性化期間に、１つのメモリ領域Ｉ／Ｏのプログラムベリファイ動作ＰＧＭＶとプログラム動作ＰＧＭとが実施される。すなわち、書き込みコマンドＷに応答する書き込み動作は、１ビットずつ実行される。

タイミング制御部１８は、プログラムベリファイ動作ＰＧＭＶを実行するメモリ領域Ｉ／Ｏに対応するベリファイ信号ＶＲＦＹ（ＶＲＦＹ０−ＶＲＦＹ８の１つ）をハイレベルに活性化する。図８に示したベリファイセレクタＶＳＥＬは、ベリファイ信号ＶＲＦＹの活性化を受けて、プログラムベリファイ動作ＰＧＭＶを実行するメモリ領域Ｉ／ＯのメモリセルＭＣから読み出される論理を、ベリファイ出力データ線ＯＶＤ（ＯＶＤ０−ＯＶＤ９の１つ）に出力する。そして、ベリファイ出力データ線ＯＶＤ上の読み出しデータが論理０のとき、メモリセルＭＣがプログラムされたと判定される（ベリファイパス）。

図５に示したタイミング制御部１８は、書き込みコマンドＷに応答してシフトイン信号ＳＩＮおよびシフトクロック信号ＳＣＫを生成する（図２３（ｂ））。書き込み動作では、第２サイクル信号２ＮＤＣＹＣはロウレベルに非活性化されている。このため、シフトクロック信号ＳＣＫに同期して、シフトクロック信号ＳＣＫＣ０が生成される（図２３（ｃ））。シフトクロック信号ＳＣＫＣ０に同期してスイッチ回路ＩＳＷがオンし、シフトイン信号ＳＩＮのハイレベルは、ラッチ回路ＩＬＴにラッチされ、ステージＳＴＧ０の入力端子Ｉ１にロウレベルが供給される。

図１５に示したスキップ生成回路ＳＫＩＰは、内部データ信号ＩＤＩ０−８と同じ論理を有するスキップ信号ＳＳＫＩＰ０−８を出力する。このため、スキップ信号ＳＳＫＩＰ０−１、３−６はハイレベルに設定され、スキップ信号ＳＳＫＩＰ２、７−８はロウレベルＬに設定される（図２３（ｄ））。ロウレベルのスキップ信号ＳＳＫＩＰ２、７−８に応答して、シフトクロック信号ＳＣＫＣ０とともに、シフトクロックＳＣＫのレベルを反転させたシフトクロック信号ＳＣＫＣ３、８−９が生成される（図２３（ｅ））。また、シフトクロックＳＣＫと同じレベルのシフトクロック信号ＳＣＫＴ２、７−８が、シフトクロック信号ＳＣＫＴ９とともに生成される（図２３（ｆ））。

ハイレベルのスキップ信号ＳＳＫＩＰ０、１、３−６に対応するシフトクロック信号ＳＣＫＴ０、１、３−６およびシフトクロック信号ＳＣＫＣ１、２、４−７は、ロウレベルに設定される（図２３（ｇ、ｈ））。

ハイレベルのスキップ信号ＳＳＫＩＰ０、１、３−６を受けるステージＳＴＧ０、１、３−６のスキップスイッチ回路ＳＫＳＷはオンし、入力端子Ｉ１をラッチ回路ＲＬＴの入力に伝達する。これにより、シフトイン信号ＳＩＮの反転レベルは、ステージＳＴＧ２の入力端子Ｉ１まで伝達される。ステージＳＴＧ２のスイッチ回路ＦＳＷは、ハイレベルのシフトクロック信号ＳＣＫＣＴ２に応答してオンし、入力端子Ｉ１で受けるハイレベルをラッチ回路ＦＬＴに伝達する。ラッチ回路ＦＬＴは、ロウレベルをラッチし、出力信号ＯＵＴ２をハイレベルに変化させる（図２３（ｉ））。

ステージＳＴＧ２のスイッチ回路ＲＳＷは、シフトクロックＳＣＫＣ３のハイレベルへの変化によりオンする（図２３（ｊ））。このため、ステージＳＴＧ２のラッチ回路ＦＬＴは、スイッチ回路ＲＳＷを介してラッチ回路ＲＬＴに接続される。ステージＳＴＧ２のラッチ回路ＦＬＴに保持されている論理は、ラッチ回路ＲＬＴに保持され、ステージＳＴＧ２の出力端子Ｏ１は、ロウレベルを出力する。ハイレベルのスキップ信号ＳＳＫＩＰ３−６により、ステージＳＴＧ２の出力端子Ｏ１は、スキップスイッチ回路ＳＫＳＷおよびラッチ回路ＲＬＴを介してステージＳＴＧ７の入力端子Ｉ１に接続されている。このため、ステージＳＴＧ２の出力端子Ｏ１のロウレベルは、ステージＳＴＧ７の入力端子Ｉ１まで伝達される。

オンされるスキップスイッチ回路ＳＫＳＷを有するステージＳＴＧ０、１、３−６のスイッチ回路ＦＳＷ、ＲＳＷは、ロウレベルのシフトクロック信号ＳＣＫＣ、ＳＣＫＴを受けてオフする。このため、ラッチ回路ＦＬＴは、リセット状態に保持され、ロウレベルの出力信号ＯＵＴ０、１、３−６をそれぞれ出力する。

図１７に示した書き込みビットセレクタＷＢＳＥＬのビットセレクタＢＳ２は、ハイレベルの出力信号ＯＵＴ２を、シフトクロック信号ＳＣＫから生成される転送信号ＴＲＡＮＳに同期してラッチし、書き込み制御信号ＩＯＷＲ２をハイレベルに設定し、読み出し制御信号ＩＯＲＤ２および入力データＩＤ２をロウレベルに設定する（図２３（ｋ））。また、書き込みビットセレクタＷＢＳＥＬは、他の書き込み制御信号ＩＯＷＲ０−１、３−８をロウレベルに設定し、他の読み出し制御信号ＩＯＲＤ０−１、３−８をハイレベルに設定する。

これにより、メモリ領域Ｉ／Ｏ２の書き込み動作が実行され、他のメモリ領域Ｉ／Ｏ０、１、３−８の読み出し動作が実行可能になる。書き込み制御信号ＩＯＷＲ２のハイレベルおよび読み出し制御信号ＩＯＲＤ２のロウレベルは、次のシフトクロックＳＣＫに応答する転送信号ＴＲＡＮＳが生成されるまで保持される（図２３（ｌ））。次のシフトクロックＳＣＫは、メモリ領域Ｉ／Ｏ２の書き込み動作の完了に応答して生成される。

次のシフトクロックＳＣＫに応答して、シフトクロックＳＣＫＴ７がハイレベルに変化し、シフトクロック信号ＳＣＫＣ８がロウレベルに変化する（図２３（ｍ、ｎ））。ステージＳＴＧ７のスイッチ回路ＦＳＷは、ハイレベルのシフトクロック信号ＳＣＫＣＴ７に応答してオンし、入力端子Ｉ１で受けるロウレベルをラッチ回路ＦＬＴに伝達する。これにより、ラッチ回路ＦＬＴは、ロウレベルをラッチし、出力信号ＯＵＴ７をハイレベルに変化させる（図２３（ｏ））。

ステージＳＴＧ７のスイッチ回路ＲＳＷは、シフトクロックＳＣＫＣ８のハイレベルへの変化によりオンする（図２３（ｐ））。このため、ステージＳＴＧ７のラッチ回路ＦＬＴに保持されている論理は、ラッチ回路ＲＬＴに転送され、ステージＳＴＧ７の出力端子Ｏ１は、ロウレベルを出力する。

書き込みビットセレクタＷＢＳＥＬのビットセレクタＢＳ７は、ハイレベルの出力信号ＯＵＴ７を、転送信号ＴＲＡＮＳに同期してラッチする。ビットセレクタＢＳ７は、書き込み制御信号ＩＯＷＲ７をハイレベルに設定し、読み出し制御信号ＩＯＲＤ７および入力データＩＤ７をロウレベルに設定する（図２３（ｑ））。なお、入力端子Ｉ１でハイレベルを受けるステージＳＴＧ２は、シフトクロック信号ＳＣＫＴ２の立ち上がりエッジに同期して出力信号ＯＵＴ２をロウレベルに設定する（図２３（ｒ））。このため、書き込み制御信号ＩＯＷＲ２および入力データＩＤ２はロウレベルに設定され、読み出し制御信号ＩＯＲＤ２はハイレベルに設定される（図２３（ｓ））。

これにより、メモリ領域Ｉ／Ｏ７の書き込み動作が実行され、他のメモリ領域Ｉ／Ｏ０−６、８の読み出し動作が実行可能になる。この後、次のシフトクロック信号ＳＣＫに同期して出力信号ＯＵＴ８がハイレベルに変化し、書き込み制御信号ＩＯＷＲ８がハイレベルに設定される（図２３（ｔ、ｕ））。読み出し制御信号ＩＯＲＤ８および入力データＩＤ８はロウレベルに設定される（図２３（ｖ））。そして、メモリ領域Ｉ／Ｏ８の書き込み動作が実行され、他のメモリ領域Ｉ／Ｏ０−７の読み出し動作が実行可能になる。

次のシフトクロック信号ＳＣＫに応答して、シフトクロック信号ＳＣＫＴ９が生成され、スイッチ回路ＯＳＷがオンする（図２３（ｗ））。これにより、ステージＳＴＧ８の出力端子Ｏ１から出力されているロウレベルがラッチ回路ＯＬＴにラッチされ、シフトアウト信号ＳＯＵＴがハイレベルに設定される（図２３（ｘ））。そして、書き込み動作が完了する。

タイミング制御部１８は、書き込み動作の完了に応答してラッチクロック信号ＬＣＬＫ（図１５）を出力する。これにより、ラッチ回路ＬＴ１は初期化され、全ての内部データ信号ＩＤＩ０−８はロウレベルに設定され、スキップ信号ＳＳＫＩＰ０−８はロウレベルに変化する（図２３（ｙ、ｚ））。

なお、メモリ領域Ｉ／Ｏ７の書き込み動作は、読み出しアクティブ信号ＲＤＡＣＴがハイレベルに活性化されている期間（読み出し動作の実行中）に終了する（図２３（Ａ））。タイミング制御部１８は、グローバルビット線ＧＢＬ上で読み出しデータと書き込みデータとが衝突することを防止するために、次の書き込み動作のためのプログラムアクティブ信号ＰＧＭＡＣＴを、読み出し動作が完了した後にハイレベルに活性化する（図２３（Ｂ））。

図２４は、図５に示した半導体メモリＭＥＭの書き込み動作の例を示している。この例では、図２３と同様に、半導体メモリＭＥＭは、書き込みコマンドＷとともに２進数で”１１０１ １１１０”の書き込みデータＤ１と、プログラムアドレスＰＧＭＡＤとを受け、書き込み動作を実行する。半導体メモリＭＥＭは、セクタＳＥＣの１つで書き込み動作を実行中に、別のセクタＳＥＣに対する読み出しコマンドＲを連続して受け、読み出し動作を実行する。書き込みコマンドＷが供給されるタイミングは、図２３と同様に、図１８において書き込みデータＤ１が供給されるクロックサイクルを示している。

実線で示した横方向に延びる矢印は、１つのメモリ領域Ｉ／Ｏの書き込み動作（ＰＧＭＶ、ＰＧＭ）が実行されている期間を示している。白い矩形枠は、書き込み動作が実行されていない、読み出し動作が実行可能なメモリ領域Ｉ／Ｏを示している。Ｘ印を付けた矩形枠は、書き込み動作により読み出し動作を実行できないメモリ領域Ｉ／Ｏを示している。

メモリ領域Ｉ／Ｏ２の書き込み動作が実行されている間、メモリ領域Ｉ／Ｏ２の読み出し動作は実行できない。これは、メモリ領域Ｉ／Ｏ２に接続されたグローバルビット線ＧＢＬ２は、入力データＩＤ２およびプログラムベリファイ動作ＰＧＭＶのためにメモリセルＭＣから読み出されるデータに使用されるためである。このため、図５に示したデータ再生部３６は、他のメモリ領域Ｉ／Ｏ０−１、３−８から読み出される出力データＯＤ０−１、３−７、ＯＤＰを用いて、メモリ領域Ｉ／Ｏ２に保持されている出力データＯＤ２を再生する（図２４（ａ））。

同様に、メモリ領域Ｉ／Ｏ７の書き込み動作が実行されている間、データ再生部３６は、読み出し動作を実行できないメモリ領域Ｉ／Ｏ７から読み出すべきデータを再生する（図２４（ｂ））。メモリ領域Ｉ／Ｏ８の書き込み動作が実行されている間、データ再生部３６は、読み出し動作を実行できないメモリ領域Ｉ／Ｏ８から読み出すべきデータを再生する（図２４（ｃ））。

書き込み動作が実行されていないとき、読み出しデータは、全てのメモリ領域Ｉ／Ｏ０−８から読み出し可能である。このとき、データ再生部３６は、破線のＸ印で示すように、メモリ領域Ｉ／Ｏ８からの出力データ（図５のＯＤＰ）をマスクして、出力データＯＤ０−７を読み出しデータＤＲ０−７として出力する（図２４（ｄ））。

図２５は、図５に示した半導体メモリＭＥＭの書き込み動作におけるメモリコア４０の状態の例を示している。図２５では、説明を簡単にするために、メモリコア４０が５つのメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ３、Ｉ／Ｏ８と、２つのセクタＳＥＣ０−ＳＥＣ１を有する例を示す。メモリ領域Ｉ／Ｏ８は、パリティデータＤＷＰを記憶する。矩形は、読み出しスイッチＲＳＷ１、ＲＳＷ２および書き込みスイッチＷＳＷ１、ＷＳＷ２を示している。黒い矩形はオン状態を示し、白い矩形はオフ状態を示している。

この例では、セクタＳＥＣ０のメモリ領域Ｉ／Ｏ２にデータを書き込むために書き込み動作が実行される。書き込み動作の実行中に、セクタＳＥＣ１の読み出し動作が実行される。セクタＳＥＣ０のメモリ領域Ｉ／Ｏ２のローカルビット線ＬＢＬは、書き込み選択信号ＳＷＲ０および書き込み制御信号ＩＯＷＲ２の活性化によりオンする書き込みスイッチＷＳＷ１−２を介してグローバルビット線ＧＢＬ２に接続される。そして、グローバルビット線ＧＢＬ２は、入力データＩＤ２のメモリセルＭＣへのプログラムと、メモリセルＭＣからのベリファイ出力データＯＶＤ２の読み出しに使用される。

セクタＳＥＣ１のメモリ領域Ｉ／Ｏ０のローカルビット線ＬＢＬは、読み出し選択信号ＳＲＤ１および読み出し制御信号ＩＯＲＤ０の活性化によりオンする読み出しスイッチＲＳＷ１−２を介してグローバルビット線ＧＢＬ０に接続される。同様に、セクタＳＥＣ１のメモリ領域Ｉ／Ｏ１、３、８のローカルビット線ＬＢＬも、グローバルビット線ＧＢＬ１、３、８にそれぞれ接続される。そして、グローバルビット線ＧＢＬ０、１、３、８は、セクタＳＥＣ１のメモリセルＭＣからの出力データＯＤ０、１、３、ＯＤＰの読み出しに使用される。

図２６から図２９は、図５に示した半導体メモリＭＥＭの消去動作時の入力データ制御部３４の動作の例を示している。図２３と同じ動作については、詳細な説明は省略する。この例では、半導体メモリＭＥＭは、消去コマンドＥを受け、アドレス信号ＡＤにより選択されるセクタＳＥＣである消去メモリブロックの消去動作を実行する。なお、消去コマンドＥが供給されるタイミングは、図１８において消去アドレスＥＡ１（セクタアドレス）が供給されるクロックサイクルを示している。半導体メモリＭＥＭは、消去動作を実行中に、別のセクタＳＥＣに対する読み出しコマンドＲを連続して受け、読み出し動作を繰り返し実行する。

消去動作は、図９に示したように、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭ、消去ベリファイ動作ＥＲＳＶおよび内部消去動作ＥＲＳを含む。図２６から図２８では、プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭが実行される。図２６の右端の読み出しコマンドＲは、図２７の左端の読み出しコマンドＲを示している。図２７の右端の読み出しコマンドＲは、図２８の左端の読み出しコマンドＲを示している。

プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭは、セクタＳＥＣ内の全てのメモリセルＭＣで実行される。このため、図１５に示した入力データ制御部３４は、全ての内部データ信号ＩＤＩ０−８を論理０にリセットする（図２６（ａ））。これにより、全てスキップ信号ＳＳＫＩＰ０−８は、ロウレベルＬに設定される。すなわち、シフトレジスタＳＦＴＲ１のステージＳＴＧ０−８をスキップする動作は禁止され、シフトレジスタＳＦＴＲ１は、出力信号ＯＵＴ０−ＯＵＴ８を順に生成する。

プリプログラムベリファイ動作ＰＰＧＭＶは、セクタＳＥＣ内の全てのメモリセルＭＣに対して実行されることを除き、プログラムベリファイ動作ＰＧＭＶと同じである。プリプログラム動作ＰＰＧＭも、セクタＳＥＣ内の全てのメモリセルＭＣに対して実行されることを除き、プログラム動作ＰＧＭと同じ動作である。プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭは、１つのアドレス値ＲＡ、ＣＡの１つのメモリ領域Ｉ／Ｏ毎にペアで実行される。シフトイン信号ＳＩＮおよびシフトクロック信号ＳＣＫが生成され、プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭが開始されるまでは、出力信号ＯＵＴ２の代わりに出力信号ＯＵＴ０が活性化されることを除き、図２３と同様である。

消去動作では、最初のシフトクロック信号ＳＣＫが生成された後、第２サイクル信号２ＮＤＣＹＣがハイレベルに活性化される（図２６（ｂ））。このため、これ以降のシフトクロック信号ＳＣＫに同期してシフトクロック信号Ｓ２ＣＫＣ０が生成される（図２６（ｃ））。シフトクロック信号Ｓ２ＣＫＣ０の位相は、シフトクロック信号ＳＣＫの位相と逆である。シフトクロック信号Ｓ２ＣＫＣ０がハイレベルの間、図１６に示した、フィードバックスイッチＦＢＳＷがオンし、ステージＳＴＧ８の出力端子Ｏ１（＝ＯＵＴ８）は、ラッチ回路ＩＬＴを介してステージＳＴＧ０の入力端子Ｉ１に接続される。すなわち、シフトレジスタＳＦＴＲ１は、循環タイプのシフトレジスタとして動作する。

具体的には、１つのアドレス値ＲＡ、ＣＡに対応する９つのメモリ領域Ｉ／Ｏのプリプログラムベリファイ動作ＰＰＧＭＶとプリプログラム動作ＰＰＧＭのペアが完了すると、シフトレジスタＳＦＴＲ１は、シフトアウト信号ＳＯＵＴを出力し、ステージＳＴＧ０から出力信号ＯＵＴ０を出力する動作を再び開始する。このとき、タイミング制御部１８は、シフトアウト信号ＳＯＵＴに応答して、図９に示したアドレス制御部２０に供給するアドレスクロック信号ＡＣＬＫを生成する。そして、次のアドレス値ＲＡ、ＣＡに対応する９つのメモリ領域Ｉ／Ｏのプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭのペアが実行される。例えば、図２８において、アドレス（ＲＡ＝０、ＣＡ＝０）のメモリ領域Ｉ／Ｏ８のプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭ＜８＞のペアが完了すると、次のアドレス（ＲＡ＝０、ＣＡ＝１）のメモリ領域Ｉ／Ｏ０のプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭ＜０＞のペアが開始される。アドレス値ＲＡ、ＣＡは、図９に示したように、コラムアドレス信号ＣＡ、ロウアドレス信号ＲＡの順に更新される。

図２９に示したプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭ＜８＞のペアは、データを消去するセクタＳＥＣ内の最終アドレス（ＲＡ＝６３、ＣＡ＝１５）のメモリ領域Ｉ／Ｏ８の書き込み動作を示している。この書き込み動作により、消去動作が実行されるセクタＳＥＣ内の全てのメモリセルＭＣは、論理０（プログラム状態）に設定される。換言すれば、消去動作が実行されるセクタＳＥＣにおいて全てのセルトランジスタＣＴの閾値電圧は、相対的に高くなり、プログラム状態に設定される。全てのセルトランジスタＣＴの閾値電圧がプログラム状態に設定された後に、内部消去動作ＥＲＳが実行されることで、内部消去動作ＥＲＳ時にセルトランジスタＣＴの閾値電圧が負になること、すなわち、過消去を防止できる。

内部消去動作ＥＲＳが開始される前に、タイミング制御部１８は、内部消去信号ＩＥＲＳＢをロウレベルに活性化する（図２９（ａ））。図１７に示した書き込みビットセレクタＷＢＳＥＬは、ロウレベルの内部消去信号ＩＥＲＳＢに基づいて、全ての読み出し制御信号ＩＯＲＤ０−ＩＯＲＤ８をハイレベルに活性化し、全ての書き込み制御信号ＩＯＷＲ０−ＩＯＷＲ８をロウレベルに非活性化する。また、書き込みビットセレクタＷＢＳＥＬは、全ての入力データＩＤ０−ＩＤ８をハイレベルに設定する。これにより、内部消去動作ＥＲＳを実行するセクタＳＥＣで書き込み動作が実行されることが防止される。

なお、内部消去動作ＥＲＳが実行されるセクタＳＥＣでは、読み出し選択信号ＳＲＤは活性化されず、読み出しスイッチＲＳＷ１はオフ状態に維持される。このため、読み出し制御信号ＩＯＲＤ０−ＩＯＲＤ８の活性化により読み出しスイッチＲＳＷ２がオンしても、内部消去動作ＥＲＳが実行されるセクタＳＥＣ内のローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに接続されない。ローカルビット線ＬＢＬは、図２２に示したようにフローティング状態ＦＬＴに保持される。

内部消去信号ＩＥＲＳＢが活性化された後、プログラムアクティブ信号ＰＧＭＡＣＴが活性化され、内部消去動作ＥＲＳが実行される（図２９（ｂ））。内部消去動作ＥＲＳは、予め設定された時間実行される。タイミング制御部１８は、内部消去動作ＥＲＳの間、シフトクロック信号ＳＣＫの生成を停止する。このため、シフトレジスタＳＦＴＲ１は、シフト動作を停止し、出力信号ＯＵＴ０をハイレベルに活性化し続ける（図２９（ｃ））。

内部消去動作ＥＲＳの終了後、タイミング制御部１８は、消去ベリファイ動作ＥＲＳＶを開始するために、内部消去信号ＩＥＲＳＢを非活性化し、プログラムアクティブ信号ＰＧＭＡＣＴを活性化する（図２９（ｄ、ｅ））。アドレス制御部２０の出力値は、消去ベリファイ動作ＥＲＳＶの開始前にアドレスクロック信号ＡＣＬＫを受けてＲＡ＝０、ＣＡ＝０に戻っている。シフトレジスタＳＦＴＲ１は、出力信号ＯＵＴ０を活性化している。このため、メモリ領域Ｉ／Ｏ０のＲＡ＝０、ＣＡ＝０の消去ベリファイ動作ＥＲＳＶ＜０＞が開始される。

シフトクロック信号ＳＣＫの出力は、最初の消去ベリファイ動作ＥＲＳＶ＜０＞が実行された後に再開される（図２９（ｆ））。第２サイクル信号２ＮＤＣＹＣがハイレベルＨに保持されているため、シフトレジスタＳＦＴＲ１は、循環タイプのシフトレジスタとして動作する。消去ベリファイ動作ＥＲＳＶは、内部消去動作ＥＲＳが実行されたセクタＳＥＣ内の全てのメモリセルＭＣが論理１に設定されていることを確認するために実行される。

消去ベリファイ動作ＥＲＳＶは、プリプログラムベリファイ動作ＰＰＧＭＶと同様に、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８を順に変えながら１ビットずつ実行される。１つのアドレス値ＲＡ、ＣＡに対応する９つのメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８の消去ベリファイ動作ＥＲＳＶが完了すると、シフトレジスタＳＦＴＲ１は、ステージＳＴＧ０から出力信号ＯＵＴ０を出力する動作を再び開始する。タイミング制御部１８は、アドレス値ＲＡ、ＣＡを更新するために、アドレスクロック信号ＡＣＬＫを出力する。そして、次のアドレス値ＲＡ、ＣＡに対応する９つのデータの消去ベリファイ動作ＥＲＳＶが順に実行され、消去動作を実行した全てのメモリセルＭＣの論理が確認される。アドレス値ＲＡ、ＣＡは、消去ベリファイ動作ＥＲＳＶ中に、図９に示したように、コラムアドレス信号ＣＡ、ロウアドレス信号ＲＡの順に更新される。

タイミング制御部１８は、消去ベリファイ動作ＥＲＳＶを実行するメモリ領域Ｉ／Ｏに対応するベリファイ信号ＶＲＦＹ（ＶＲＦＹ０−ＶＲＦＹ８のいずれか）をハイレベルに活性化する。図８に示したベリファイセレクタＶＳＥＬは、ベリファイ信号ＶＲＦＹの活性化を受けて、消去ベリファイ動作ＥＲＳＶを実行するメモリ領域Ｉ／ＯのメモリセルＭＣから読み出される論理を、ベリファイ出力データ線ＯＶＤ（ＯＶＤ０−ＯＶＤ９のいずれか）に出力する。そして、ベリファイ出力データ線ＯＶＤ上の読み出しデータが論理１のとき、メモリセルＭＣのデータが消去されたと判定される（ベリファイパス）。

なお、消去ベリファイ動作ＥＲＳＶは、読み出し動作ＲＤと同じ時間で実行可能である。このため、消去ベリファイ動作ＥＲＳＶ中に、タイミング制御部１８は、読み出しアクティブ信号ＲＤＡＣＴと同じ周期でプログラムアクティブ信号ＰＧＭＡＣＴを生成してもよい。

図３０および図３１は、図５に示した半導体メモリＭＥＭの消去動作の例を示している。図２４と同じ動作および同じ表記については、詳細な説明は省略する。図３０は、消去動作におけるプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭの例を示している。プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭを実行中のメモリ領域Ｉ／Ｏは、読み出し動作が実行できない。読み出し動作が実行できないメモリ領域Ｉ／Ｏからの読み出しデータは、図２４と同様に、他のメモリ領域Ｉ／Ｏから読み出されるデータを用いて再生される。

図３１の最初のプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭ＜８＞は、データを消去するセクタＳＥＣ内の最終アドレス（ＲＡ＝６３、ＣＡ＝１５）の動作を示している。この例では、プリプログラムベリファイ動作ＰＰＧＭＶがパスし、内部消去動作ＥＲＳが開始される。内部消去動作ＥＲＳ中、読み出しデータは、全てのメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８から読み出し可能である。このとき、図２４と同様に、メモリ領域Ｉ／Ｏ８からの出力データはマスクされ、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ７から出力されるデータが読み出しデータとして出力される。

消去動作ＥＳＲ後、図２９と同様に、消去ベリファイ動作ＥＲＳＶが実行される。消去ベリファイ動作ＥＲＳＶにより読み出し動作が実行できないメモリ領域Ｉ／Ｏからの読み出しデータは、図２４と同様に、他のメモリ領域Ｉ／Ｏから読み出されるデータを用いて再生される。

図３２は、図５に示した半導体メモリＭＥＭの内部消去動作ＥＲＳにおけるメモリコア４０の状態の例を示している。図２５と同じ要素については、詳細な説明は省略する。図３２においても、図２５と同様に、メモリコア４０が５つのメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ３、Ｉ／Ｏ８と、２つのセクタＳＥＣ０−ＳＥＣ１を有する例を示す。

この例では、セクタＳＥＣ０内のメモリセルＭＣのデータを消去するために内部消去動作ＥＲＳが実行される。内部消去動作ＥＲＳの実行中に、セクタＳＥＣ１の読み出し動作が実行される。図２９で説明したように、内部消去動作ＥＲＳ中、全ての読み出し制御信号ＩＯＲＤ０−ＩＯＲＤ８が活性化され、全ての読み出しスイッチＲＳＷ２がオンする。読み出しコマンドが供給される前に読み出しスイッチＲＳＷ２を予めオンさせておくことで、読み出しコマンドに応答する読み出し動作を迅速に開始でき、アクセス効率を向上できる。内部消去動作ＥＲＳ中の読み出し動作では、セクタＳＥＣ１の全てのメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ３、Ｉ／Ｏ８からデータが読み出される。但し、内部消去動作ＥＲＳ中の読み出し動作では、メモリ領域Ｉ／Ｏ８からの出力データはマスクされ、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ２から出力されるデータが読み出しデータとして出力される。

なお、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭおよび消去ベリファイ動作ＥＲＳＶにおけるメモリコア４０の状態は、図２５と同様である。すなわち、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭおよび消去ベリファイ動作ＥＲＳＶが実行されるメモリ領域Ｉ／Ｏのローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに接続される。そして、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭおよび消去ベリファイ動作ＥＲＳＶが実行されるメモリ領域Ｉ／Ｏに保持されているデータは、他のメモリ領域Ｉ／Ｏからの読み出しデータを用いて再生される。

図３３は、図５に示した半導体メモリＭＥＭの消去動作の別の例を示している。図２４および図３１と同じ動作および同じ表記については、詳細な説明は省略する。この例では、セクタＳＥＣ０のアドレス（ＲＡ＝１８、ＣＡ＝３）のメモリ領域Ｉ／Ｏ２の消去ベリファイ動作ＥＲＳＶがフェイルし、内部消去動作ＥＲＳが再び実行される。内部消去動作ＥＲＳが完了後、同じアドレス（ＲＡ＝１８、ＣＡ＝３）の同じメモリ領域Ｉ／Ｏ２の消去ベリファイ動作ＥＲＳＶが再び実行される。その後、セクタＳＥＣ０内の残りの全てのアドレス値ＲＡ、ＣＡについて、メモリ領域Ｉ／Ｏ毎に消去ベリファイ動作ＥＲＳＶが実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プログラム動作ＰＧＭ、プログラムベリファイ動作ＰＧＭＶ、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが実行されている期間に、読み出しコマンドに応答して読み出し動作を実行でき、読み出しデータをデータ出力端子ＤＯに出力できる。

半導体メモリＭＥＭは、ラッチ回路を含み読み出し動作に使用するアドレスプリデコーダ２２と、ラッチ回路を含み書き込み動作および消去動作に使用するアドレスプリデコーダ２４とを独立に有している。このため、書き込み動作中または消去動作に、書き込み動作または消去動作に必要なアドレス信号ＡＤを保持しながら、読み出し動作に必要なアドレス信号ＡＤを受けて保持できる。したがって、書き込み動作中または消去動作中に、読み出し動作を並行して実行できる。

半導体メモリＭＥＭは、書き込み動作中または消去動作中のセクタＳＥＣに対する読み出しコマンドを受けたときに、読み出しコマンドを無効にし、読み出し動作の実行を禁止する。これにより、書き込み動作または消去動作と読み出し動作とが重複して実行されることを防止でき、半導体メモリＭＥＭの誤動作を防止できる。さらに、半導体メモリＭＥＭは、読み出しコマンドを無効にしたときに、セクタエラー信号ＳＥＲＲを出力する。これにより、半導体メモリＭＥＭにアクセスするＣＰＵ等のコントローラは、読み出しコマンドの無効を知ることができ、不正な読み出しデータを受けることを防止できる。この結果、システムＳＹＳの誤動作を防止でき、システムＳＹＳの信頼性を向上できる。

書き込みコマンドを受けないスタンバイ期間に、全ての読み出しスイッチＲＳＷ２はオンしておくことで、読み出しコマンドに応答する読み出し動作を迅速に開始でき、アクセス効率を向上できる。

半導体メモリＭＥＭは、データが読み出せないメモリ領域Ｉ／Ｏを、書き込み動作または消去動作の実行を制御しているステートマシーン１６の状態から認識できる。このため、パリティ生成部３２およびデータ再生部３６を半導体メモリＭＥＭに内部に形成することで、１ビットのパリティデータＤＷＰにより読み出しデータを再生できる。

図３４は、別の実施形態におけるアドレス制御部２０Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。アドレス制御部２０Ａを除く半導体メモリＭＥＭの構成は、図５と同様である。すなわち、アドレス制御部２０Ａが形成される半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。

アドレス制御部２０Ａは、コラムアドレスカウンタＣＡＣＯＵＮＴおよびコラムアドレスセレクタＣＡＳＥＬ１と、ロウアドレスカウンタＲＡＣＯＵＮＴおよびロウアドレスセレクタＲＡＳＥＬ１とが、図９に対して入れ替えて形成されている。すなわち、ロウアドレスカウンタＲＡＣＯＵＮＴはアドレスクロック信号ＡＣＬＫに同期してカウント動作し、内部ロウアドレス信号ＩＲＡの値を更新する。コラムアドレスカウンタＣＡＣＯＵＮＴは内部ロウアドレス信号ＩＲＡが一巡する毎にカウント動作し、内部コラムアドレス信号ＩＣＡの値を更新する。

コラムアドレスカウンタＣＡＣＯＵＮＴおよびロウアドレスカウンタＲＡＣＯＵＮＴは、プリプログラム動作ＰＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶおよび消去ベリファイ動作ＥＲＳＶが開始される前にリセットされ、カウンタ値がゼロに設定される。このため、コラムアドレスカウンタＣＡＣＯＵＮＴは、内部ロウアドレス信号ＩＲＡの最大値ＩＲＡｍａｘからゼロへの変化に同期してカウント動作する。アドレス制御部２０Ａのその他の構成は、図９に示したアドレス制御部２０と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図３５は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、図５に示したタイミング制御部１８および入力データ制御部３４の代わりに、タイミング制御部１８Ｂおよび入力データ制御部３４Ｂを有している。タイミング制御部１８Ｂは、タイミング制御部１８と同様に、動作制御部として動作する。半導体メモリＭＥＭのその他の構成は、図５と同様である。すなわち、半導体メモリＭＥＭは、フラッシュメモリである。なお、アドレス制御部２０の代わりに、図３４に示したアドレス制御部２０Ａが形成されてもよい。

タイミング制御部１８Ｂは、図５に示したタイミング制御部１８から第２サイクル信号２ＮＤＣＹＣ（図１６）を生成する機能を削除している。また、タイミング制御部１８Ｂは、消去動作時にアドレス制御部２０に供給するアドレスクロック信号ＡＣＬＫおよびシフトクロック信号ＳＣＫの生成間隔を、図５に示したタイミング制御部１８による生成間隔と相違させている。

例えば、アドレスクロック信号ＡＣＬＫは、タイミング制御部１８Ｂにより、各メモリ領域Ｉ／Ｏのプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭのペアが完了される毎に生成され、各メモリ領域Ｉ／Ｏの消去ベリファイ動作ＥＲＳＶが完了される毎に生成される。

例えば、シフトクロック信号ＳＣＫは、プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭのペアと、消去ベリファイ動作ＥＲＳＶとにおいて、アドレス値ＲＡ、ＣＡが一巡する毎に生成される。換言すれば、シフトクロック信号ＳＣＫは、各メモリ領域Ｉ／Ｏにおいて、全てのメモリセルＭＣに対するプリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭのペアの完了と、全てのメモリセルＭＣに対する消去ベリファイ動作ＥＲＳＶの完了とにそれぞれ応答して生成される。例えば、タイミング制御部１８Ｂは、アドレス値ＲＡ、ＣＡの一巡を、アドレス値がＲＡ＝６３、ＣＡ＝１５からＲＡ＝０、ＣＡ＝０に戻ることにより検出する。

これにより、選択されたセクタＳＥＣにおいて、メモリ領域Ｉ／Ｏ内の全てのメモリセルＭＣのプリプログラム動作ＰＰＧＭが完了する毎に、データが書き込まれるメモリ領域Ｉ／Ｏが切り換えられ、活性化される書き込み制御信号ＩＯＷＲおよび読み出し制御信号ＩＯＲＤが切り換えられる。また、選択されたセクタＳＥＣにおいて、メモリ領域Ｉ／Ｏ内の全てのメモリセルＭＣの消去ベリファイ動作ＥＲＳＶ毎に、データが書き込まれるメモリ領域Ｉ／Ｏが切り換えられ、活性化される書き込み制御信号ＩＯＷＲおよび読み出し制御信号ＩＯＲＤが切り換えられる。換言すれば、オンする書き込みスイッチＷＳＷ２および読み出しスイッチＲＳＷ２は、各メモリ領域Ｉ／Ｏの全てのプリプログラム動作ＰＰＧＭおよび全ての消去ベリファイ動作ＥＲＳＶがそれぞれ完了する毎に切り換えられる。

図３６は、図３５に示した入力データ制御部３４Ｂの例を示している。入力データ制御部３４Ｂは、図１６に示したシフトレジスタＳＦＴＲ１の代わりにシフトレジスタＳＦＴＲ２を有している。シフトレジスタＳＦＴＲ２は、第２サイクル信号２ＮＤＣＹＣを受けない。入力データ制御部３４Ｂのその他の構成は、図１５に示した入力データ制御部３４と同じである。

図３７は、図３６に示したシフトレジスタＳＦＴＲ２の例を示している。シフトレジスタＳＦＴＲ２は、シフトクロック信号Ｓ２ＣＫＣ０を生成する回路、フィードバックスイッチＦＢＳＷおよび出力信号ＯＵＴ８をラッチ回路ＩＬＴの入力接続するフィードバックパスを、図１６に示したシフトレジスタＳＦＴＲ１から削除している。シフトレジスタＳＦＴＲ２のその他の構成は、図１６に示したシフトレジスタＳＦＴＲ１と同じである。

図３８および図３９は、図３５に示した半導体メモリＭＥＭの消去動作の例を示している。図２４、図３０および図３１と同じ動作および同じ表記については、詳細な説明は省略する。図３８および図３９は、図３０および図３１に対応する動作を示している。この実施形態では、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭのペアおよび消去ベリファイ動作ＥＲＳＶにおいて、アドレス値ＲＡ、ＣＡが一巡した後に、メモリ領域Ｉ／Ｏが切り替わる。

例えば、図３８に示すように、消去動作の開始時において、プリプログラムベリファイ動作ＰＰＧＭＶおよびプリプログラム動作ＰＰＧＭのペアは、アドレス信号ＲＡ、ＣＡが一巡するまで、メモリ領域Ｉ／Ｏ０で実行される。同様に、図３９に示すように、消去ベリファイ動作ＥＲＳＶは、アドレス信号ＲＡ、ＣＡが一巡するまで、メモリ領域Ｉ／Ｏ０で実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭのペアおよび消去ベリファイ動作ＥＲＳＶにおいて、アドレス値ＲＡ、ＣＡが一巡した後に、メモリ領域Ｉ／Ｏが切り替わる半導体メモリＭＥＭにおいても、１つのセクタＳＥＣの書き込み動作中または消去動作中に、別のセクタＳＥＣの読み出し動作を実行でき、アクセス効率を向上できる。

図４０は、別の実施形態におけるメモリコア４０Ｃの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリコア４０Ｃを除く半導体メモリＭＥＭの構成は、図５と同様である。すなわち、メモリコア４０Ｃが形成される半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。

この実施形態では、メモリコア４０Ｃは、各セクタＳＥＣ０−ＳＥＣ３１において、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８毎にワードデコーダＷＤＥＣおよびセクタ選択制御回路ＳＳＥＬＣＮＴを有している。図６および図７に示した読み出しスイッチＲＳＷ１−ＲＳＷ２および書き込みスイッチＷＳＷ１−ＷＳＷ２は形成されない。図６および図７に示した読み出しスイッチＲＳＷ２を制御する読み出し制御信号ＩＯＲＤ０−ＩＯＲＤ８は、コラム制御回路ＹＳＥＬＣＮＴに供給され、コラムスイッチＹＳＷを制御するために使用される。図６および図７に示した書き込みスイッチＷＳＷ２を制御する書き込み制御信号ＩＯＷＲ０−ＩＯＷＲ８は、コラム制御回路ＹＳＥＬＣＮＴに供給され、コラムスイッチＹＳＷを制御するために使用される。

図６および図７に示した読み出しスイッチＲＳＷ１を制御する読み出し選択信号ＳＲＤ０−ＳＲＤ３１は、セクタ選択制御回路ＳＳＥＬＣＮＴに供給され、セクタスイッチＳＳＷを制御するために使用される。図６および図７に示した書き込みスイッチＷＳＷ１を制御する書き込み選択信号ＳＷＲ０−ＳＷＲ３１は、セクタ選択制御回路ＳＳＥＬＣＮＴに供給され、セクタスイッチＳＳＷを制御するために使用される。

この実施形態では、ワードデコーダＷＤＥＣおよびセクタ選択制御回路ＳＳＥＬＣＮＴがメモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８毎に形成されるため、各セクタＳＥＣにおいて、メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ８毎にワード線ＷＬを個別に選択できる。これにより、１つのセクタＳＥＣで書き込み動作を実行中に、同じセクタＳＥＣの読み出し動作を実行できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、この実施形態の半導体メモリＭＥＭでは、図９に示したアドレス制御部２０の代わりに図３４に示したアドレス制御部２０Ａが形成されてもよい。また、図１５に示した入力データ制御部３４の代わりに図３６に示した入力データ制御部３４Ｂが形成されてもよい。

図４１は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン等の基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。

例えば、システムＳＹＳは、上述した半導体メモリＭＥＭのいずれかと、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）および周辺回路ＰＥＲＩ１、ＰＥＲＩ２とを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩ１、ＰＥＲＩ２および半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。例えば、半導体メモリＭＥＭは、システムＳＹＳで使用され、順次更新されるパラメータやデータを保持する。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。

ＣＰＵは、ＲＯＭに格納されているプログラムを実行し、半導体メモリＭＥＭにアクセスし、システムＳＹＳの動作を制御する。すなわち、ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するコントローラとして動作する。各周辺回路ＰＥＲＩ１、ＰＥＲＩ２は、システムＳＹＳに接続される入力装置または出力装置等を制御する。入力装置は、スイッチ、マイク、カメラ、タッチパネル、スイッチ等である。出力装置は、ディスプレイ、スピーカー、プリンタ等である。

図４２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態の半導体メモリＭＥＭは、図５に示した入力データバッファ２６、出力データバッファ２８、入力データ制御部３４、出力データ制御部３８およびメモリコア４０の代わりに入力データバッファ２６Ｄ、出力データバッファ２８Ｄ、入力データ制御部３４Ｄ、出力データ制御部３８Ｄおよびメモリコア４０Ｄを有している。また、半導体メモリＭＥＭは、図５に示したパリティ生成部３２およびデータ再生部３８を有していない。半導体メモリＭＥＭのその他の構成は、図５と同様である。すなわち、半導体メモリＭＥＭは、フラッシュメモリである。

なお、アドレス制御部２０の代わりに、図３４に示したアドレス制御部２０Ａが形成されてもよい。また、タイミング制御部１８の代わりに図３５に示したタイミング制御部１８Ｂが形成されてもよい。このとき、入力データ制御部３４Ｄは、図１６に示したシフトレジスタＳＦＴＲ１の代わりに図３７に示したシフトレジスタＳＦＴＲ２を有する。

入力データバッファ２６Ｄは、データ入力端子ＤＩ（ＤＩ０−ＤＩ７）およびパリティデータ入力端子ＤＩＰ（ＤＩＰ０−ＤＩＰ３）を介して書き込みデータおよびパリティデータを受け、書き込みデータ線ＤＷ０−７およびパリティデータ線ＤＷＰ０−３に出力する。入力データバッファ２６Ｄは、パリティデータ入力端子ＤＩＰを介して４ビットのパリティデータを受けることを除き、図５に示した入力データバッファ２６と同じ回路である。

出力データバッファ２８Ｄは、読み出し動作時に出力データ制御部３６から受ける読み出しデータＯＤ（ＯＤ０−７）およびパリティデータＯＤＰ（ＯＤＰ０−３）をデータ出力端子ＤＯ（ＤＯ０−７）およびパリティデータ出力端子ＤＯＰ（ＤＯＰ０−３）に出力する。出力データバッファ２８Ｄは、４ビットのパリティデータＯＤＰをパリティデータ出力端子ＤＯＰに出力することを除き、図５に示した出力データバッファ２８と同じ回路である。

入力データ制御部３４Ｄは、書き込み動作中のプログラム動作ＰＧＭおよび消去動作中のプリプログラム動作ＰＰＧＭにおいて、並列の書き込みデータＤＷ（ＤＷ０−７、ＤＷＰ０−３）を直列の入力データＩＤ（ＩＤ０−７、ＩＤＰ０−３）としてアンプＡＭＰに順に出力する。また、入力データ制御部３４Ｄは、アンプＡＭＰに供給される入力データＩＤに対応する書き込み制御信号ＩＯＷＲ（ＩＯＷＲ０−ＩＯＷＲ１１のいずれか）をハイレベルに活性化し、入力データＩＤに対応しない読み出し制御信号ＩＯＲＤ（ＩＯＲＤ０−ＩＯＲＤ１１の１つを除く全て）をハイレベルに活性化する。書き込み制御信号ＩＯＷＲ８−１１および読み出し制御信号ＩＯＲＤ８−１１は、パリティデータＤＷＰ０−３に対応するメモリ領域Ｉ／Ｏ８−Ｉ／Ｏ１１のアクセスを制御するために生成される。入力データ制御部３４Ｄは、書き込みＤＷＰ０−３、書き込み制御信号ＩＯＷＲ８−１１および読み出し制御信号ＩＯＲＤ８−１１を出力することを除き、図５に示した入力データ制御部３４と同じ回路である。入力データ制御部３４Ｄの例は、図４３に示す。

出力データ制御部３８Ｄは、出力データＯＤ０−ＯＤ７、ＯＤＰ０−ＯＤＰ３を受け、受けた出力データを出力データバッファ２８Ｄに出力する。出力データ制御部３８Ｄは、パリティデータである出力データＯＤＰ０−ＯＤＰ３を出力することを除き、図５に示した出力データ制御部３８と同じ回路である。

メモリコア４０Ｄは、メモリ領域Ｉ／Ｏが９個から１２個（Ｉ／Ｏ０−Ｉ／Ｏ１１）に増えていることを除き、図５に示したメモリコア４０と同様である。メモリ領域Ｉ／Ｏ０−Ｉ／Ｏ７は、データ入力端子ＤＩ０−ＤＩ７で受けるデータを保持し、メモリ領域Ｉ／Ｏ８−Ｉ／Ｏ１１は、パリティデータ入力端子ＤＩＰ０−ＤＩＰ３で受けるパリティデータを保持する。なお、メモリ領域Ｉ／Ｏの数が増えるため、アンプＡＭＰの数やコラムスイッチＹＳＷの数などは増える。これに伴い、コラム制御回路ＹＳＥＬＣＮＴ等が生成するコラム選択信号ＹＳＥＬ等の制御信号の数は増える。

図４３は、図４２に示した入力データ制御部３４Ｄの例を示している。入力データ制御部３４Ｄは、書き込みデータＤＷ（ＤＷ０−７、ＤＷＰ０−３）のビット数の増加に伴い、内部データ信号ＩＤＩ０−１１、スキップ信号ＳＳＫＩＰ０−１１、出力信号ＯＵＴ０−１１のビット数を増加している。このため、シフトレジスタＳＦＴＲ１のステージＳＴＧの数は、１２個である。入力データ制御部３４Ｄのその他の構成は、図１５に示した入力データ制御部３４と同様である。

図４４は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。図４１と同じ要素については、詳細な説明は省略する。システムＳＹＳは、図４１のシステムＳＹＳにエラー訂正システムＥＣＣＳＹＳを追加して形成されている。システムＳＹＳのその他の構成は、図４１のシステムＳＹＳと同じである。すなわち、システムＳＹＳは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。

エラー訂正システムＥＣＣＳＹＳは、パリティ生成部およびデータ再生部を有している。パリティ生成部は、半導体メモリＭＥＭに書き込むための書き込みデータＷＤ０−ＷＤ７をシステムバスＳＢＵＳから受け、データ入力信号ＤＩ０−７として半導体メモリＭＥＭに出力する。また、パリティ生成部は、書き込みデータＷＤ０−ＷＤ７を用いて、パリティデータ入力信号ＤＩＰ０−３を生成し、半導体メモリＭＥＭに出力する。そして、データ入力信号ＤＩ０−７およびパリティデータ入力信号ＤＩＰ０−３のうち論理０の信号に対応するメモリセルＭＣの書き込み動作が実行される。

データ再生部は、半導体メモリＭＥＭの読み出し動作時に、半導体メモリＭＥＭからデータ出力信号ＤＯ０−７およびパリティデータ出力信号ＤＯＰ０−３を受ける。データ再生部は、データ出力信号ＤＯ０−７に含まれるエラーをパリティデータ出力信号ＤＯＰ０−３を用いて訂正し、読み出しデータ信号ＲＤ０−７としてシステムバスＳＢＵＳに出力する。すなわち、データ再生部は、書き込み動作または消去動作により、メモリセルＭＣから読み出せないデータ出力信号ＤＯ０−７のいずれかを、データ出力信号ＤＯ０−７およびパリティデータ出力信号ＤＯＰ０−３に基づいて再生する。

半導体メモリＭＥＭがプログラムベリファイ動作ＰＧＭＶ、プログラム動作ＰＧＭ、プリプログラムベリファイ動作ＰＰＧＭＶ、プリプログラム動作ＰＰＧＭおよびプログラムベリファイ動作ＰＰＧＭＶのいずれかを実行しているとき、エラー訂正システムＥＣＣＳＹＳは、どのメモリ領域Ｉ／Ｏの書き込み動作または消去動作を実行しているか判断できない。すなわち、エラー訂正システムＥＣＣＳＹＳは、書き込み動作または消去動作により、データ出力信号ＤＯ０−７のどのビットにエラーが発生しているか判断できない。しかし、この実施形態では、８ビットのデータに対して４ビットのパリティデータを付加することで、データ出力信号ＤＯ０−７中の１ビットのエラー検出とエラー訂正を実行できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、半導体メモリＭＥＭが、図５に示したパリティ生成部３２およびデータ再生部３８を有していないときにも、システムＳＹＳ上にエラー訂正システムＥＣＣＳＹＳを形成することで、書き込み動作中および消去動作中に読み出し動作を実行できる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥クロックバッファ；１２‥コマンドデコーダ；１４‥アドレスバッファ；１６‥ステートマシーン；１８、１８Ｂ‥タイミング制御部；２０、２０Ａ‥アドレス制御部；２２、２４‥アドレスプリデコーダ；２６、２６Ｄ‥入力データバッファ；２８、２８Ｄ‥出力データバッファ；３０‥出力バッファ；３２‥パリティ生成部；３４、３４Ｂ、３４Ｄ‥入力データ制御部；３６‥データ再生部；３８、３８Ｄ‥出力データ制御部；４０、４０Ｃ、４０Ｄ‥メモリコア；ＡＭＰ‥アンプ；ＡＭＰＣＮＴ‥アンプ制御回路；ＡＲＹ‥メモリセルアレイ；ＣＴ‥セルトランジスタ；ＤＴ‥データ線；ＤＷ‥書き込みデータ；ＤＷＰ‥パリティデータ；ＥＣＣＳＹＳ‥エラー訂正システム；ＥＲＳ‥内部消去動作；ＥＲＳＶ‥消去ベリファイ動作；ＩＤＣＮＴ‥入力データ制御部；Ｉ／Ｏ‥メモリ領域；ＭＢＬＫ‥メモリブロック；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＧＭ‥プログラム動作；ＰＧＭＶ‥プログラムベリファイ動作；ＰＰＧＭＶ‥プリプログラムベリファイ動作；ＲＡＳＥＬ２‥ロウアドレスセレクタ；ＲＤ‥読み出し動作；ＲＤＣ‥読み出しコマンド；ＲＲＰＤＡ‥ロウプリデコードアドレス信号；ＲＳＷ１、ＲＳＷ２‥読み出しスイッチ；ＳＥＣ‥セクタ；ＳＥＲＲ‥セクタエラー信号；ＳＦＴＲ１、ＳＦＴＲ２‥シフトレジスタ；ＳＳＥＬＣＮＴ‥セクタ選択制御回路；ＳＳＷ‥セクタスイッチ；ＳＷ‥スイッチ部；ＳＷＣＮＴ‥スイッチ制御部；ＳＹＳ‥システム；ＷＢＳＥＬ‥書き込みビットセレクタ；ＷＤＥＣ‥ワードデコーダ；ＷＤＲＶ‥ワードドライバ；ＷＬ‥ワード線；ＷＲＣ‥書き込みコマンド；ＷＲＰＤＡ‥ロウプリデコードアドレス信号；ＷＳＷ１、ＷＳＷ２‥書き込みスイッチ；ＹＳＥＬＣＮＴ‥コラム制御回路；ＹＳＷ‥コラムスイッチ

Claims (13)

1. 複数ビットの書き込みデータおよび前記書き込みデータのパリティデータをビット毎に保持するメモリセルを含む複数のメモリ領域を有する複数のメモリブロックと、
   前記書き込みデータおよび前記パリティデータの前記ビットにそれぞれ対応する複数のデータ線と、
   前記各データ線に対応する前記各メモリ領域と前記各データ線との間に直列に接続される第１書き込みスイッチおよび第２書き込みスイッチと、
   前記各データ線に対応する前記各メモリ領域と前記各データ線との間に直列に接続される第１読み出しスイッチおよび第２読み出しスイッチと、
   書き込みコマンドに応答して、前記メモリブロックの１つである書き込みメモリブロックに前記書き込みデータおよび前記パリティデータを順に書き込むために、並列の前記書き込みデータおよび前記パリティデータを対応する前記データ線に順に供給する入力動作を実行する入力データ制御部と、
   前記入力動作が実行されるときに、前記書き込みメモリブロックに対応する前記第１書き込みスイッチをオンし、前記書き込みデータおよび前記パリティデータが順に供給される前記データ線である書き込みデータ線に対応する第２書き込みスイッチを順にオンする第１スイッチ動作を実行し、読み出しコマンドに応答して、前記書き込みメモリブロックを除く前記メモリブロックの１つである読み出しメモリブロックに対応する前記第１読み出しスイッチをオンし、前記読み出しメモリブロックの前記メモリ領域のうち、前記書き込みデータおよび前記パリティデータが供給されていない前記データ線である読み出しデータ線に対応する前記メモリ領域から前記データ線にデータを読み出すために、前記読み出しデータ線に対応する前記第２読み出しスイッチをオンする第２スイッチ動作を前記第１スイッチ動作と並行して実行するスイッチ制御部と
   を備えていることを特徴とする半導体メモリ。
2. 前記書き込み動作において、前記書き込みメモリブロックに前記書き込みデータおよび前記パリティデータを順に書き込むプログラム動作および前記書き込みメモリブロックに前記書き込みデータおよび前記パリティデータが書き込まれたことを確認するプログラムベリファイ動作を実行するために前記入力データ制御部の動作および前記スイッチ制御部の動作を制御する動作制御部を備え、
   前記スイッチ制御部は、前記プログラム動作および前記プログラムベリファイ動作が実行されるときに、前記第１スイッチ動作を実行すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記スイッチ制御部は、前記第２書き込みスイッチをそれぞれオンするための書き込み制御信号と、前記書き込み制御信号の論理と逆の論理を有し、前記第２読み出しスイッチをそれぞれオンするための読み出し制御信号とを生成する信号生成回路を備えていること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
4. 前記各メモリブロックの前記メモリ領域に共通に配線され、前記メモリセルに接続される複数のワード線と、
   前記メモリブロックを示すブロックアドレス信号と、前記各メモリブロック内の前記ワード線を示すロウアドレス信号とを受けるアドレスバッファと、
   前記書き込みコマンドとともに受ける前記ロウアドレス信号を保持してデコードし、書き込みデコードアドレス信号を生成する書き込みデコード回路と、
   前記読み出しコマンドとともに受ける前記ロウアドレス信号を保持してデコードし、読み出しアドレスデコード信号を生成する読み出しデコード回路と、
   前記メモリブロックに対応してそれぞれ設けられ、前記ブロックアドレス信号に応じて選択される複数のワードデコーダとを備え、
   前記各ワードデコーダは、
   前記ブロックアドレス信号に応じて活性化され、前記書き込みコマンドに応答して前記書き込みデコードアドレス信号を選択し、前記読み出しコマンドに応答して前記読み出しデコードアドレス信号を選択するアドレスセレクタと、
   前記アドレスセレクタにより選択される前記書き込みデコードアドレス信号または前記読み出しデコードアドレス信号に応じて、前記ワード線の１つを選択するワード線ドライバと、
   を備えていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
5. 前記メモリブロックのいずれかである消去メモリブロックに保持されているデータを消去する消去コマンドに応答して、前記消去メモリブロックの全ての前記メモリセルにデータを書き込むプリプログラム動作、前記消去メモリブロックの全ての前記メモリセルにデータが書き込まれたことを確認するプリプログラムベリファイ動作、前記消去メモリブロックの全ての前記メモリセルに書き込まれたデータを消去する内部消去動作、および前記消去メモリブロックの全ての前記メモリセルのデータが消去されたことを確認する消去ベリファイ動作を実行するために前記入力データ制御部の動作および前記スイッチ制御部の動作を制御する動作制御部と、
   前記プリプログラム動作および前記プリプログラムベリファイ動作が実行されるときと、前記消去ベリファイ動作が実行されるときに、前記消去メモリブロック内の前記ワード線を示す内部ロウアドレス信号をそれぞれ順に生成するアドレス制御部と
   備え、
   前記書き込みデコード回路は、前記プリプログラム動作および前記プリプログラムベリファイ動作が実行されるときと、前記消去ベリファイ動作が実行されるときに、前記内部ロウアドレス信号を保持してデコードし、書き込みデコードアドレス信号を生成し、
   前記入力データ制御部は、前記プリプログラム動作時に、前記消去メモリブロックに前記書き込みデータおよび前記パリティデータを順に書き込むために前記入力動作を実行し、
   前記スイッチ制御部は、前記プリプログラム動作、前記プリプログラムベリファイ動作および前記消去ベリファイ動作が実行されるときに、前記第１スイッチ動作を実行すること
   を特徴とする請求項４記載の半導体メモリ。
6. 前記動作制御部は、前記プリプログラム動作および前記プリプログラムベリファイ動作のペアの完了毎と、前記消去ベリファイ動作毎にアドレスクロックを生成し、
   前記アドレス制御部は、前記アドレスクロックに応答して次の前記内部ロウアドレス信号を生成し、
   前記入力データ制御部は、前記各メモリ領域の全ての前記メモリセルに対する前記プリプログラム動作および前記プリプログラムベリファイ動作のペアの完了と、前記各メモリ領域の全ての前記メモリセルに対する前記消去ベリファイ動作の完了とにそれぞれ応答して、前記書き込みデータまたは前記パリティデータを供給する前記データ線を切り換え、
   前記スイッチ制御部は、前記各メモリ領域の全ての前記メモリセルに対する前記プリプログラム動作および前記プリプログラムベリファイ動作のペアの完了と、前記各メモリ領域の全ての前記メモリセルに対する前記消去ベリファイ動作の完了とにそれぞれ応答して、オンする前記第２書き込みスイッチ回路を切り換えること
   を特徴とする請求項５記載の半導体メモリ。
7. 前記スイッチ制御部は、前記内部消去動作中に、全ての前記第２書き込みスイッチをオフし、全ての前記第２読み出しスイッチをオンすること
   を特徴とする請求項６に記載の半導体メモリ。
8. 前記読み出しコマンドとともに受けるアドレス信号が前記書き込みメモリブロックを示すときに、前記読み出しコマンドを無効にするエラー制御回路を備えていること
   を特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体メモリ。
9. 前記エラー制御回路により前記読み出しコマンドが無効にされるときに、エラー信号を半導体メモリの外部に出力するエラー端子を備えていること
   を特徴とする請求項８に記載の半導体メモリ。
10. 前記スイッチ制御部は、前記書き込みコマンドを受けないスタンバイ期間に、全ての前記第２書き込みスイッチをオフし、全ての前記第２読み出しスイッチをオンすること
    を特徴とする請求項１ないし請求項９のいずれか１項に記載の半導体メモリ。
11. データ入力端子で受ける前記書き込みデータの前記パリティデータを生成するパリティ生成部と、
    前記書き込みデータまたは前記パリティデータが前記書き込みデータ線に供給されることにより、前記メモリセルから読み出せないデータを、前記読み出しデータ線に読み出されるデータに基づいて再生するデータ再生部と
    を備えていることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体メモリ。
12. 請求項１ないし請求項１１のいずれか１項に記載の半導体メモリと、
    前記半導体メモリのアクセスを制御するコントローラと
    を備えていることを特徴とするシステム。
13. 請求項１ないし請求項１０のいずれか１項に記載の半導体メモリと、
    前記半導体メモリのアクセスを制御するコントローラと、
    前記コントローラから受ける前記書き込みデータの前記パリティデータを生成し、生成した前記パリティデータを前記半導体メモリに供給するパリティ生成部と、
    前記書き込みデータまたは前記パリティデータが前記書き込みデータ線に供給されることにより、前記メモリセルから読み出せないデータを、前記読み出しデータ線に読み出され、前記半導体メモリから受けるデータに基づいて再生するデータ再生部と
    を備えていることを特徴とするシステム。

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