JP5270598B2 - 不揮発性記憶装置 - Google Patents

Description

本発明は、不揮発性記憶装置における動作情報の設定に関するものであり、特に、電源投入時やリセット時の初期化動作に関するものである。

特許文献１に開示されている不揮発性半導体記憶装置では、電源投入時、メモリセルアレイ内に備えられている初期設定データ領域からデータラッチ回路に、初期設定データがラッチされる。具体的には図１１に示すように、電源投入を検出すると、パワーオンリセットがかかり（Ｓ１１０）、一定時間の待機（Ｓ１２０）の後、レディ／ビジー信号（Ｒ／Ｂ）をＢｕｓｙ状態にセットする（Ｓ１３０）。そして、不良アドレスデータ、制御電圧値データ、およびその他の初期設定データを読み出してセットする（Ｓ１４０乃至Ｓ１６０）。全ての初期設定データの読み出しが終了したら、Ｒ／ＢをＲｅａｄｙ状態（スタンバイ状態）にセットする（Ｓ１７０）。Ｒ／ＢのＢｕｓｙ状態により、外部に、アクセス禁止が知らせられる。

電源投入の検知から初期設定データのデータラッチ回路へのラッチに至る初期設定動作は、電源投入に応じて自動的に制御されるように、書き込み、消去の動作制御を行う制御回路に予めプログラムされている。制御回路の起動により、初期設定データが、通常のデータ読み出しと同じデコード回路とセンスアンプ回路により読み出される。
また、特許文献１と類似するものとして特許文献２がある。特許文献２は特許文献１に加えて、初期設定データの読み込みはチップ内部で生成された内部クロックに基づいて行われるということを前提に、この内部クロックは、プロセスばらつきをキャンセルするためのトリミングデータによる調整を受けていないと周期のばらつきが大きくなり、長周期側にばらついた場合には待ち時間が長くなることを課題にして、電源投入後に初期設定データのうちクロック発生回路が発生させるクロックの周期を調整するためのクロック周期調整データが最初に読み出され、クロック発生回路が発生させるクロックの周期の調整がなされる。この調整の終了後、残余の初期設定データが読み込まれる。すなわち、残余の初期設定データは、クロック周期調整データに基づき調整された動作クロックに基づき読み出されることを開示する。特許文献２も特許文献１同様に、不良アドレスデータＳ６、制御電圧値データＳ７、およびその他の初期設定データＳ８を読み出してセットするまで、Ｒ／ＢのＢｕｓｙ状態により、外部に、アクセス禁止が知らせられる。
尚、その他の関連技術文献として、特許文献３がある。

特開２００１−１７６２９０号公報（第０００９段落、第００２１段落） 特開２００３−１７８５８９号公報（第０００８段落、第００１０段落） 特開昭６０−２０５４２８号公報

特許文献１および２では、電源投入から、全ての初期設定データがデータラッチ回路にラッチされるまでの間は、外部からのアクセスが禁止されるＢｕｓｙ状態のＲ／Ｂが出力されることにより、初期設定が完了しない状態での誤った外部アクセスを防止するものではある。

しかしながら、不揮発性記憶装置の初期設定データとは、例えば、各種動作時の回路定数の設定情報であることのほか、不良メモリセル等の救済を図る冗長アドレスの設定情報や、セクタに代表される所定記憶領域に対する書き込みの可否、いわゆるライトプロテクト機能の設定情報等が含まれるところ、これらの情報は、不揮発性記憶装置の大容量化に伴い増大する傾向にある。このことは、電源投入時に、初期設定データ領域から初期設定データを読み出しデータラッチ回路にラッチする際の所要時間が増大することを意味する。また、増大する初期設定データを格納するに当たっては、通常データの格納領域であるメモリセルアレイの一画を初期設定データ領域として割り当てることが便宜である。

メモリセルアレイの一画に備えられている初期設定データ領域からの初期設定データの読み出しの間、メモリセルアレイに対して通常のアクセス動作を行うことはできず、初期設定データの増大に伴って、長時間のＢｕｓｙ状態が維持され続ける結果、電源投入時の初期設定に多大な時間を必要とするおそれがあり問題である。

特に、不揮発性記憶装置がシステムに組み込まれ、システム起動時のブートプログラムやアプリケーションプログラム等が格納されている場合に、電源投入からブートプログラムが起動するまでの時間、または電源投入からアプリケーションプログラムが起動するまでの時間が、長大となるおそれがあり問題である。

本発明は前記背景技術の少なくとも１つの問題点を解消するためになされたものであり、電源投入時やリセット時に行われる不揮発性記憶装置の初期化動作において、初期化動作と外部アクセス動作とを好適に制御すると共に動作情報の読み出しを効率的に行うことにより、不揮発性記憶装置に対する読出しアクセス動作を、初期化動作の開始から短時間で可能とすることを目的とする。

また、本発明に係る不揮発性記憶装置は、初期化動作時に設定される動作情報が、メモリセルアレイに格納されてなる不揮発性記憶装置であって、読出しアクセス動作時にメモリセルアレイより情報の読出しを行う読出し増幅器と、書換えアクセス動作の際に書換え状態の確認を行うベリファイ増幅器と、動作情報が格納されており、ベリファイ増幅器を介して読出し制御される第１メモリ領域と、第１メモリ領域より動作情報が読み出される読出し制御に並行して、第１メモリ領域とは独立して外部から読出し増幅器を介して読出し制御される第２メモリ領域とを備えることを特徴とする。

本発明に係る不揮発性記憶装置では、不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて読出し制御により読み出され、第２メモリ領域は、読出し制御に並行して外部から読出し制御される。

これにより、第１メモリ領域と第２メモリ領域とは互いに独立してアクセス制御が行われるので、第１メモリ領域に対して動作情報の読出しを行いながら、第２メモリ領域に対して通常の読出し制御を行うことができる。不揮発性記憶装置の大容量化に伴い動作情報量が増大し、これらの動作情報が、通常データの格納されているメモリセルアレイの一画に格納される場合においても、全ての動作情報の読出しを待つことなく、不揮発性記憶装置からの読出し制御を初期化動作における動作情報の読出しと並行して行うことができる。第１メモリ領域から動作情報の読み出し動作を行いながら、第２メモリ領域から、ブートプログラムやアプリケーションプログラムを含む通常のデータ読出しを行うことができる。

また、通常の書換えアクセス動作の際に書換え状態の確認（ベリファイ）を行うベリファイ増幅器を使用して、初期化動作時に、動作情報の読出しを行う。

これにより、初期化動作時に行われる動作情報の読出しには、通常の読出しアクセス動作において使用される増幅器とは異なるベリファイ増幅器を使用するので、ベリファイ増幅器により動作情報の読出しを行いながら、読出しアクセス動作を並行して行うことができる。

本発明によれば、電源投入時やリセット時に行われる初期化動作時の動作情報の読出しを、動作情報のうちの読出し動作情報を優先して行うと共に、動作情報の読み出し動作と読出しアクセス動作とに使用される増幅器を使い分けるので、初期化動作と外部アクセス動作とが好適に制御されると共に、動作情報の読み出し動作が効率的に行われ、不揮発性記憶装置に対する読出しアクセス動作を早期に可能とすることができる。

本発明の実施形態を実現する不揮発性記憶装置の回路ブロック図である。 本発明の第１実施形態の初期化動作を示すフロー図である。 第１実施形態の初期化動作時におけるステータス信号を例示する波形図である。 第１実施形態において、情報を読み出すセンスアンプを制御する回路ブロックである。 本発明の第２実施形態の初期化動作を含む書換え制御動作を示すフロー図である。 図５のフローのうち、プリプログラムの処理を示すフロー図である。 第２実施形態において、情報を読み出すセンスアンプを制御する回路ブロックである。 バースト読出し動作が可能な、ビット線と読出しセンスアンプとの回路構成を示す回路ブロック図である。 （Ａ）は、図８の回路構成においてバースト読出し動作が行われる際の動作波形図である。（Ｂ）は、図８の回路構成において初期化動作が行われる際の動作波形図である。 ベリファイ増幅器に接続されるリファレンスセル部の回路構成例を示す回路図である。 特許文献１の初期化動作を示すフロー図である。

以下、本発明の不揮発性記憶装置の初期化制御方法、および不揮発性記憶装置について具体化した実施形態を、図１乃至図１０に基づき図面を参照しつつ詳細に説明する。

図１は、後述する第１および第２実施形態の不揮発性記憶装置を実現する回路ブロック図である。図１の不揮発性記憶装置では、メモリセルアレイ領域５Ａ、５Ｂごとに、各々独立してアクセス制御が可能な（非排他動作の）複数のバンク２１Ａ、２１Ｂが備えられている。メモリセルアレイ領域５Ａ、５Ｂは、消去の最小単位である任意不揮発性メモリセル数のラージセクタやスモールセクタと呼ばれる小ブロックのメモリアレイで構成される。ここで、スモールセクタとラージセクタは、一般的に１セクタ内のメモリ素子容量が違い、ラージセクタにある任意不揮発性メモリセル数はスモールセクタに比して多い。更に、ラージセクタやスモールセクタを欠陥救済するための（図示しない）冗長セクタも含まれる。また、ビット線単位で冗長救済するコラム冗長メモリセルもラージセクタやスモールセクタや冗長セクタ内にそれぞれ備えられる。また、各バンク２１Ａ、２１Ｂには、冗長救済の構成を備えていない非冗長メモリ領域１、２を備えている。非冗長メモリ領域１、２には、任意不揮発性メモリセル数で構成されたブートセクタが存在する。一般的に前記ブートセクタはシステム起動時のブートプログラムを格納し、スモールセクタにはアプリケーションプログラムが格納され、ラージセクタには動画や音声情報等の一般データが格納される。

これらのメモリ領域へのアクセス動作は、コマンド端子ＣＭＤより入力されるコマンド信号が、コマンドデコーダ１６においてデコードされることにより行われる。コマンドデコーダ１６においてデコードされたコマンド信号は制御回路７に送られる。制御回路７は、コマンド信号に応じて、アドレスレジスタ１２、電圧発生回路１４、読出しセンスアンプ３、ベリファイセンスアンプ４、および動作情報を記憶する揮発性記憶部である動作情報ラッチ部６を制御する。動作情報ラッチ部の回路形式は、一般的なレジスタ形式でもインバータラッチ形式でもよい。ここで、電圧発生回路１４とは、ロウデコーダ１８Ａ、１８Ｂ、コラムデコーダ１９Ａ、１９Ｂ、メモリ領域等に対して、読出し／書換えアクセス動作に必要となるバイアス電圧を供給する回路である。読出しセンスアンプ３は出力バッファ１７に接続され不揮発性メモリのデータを外部Ｉ／Ｏ端子である出力端子Ｄ０に出力し、ベリファイセンスアンプ４は、後述する不揮発性メモリの書換え（プログラムまたはイレーズ）時に使用される検証用のセンスアンプであり、ベリファイセンスアンプ４は外部Ｉ／Ｏ端子に接続されない。

また、アドレス端子ＡＤＤからアドレスバッファ１５を介してアドレスレジスタ１２に入力されるアドレス信号は、必要に応じて一致検出部１３において冗長救済判定された上で、ロウでコーダ１８Ａ、１８Ｂおよびコラムデコーダ１９Ａ、１９Ｂによりメモリ領域内のアドレス選択が行われる。読出しアクセス動作を示すコマンド信号に対しては、入力されるアドレス信号に応じて、コラムデコーダから読み出される情報が読出しセンスアンプ３で増幅され、読出しデータ線ＲＤＢを介して出力バッファ１７から出力端子ＤＯに出力される。

不揮発性記憶装置では、読出しアクセス動作の際に必要となる各種回路の動作タイミング情報やバイアス電圧値の設定情報等の読出し動作情報、冗長救済を行うロウアドレスやコラムアドレス等の冗長情報、および書換えアクセス動作の際に必要となるバイアス電圧値の設定情報やライトプロテクト情報等の書換え動作情報が、メモリ領域内の、例えば、非冗長メモリ領域に予め格納されており、電源投入やリセット入力に伴う初期化動作の際に、動作情報ラッチ部６に予め読み出され設定されることが必要である。読出し／書換えアクセス動作や冗長救済のためには、これらの動作情報が必要であるところ、メモリ領域に格納されたこれらの情報をその都度読み出すとすると、通常のアクセス動作との間で、アクセス動作の競合が発生する結果、アクセス動作が遅れてしまうおそれや、正常に動作しないおそれがある。

また、不揮発性記憶装置が大容量化するに伴い、予め設定しておくべき動作情報も増大の一途をたどり、通常のメモリ領域とは別に専用のメモリ領域を備えた場合の占有面積の増大が多大となってしまう。これを解決するために、通常のメモリ領域の一画を割り当てて予め動作情報を格納しておき、初期化動作に応じて動作情報ラッチ部６に読み出すという制御構成が一般的に使用されてきている。

電源投入を検出するパワーオンリセット回路１１からの制御信号、および不図示のリセット信号が制御回路７に入力される。制御回路７は、読出しセンスアンプ３やベリファイセンスアンプ４を制御し、非冗長メモリ領域１または／および非冗長メモリ領域２に格納されている動作情報を読み出す。また、動作情報ラッチ部６を制御して、これらのセンスアンプ３、４により読み出された動作情報をラッチする。更に、後述する所定のタイミングにより、動作情報ラッチ部６から各種の動作情報を読み出して、電圧発生回路１４や一致検出部１３を制御する。

また、制御回路７にはコマンドデコーダ１６からコマンド信号が入力されると共に、アドレスバッファ１５からコマンド信号に応じてアドレス信号が入力される。所定アドレスに対する読出し／書換えアクセス動作の指令が外部より入力される場合である。制御回路７は、初期化動作の実行中である場合、入力されるコマンド信号の種別、およびアクセス対象のアドレス信号に応じて、アクセス動作が可能か否かを示すステータス信号を出力する。ステータス信号は、ステータス出力部８を介してステータス端子ＳＴに出力される。

ここで、ステータス端子ＳＴとは、専用の端子を備える構成とすることができる他、図３において後述するように、図示しないデータ端子ＤＱｘ（ｘは、例えば、０乃至２）を利用することもできる。ここで、データ端子ＤＱｘとは、データ出力端子、あるいは外部Ｉ／Ｏ端子であるデータ入出力端子をいう。図１では、例えば、出力端子ＤＯである。

初期化動作において読み出される動作情報は、メモリ領域の一画に格納されるが、この領域は、メモリ領域のうち冗長救済が行われない非冗長メモリ領域１または／および２に格納されていることが好ましい。冗長救済が行われるべきアドレスについての情報等の冗長情報も、動作情報として格納されており、冗長情報が動作情報ラッチ部６にラッチされた後でなければ、一致検出部１３において冗長救済すべきメモリセルが確定しない。このため、冗長情報がラッチされるまでの動作情報の読出し段階では、冗長救済の可能なメモリセルアレイ領域５Ａ、５Ｂに対するアクセス動作は行うことはできないからである。

後述するように、動作情報の読出し順序としては、読出し条件を設定する読出し動作情報を優先的に読み出すことが好ましい。これにより、読出しアクセス動作を行う際の動作条件が設定できるため、その他の動作情報を読出す初期化動作が継続していても、非冗長メモリ領域１または／および２からの読出しアクセス動作が可能となるからである。非冗長メモリ領域１または／および２に、システムの起動用のプログラムであるブートプログラムを格納しておけば、初期化動作に並行して通常の読出しアクセス動作が実行されてブートプログラムを読み出すことができる。システムの起動が可能となり、電源投入やリセット後のシステムの立ち上り時間を短縮することができる。

この場合、動作情報とブートプログラムとが、各々異なるバンク２１Ａ、２１Ｂにある非冗長メモリ領域１、２に格納されており、動作情報がベリファイセンスアンプ４で読み出されると共に、ブートプログラムが読出しセンスアンプ３で読み出されるといった制御を行うことで、初期化動作時の動作情報の読出しと、ブートプログラムの読出しアクセス動作とを並行して行うことが可能となる。ここで、図１では各バンク共通で１セットの読出しセンスアンプ３と１セットのベリファイセンスアンプ４とを備える構成としているが、発明の実施要件はこれに限られず、バンクごとに１セットの読出しセンスアンプ３と、１セットのベリファイセンスアンプ４とを備える構成としてもよい。

図２は、第１実施形態を示すフローである。図１の回路ブロック図を参照しながら説明する。電源の投入やリセット指令が入力されることに応じて、不揮発性記憶装置は初期化動作を開始する。先ず、コマンド端子ＣＭＤからのコマンド信号等によるアクセス要求に対して、制御回路７では、初期化動作の開始に伴い動作情報のラッチが完了されていないことから、アクセス動作の不可を示すビジー状態を示すステータスフラグをセットして（Ｓ１１）、外部からのアクセス要求に応じてステータス出力部８を介してビジー信号を出力する。

制御回路７は初期化動作のラッチ制御を開始するが、この場合、先ず、読出し条件を設定する読出し動作情報が優先して読み出される（Ｓ１２）。具体的には、制御回路７はアドレスレジスタ１２に作用し、アドレスレジスタ１２からは、動作情報のうち読出し動作情報が格納されているアドレス空間の位置を示すアドレス信号が出力される。また、読出しセンスアンプ３、または／およびベリファイセンスアンプ４を活性化して、読出し情報の読み出しを行う。

読出し動作情報の読み出しでは、ベリファイセンスアンプ４を使用することができるほか、外部からのアクセス要求が禁止されているので、読出しセンスアンプ３を使用することも可能である。一般的に、書換え動作に使用されるベリファイセンスアンプ４に比して、読出しアクセス動作に使用される読出しセンスアンプ３は、高速に読出し動作をすることができると共に、バースト動作等に対応して構成されていることに応じて多数備えられている。従って、初期化動作における読出し動作情報の読み出し段階においては、ベリファイセンスアンプ４に代えて、あるいはベリファイセンスアンプ４と共に、読出しセンスアンプ３を活性化することにより同時に読み出すセンスアンプの数が増えて、高速な動作情報の読み出しを行うことができる。

動作情報ラッチ部６への読出し動作情報のラッチが完了すると（Ｓ１３：Ｙ）、制御回路７では、読出し動作に関する動作条件が動作情報ラッチ部６にラッチされたと判断して、非冗長メモリ領域１、２からの読出しアクセス動作が可能であることを報知するレディ状態を示すステータスフラグをセットして（Ｓ１４）、外部からの非冗長メモリ領域１、２に対する読出しアクセス要求に応じてステータス出力部８を介してレディ信号を出力する。同時に、ラッチされた読出し動作情報が電圧発生回路１４に作用して、読出し動作時のバイアス電圧を、ロウデコーダ１８Ａ、１８Ｂ、コラムデコーダ１９Ａ、１９Ｂ、および各バンク２１Ａ、２１Ｂのメモリ領域に供給する。また、読出しセンスアンプ３、ベリファイセンスアンプ４に作用して、読出しアクセス動作と初期化動作に伴う動作情報の読出しとを行うセンスアンプを制御する。尚、メモリセルアレイ領域５Ａ、５Ｂに対する読出しアクセス要求については、冗長情報のラッチが完了していないためビジー信号が出力される。また、書換えアクセス要求に対しては、書換え動作情報のラッチが完了していないため、全てのメモリ領域へのアクセス要求についてビジー信号が出力される。

読出しアクセス要求に対してレディ信号が出力される非冗長メモリ領域１、２については読出しアクセス動作が可能となる。動作情報の格納されているバンクとは異なるバンクについては、並列動作が可能であるので、動作情報の読み出しと並行して、ブートプログラム等の読み出しが可能となる。以上、初期化動作の開始から非冗長メモリ領域１、２に対する読出しアクセス動作が可能となるまでの初期化動作をステップＩとする。

読出し動作情報のラッチに引き続き、冗長救済に関する冗長情報が読み出される（Ｓ１５）。具体的には、制御回路７がアドレスレジスタ１２に作用し、アドレスレジスタ１２から冗長情報が格納されているアドレス空間の位置を示すアドレス信号が出力される。また、ベリファイセンスアンプ４を活性化して、読出し情報の読み出しを行う。

冗長情報の読み出しでは、ベリファイセンスアンプ４を使用することができる。前段階でラッチが完了している読出し動作情報に基づき、ブートプログラムの読出しアクセス動作が実行されて読出しセンスアンプ３が占有されている場合があるからである。読出しセンスアンプ３により、読出しデータ線ＲＤＢおよび出力バッファ１７を介して、ブートプログラムが出力端子ＤＯに読み出されると共に、ベリファイセンスアンプ４により、冗長情報が読み出され、動作情報ラッチ部６にラッチされる。不揮発性記憶装置の初期化動作と、不揮発性記憶装置からのブートプログラムの読み出しに伴う起動動作とを、並行して行うことができる。また、バンクごとに１セットの読出しセンスアンプ３と、１セットのベリファイセンスアンプ４とを備えている場合、ブートプログラムの読出しアクセス動作が実行されるバンクと、冗長情報の動作情報の読出しが実行されるバンクとが違えば、ブートプログラムの読出しについては読出しセンスアンプ３を使用しながら、冗長情報の動作情報の読出しについては、読出しセンスアンプ３を使用すること、ベリファイセンスアンプ４を使用すること、また両者を使用することができる。

動作情報ラッチ部６への冗長情報のラッチが完了すると（Ｓ１６：Ｙ）、制御回路７では、冗長救済すべきメモリセルのアドレス情報が動作情報ラッチ部６にラッチされたと判断する。一致検出部１３が、動作情報ラッチ部６から出力される冗長情報を参照することにより、アドレスレジスタ１２から出力されるアドレス信号が冗長救済されるべきアドレスであるか否かが判断され、各バンク２１Ａ、２１Ｂのメモリセルアレイ領域５Ａ、５Ｂにおける冗長救済が行われる。非冗長メモリ領域１、２に加えて、メモリセルアレイ領域５Ａ、５Ｂからの読出しアクセス動作が可能であることを報知するレディ状態を示すステータスフラグをセットして（Ｓ１７）、外部からのメモリセルアレイ領域５Ａ、５Ｂに対する読出しアクセス要求に応じてステータス出力部８を介してレディ信号を出力する。尚、書換えアクセス要求に対しては、書換え動作情報のラッチが完了していないため、全てのメモリ領域へのアクセス要求についてビジー信号が出力される。

非冗長メモリ領域１、２に対する読出しアクセス動作については、ステップＩにおいて既に可能な状態になっており、これに加えてメモリセルアレイ領域５Ａ、５Ｂに対して読出しアクセス動作が可能となる。動作情報の格納されているバンクとは異なるバンクについては、並列動作が可能であるので、動作情報の読み出しと並行して、ステップＩから継続するブートプログラムの読み出しが可能となる。更に、ブートプログラムの読出し完了に引き続き、あるいはブートプログラムの読み出しに代えて、アプリケーションプログラムの読み出しが可能となる。以上、初期化動作における冗長情報の読出し開始からメモリセルアレイ領域５Ａ、５Ｂに対する読出しアクセス動作が可能となるまでの初期化動作をステップＩＩとする。

冗長情報のラッチに引き続き、書換え条件を設定する書換え動作情報が読み出される（Ｓ１８）。具体的には、制御回路７がアドレスレジスタ１２に作用し、アドレスレジスタ１２から書換え動作情報が格納されているアドレス空間の位置を示すアドレス信号が出力される。また、ベリファイセンスアンプ４を活性化して、書換え動作情報の読み出しを行う。

書換え動作情報の読み出しでは、ベリファイセンスアンプ４を使用することができる。前段階までにラッチが完了している読出し動作情報および冗長情報に基づき、非冗長メモリ領域１、２およびメモリセルアレイ領域５Ａ、５Ｂに対して、ブートプログラムやアプリケーションプログラムの読出しアクセス動作が実行されて、読出しセンスアンプ３が占有されている場合があるからである。読出しセンスアンプ３により、読出しデータ線ＲＤＢおよび出力バッファ１７を介して、ブートプログラムやアプリケーションプログラムが出力端子ＤＯに読み出されると共に、ベリファイセンスアンプ４により、書換え動作情報が読み出され、動作情報ラッチ部６にラッチされる。不揮発性記憶装置の初期化動作と、不揮発性記憶装置からのプログラムの読み出しに伴うシステムやアプリケーションの起動動作とを、並行して行うことができる。また、バンクごとに１セットの読出しセンスアンプ３と、１セットのベリファイセンスアンプ４とを備えている場合、ブートプログラムの読出しアクセス動作が実行されるバンクと、書換え動作情報の動作情報の読出しが実行されるバンクとが違えば、ブートプログラムの読出しについては読出しセンスアンプ３を使用しながら、書換え動作情報の動作情報の読出しについては、読出しセンスアンプ３を使用すること、ベリファイセンスアンプ４を使用すること、また両者を使用することができる。

動作情報ラッチ部６への書換え動作情報のラッチが完了すると（Ｓ１９：Ｙ）、制御回路７では、書換え動作に関する動作条件が動作情報ラッチ部６にラッチされたと判断する。動作情報ラッチ部６から出力される書換え動作情報は電圧発生回路１４に入力され、書換え動作時のバイアス電圧が、ロウデコーダ１８Ａ、１８Ｂ、コラムデコーダ１９Ａ、１９Ｂ、および各バンク２１Ａ、２１Ｂのメモリ領域に供給される。非冗長メモリ領域１、２に加えて、メモリセルアレイ領域５Ａ、５Ｂへの書換えアクセス動作が可能であることを報知するレディ状態を示すステータスフラグをセットして（Ｓ２０）、外部からの書換えアクセス要求に応じてステータス出力部８を介してレディ信号を出力する。

読出しアクセス動作については、ステップＩＩまでに既に可能な状態になっており、これに加えて書換えアクセス動作が可能となる。これにより、初期化動作が完了する。書換え動作情報の読出し開始から書換えアクセス動作が可能となるまでの初期化動作をステップＩＩＩとする。

尚、図２のフローでは、メモリ領域として、冗長救済が行われるメモリセルアレイ領域５Ａ、５Ｂと冗長救済が行われない非冗長メモリ領域１、２とが混在する場合に、初期化動作として、読出し動作情報のラッチを優先して、非冗長メモリ領域１、２への読出しアクセス動作を優先して可能とする初期化動作のフローについて説明した。不揮発性記憶装置によっては、非冗長メモリ領域１、２が存在しない場合も考えられる。つまりブートセクタもラージセクタ同様に冗長されている構成の場合である。この場合には、初期化動作として、読出し動作情報と共に冗長情報のラッチを優先させることが好ましい。これらの動作情報のラッチが完了した段階で、全てのメモリ領域に対して読出しアクセス動作を可能とすることができる。

図３には、外部からのアクセス要求に対するステータス信号の出力例を示す。外部アクセス要求として、／ＷＥ信号、／ＣＥ信号、／ＯＥ信号の少なくとも何れか一つの信号がローレベルとなり活性化すると共にアドレス信号が入力されることに応じて、専用のステータス端子からレディ信号ＲＤＹが出力される。すなわち、図２のステップＩ乃至ＩＩＩの初期化段階に応じて、アクセス動作が可能な場合にレディ信号ＲＤＹがハイレベルに遷移し、レディ状態にあることが報知される。アクセス動作が不可である場合にはレディ信号ＲＤＹがローレベルに遷移し、ビジー状態にあることが報知される。

図３では、レディ信号ＲＤＹに代えてあるいはレディ信号ＲＤＹと共にデータ端子ＤＱｘ（ｘ＝０乃至２）を使用して、ステップＩ乃至ＩＩＩの各初期化動作段階に応じて、入力されるアクセス要求が可能か否かを報知することができる構成を示している。／ＷＥ信号、／ＣＥ信号、／ＯＥ信号等の繰り返し動作に伴い、データ信号ＤＱｘとしてトグル信号が出力される場合を、ビジー状態であるとして報知される。すなわち、ステップＩの初期化動作状態にある場合には、データ信号ＤＱ０としてトグル信号（この場合、４サイクル）が出力される。同様に、ステップＩＩの初期化動作状態にある場合には、データ信号ＤＱ１としてトグル信号（この場合、４サイクル）が出力され、ステップＩＩＩの初期化動作状態にある場合には、データ信号ＤＱ２としてトグル信号（この場合、４サイクル）が出力される。また、各ステップでの動作情報のラッチが完了している場合には、ステップＩにおけるラッチ動作が完了している場合には有効なデータ信号ＤＱ０が出力される。同様に、ステップＩＩにおけるラッチ動作が完了している場合には有効なデータ信号ＤＱ１が出力され、ステップＩＩＩにおけるラッチ動作が完了している場合には有効なデータ信号ＤＱ２が出力される。また、トグル信号（この場合、4サイクル）に代えてデータ信号ＤＱ０、データ信号ＤＱ１、データ信号ＤＱ２の組み合わせで、初期化動作のどの段階にあるかを識別することもできる。

外部からアクセス要求がある場合、入力されたアドレス信号に対して入力されたアクセス動作が可能か否かのステータス信号がレディ信号ＲＤＹとして報知される。これにより、レディ信号ＲＤＹの論理レベルを確認すれば、個々のアクセス要求の可否を判断することができる。更に、レディ信号ＲＤＹに代えてあるいはレディ信号ＲＤＹと共に、データ信号ＤＱ０乃至２を初期化動作の各段階を示すステータス信号として使用することもできる。これにより、外部からアクセス要求をかけてやれば、初期化動作のどの段階にあるかを識別することができ、これに応じてアクセス要求が可能なアクセス種別およびアドレスを確定することができる。

図４は、図２に示す初期化動作時において、メモリ領域から動作情報を読み出す際、初期化動作の段階に応じてセンスアンプを好適に選択して、初期化動作に必要な動作情報と、ブートプログラムやアプリケーションプログラムとの、効率的な読出しを図る回路構成である。図４では、一例として、３２ビット幅のビット線ＢＬを有するものとし、３２ビット幅単位で読出しデータ線ＲＤＢに情報が読み出され、１６ビット幅単位で書換え動作が行われるものとする。ここで、読出し動作における読出しデータ線ＲＤＢが３２ビット幅であり、書換え動作における１６ビット幅に対して２倍のビット幅を有しているのは、高速な連続読出し動作を行うためである。ビット線ＢＬを１６ビット幅で交互に読み出す、いわゆるバースト動作を実現するためである。

ビット線ＢＬは、読出し用コラムデコーダ１９Ｒを介して、ビット線ＢＬごとに読出しセンスアンプ３に接続されていると共に、ベリファイ用コラムデコーダ１９Ｗを介して、ビット線ＢＬの２本ごとに何れか１本が選択されてベリファイセンスアンプ４に接続されている。読出しセンスアンプ３は読出しデータ線ＲＤＢを経て、出力バッファ１７および動作情報ラッチ部６に接続されている。ベリファイセンスアンプ４は動作情報ラッチ部６に接続されている。

読出し用コラムデコーダ１９Ｒは、バンクアドレスＡＤＤ＿ＢＮＫと、奇数の下位アドレスＡＤＤＯあるいは偶数の下位アドレスＡＤＤＥの何れか一方とがナンドゲートに入力され、更にインバータゲートで反転されて、バンクアドレスＡＤＤ＿ＢＮＫと下位アドレスＡＤＤＯあるいはＡＤＤＥとの論理積演算が行われる。この論理積演算結果と、初期化動作がステップＩにあることを示すステップＩ状態信号ＳＴ１とが、ノアゲートおよびインバータゲートを介して論理和演算され、デコード信号ＥＮＯ、ＥＮＥが出力される。読出し用コラムデコーダ１９Ｒのうち半数は、奇数の下位アドレスＡＤＤＯに応じてデコード信号ＥＮＯが入力される。残りの半数は、遇数の下位アドレスＡＤＤＥに応じてデコード信号ＥＮＥが入力される。

通常のアクセス動作が可能な状態、または初期化状態においてステップＩＩ以降の状態では、ステップＩ状態信号ＳＴ１がローレベルであり、バンクアドレスＡＤＤ＿ＢＮＫと下位アドレスＡＤＤＯあるいはＡＤＤＥとの論理積演算結果によりデコードが行われる。すなわち、選択されたバンクに対して奇数の下位アドレスＡＤＤＯが入力されると、デコード信号ＥＮＯがハイレベルとなり、読出し用コラムデコーダ１９Ｒのうち対応する半数のデコーダが選択される。選択されたバンクに対して遇数の下位アドレスＡＤＤＥが入力されると、デコード信号ＥＮＥがハイレベルとなり、読出し用コラムデコーダ１９Ｒのうち対応する残りの半数のデコーダが選択される。初期化動作におけるステップＩの状態では、ステップＩ状態信号ＳＴ１がハイレベルとなる。この状態では、下位アドレスの遇奇に関わらずデコード信号ＥＮＯおよびＥＮＥが共にハイレベルとなる。３２本のビット線ＢＬが読み出しセンスアンプ３に接続される。

読出しセンスアンプ３は、書換え動作時の書換え状態の確認（ベリファイ）を指示するベリファイ信号ＥＮＶとステップＩ状態信号ＳＴ１とが共にハイレベルの場合、またはアドレス遷移信号ＡＴＤがハイレベルの場合の何れかの場合に、タイマ回路３１が起動される。タイマ回路３１は所定のタイミングにおいて読出しセンスアンプ３を活性化する。活性化のタイミングは、通常のアクセス動作が可能な状態、または初期化動作状態においてステップＩＩ以降の状態では、アドレス遷移信号ＡＴＤの出力に応じて行われる。アドレス遷移信号ＡＴＤはアドレスの入力に応じて発せられる信号であり、アドレスの入力に応じて読出しセンスアンプ３が活性化され、情報の読出しが行われる。

ここで、初期化動作における動作情報の読出しを制御する制御回路７は、後述するように、書換え動作の手続きを制御する自動書換え制御回路を含むものとする。動作情報の読出しは、自動書換え制御回路における書換え状態の確認（ベリファイ）の手続きを利用して行われる。ベリファイ信号ＥＮＶは、自動書換え制御回路により出力される。初期化動作時、ベリファイ信号ＥＮＶが出力されて動作情報が読み出される場合に、更にステップＩ状態信号ＳＴ１がハイレベルとなりステップＩの状態にあれば、読出しセンスアンプ３が活性化され、動作情報が読み出しセンスアンプ３から読み出される。

ベリファイ用コラムデコーダ１９Ｗは、ステップＩ状態信号ＳＴ１と、奇数の下位アドレス信号ＡＤＤＯあるいは偶数の下位アドレス信号ＡＤＤＥの何れかのアドレス信号がインバータゲートで反転された反転信号とが、ノアゲートに入力されてデコードされる。

通常のアクセス動作が可能な状態、または初期化動作状態においてステップＩＩ以降の状態では、ステップＩ状態信号ＳＴ１がローレベルである。奇数の下位アドレス信号ＡＤＤＯあるいは偶数の下位アドレス信号ＡＤＤＥの何れか一方が選択されてハイレベルとなることにより、ベリファイ用コラムデコーダ１９Ｗを構成する２つのトランジスタのうち何れか一方が選択され、３２ビット幅のビット線ＢＬの半数がベリファイセンスアンプ４に接続される。初期化動作におけるステップＩの状態では、ステップＩ状態信号ＳＴ１がハイレベルとなる。この状態では、下位アドレスの遇奇に関わらずベリファイ用コラムデコーダ１９Ｗを構成する２つのトランジスタは共に非選択とされる。

ベリファイセンスアンプ４は、ステップＩ状態信号ＳＴ１と、書換え動作時の書換え状態の確認（ベリファイ）を指示するベリファイ信号ＥＮＶがインバータゲートで反転された反転信号とが、ノアゲートに入力されて制御される。ステップＩ状態信号ＳＴ１とベリファイ信号ＥＮＶとの論理演算結果に応じてベリファイセンスアンプ４が活性化制御される。初期化動作におけるステップＩの状態では、ステップＩ状態信号ＳＴ１がハイレベルとなる。

通常のアクセス動作が可能な状態、または初期化状態においてステップＩＩ以降の状態では、ステップＩ状態信号ＳＴ１がローレベルである。この場合、ハイレベルのベリファイ信号ＥＮＶに応じてベリファイセンスアンプ４が活性化される。書換えアクセス動作に応じて書換え状態の確認（ベリファイ）をする場合の他、初期化動作のステップＩＩ以降において、読出しセンスアンプ３からブートプログラムやアプリケーションプログラムが読み出されている際に、ベリファイセンスアンプ４から動作情報を読み出すことができる。初期化動作におけるステップＩの状態では、ステップＩ状態信号ＳＴ１がハイレベルである。この場合、ベリファイ信号ＥＮＶに関わらず、ベリファイセンスアンプ４は非活性とされる。

初期化動作時、ステップＩにおいて、読出し条件を設定するための読み出し動作情報を読み出す際には、ブートプログラム等の各種のプログラムやデータの読出しは未だ行われないので、高速動作が可能な読出しセンスアンプ３を使用することにより同時に読み出すセンスアンプの数が増えて、動作情報を高速に読み出すことができる。読出し条件が設定された以降の初期化動作であるステップＩＩ以降においては、動作情報の読出しをベリファイセンスアンプ４で行うことにより、読出しセンスアンプ３をブートプラグラム等の読出しに使用することができ、初期化動作とブートプログラム等の読出し動作とを並行して行うことができる。動作情報とブートプログラム等との並列読出しに加えて、読出し動作情報を高速に読み出すことが可能となり、ブートプログラム等の外部アクセス動作が開始可能となるまでの時間を更に短縮することができる。
また、バンクごとに１セットの読出しセンスアンプ３と、１セットのベリファイセンスアンプ４とを備えている場合、ブートプログラムの読出しアクセス動作が実行されるバンクと、冗長情報の動作情報の読出しが実行されるバンクとが違えば、読出し条件が設定された以降の初期化動作であるステップＩＩ以降においても、ステップＩ同様に、ブートプログラムの読出しアクセス動作については、読出しセンスアンプ３を使用しながら、動作情報の読出しについては、読出しセンスアンプ３、ベリファイセンスアンプ４のうち少なくとも何れか一方を使用することができる。この場合、動作情報は、制御回路７に含まれている自動書換え制御回路に制御されて読み出されるが、自動書換え制御回路による制御に応じて、読出しセンスアンプ３により読み出すことも、ベリファイセンスアンプ４により読み出すことも、両者のセンスアンプを共に使用して読み出すことも可能である。

図５は、第２実施形態を示すフローである。制御回路７（図１）に含まれる自動書換え制御回路（不図示）により制御されるフローである。図５では、書換えアクセス動作のうちイレーズ動作の処理フローを示す。自動書換え制御回路が起動されると、その起動が初期化動作に基づくものであるか否かが判断される（Ｓ２１）。初期化動作ではなく通常の書換えアクセス動作に基づく起動である場合には（Ｓ２１：Ｆ）、イレーズタイムアウトが実行される（Ｓ２２）。このイレーズタイムアウトの期間に、イレーズすべきセクタ等のアドレス信号が入力される。初期化動作である場合はイレーズタイムアウトの実行は必要ないのでＳ２２はスキップされる（Ｓ２１：Ｔ）。

次に、プリプログラムベリファイが必要か否かが判断される（Ｓ２３）。プリプログラムの処理ルーチン（Ｓ２４）の必要がないと判断される場合（Ｓ２３：Ｔ）、初期化動作か否かが判断され（Ｓ２６）、初期化動作であれば（Ｓ２６：Ｔ）、自動書換え制御回路による処理が終了する。初期化動作でない場合には、通常のイレーズ動作が行われる。イレーズベリファイが行われ（Ｓ２７）、必要に応じて（Ｓ２７：Ｆ）、イレーズ動作の実行（Ｓ２８），ＡＰＤＥベリファイ動作（Ｓ２９）およびＡＰＤＥ動作（Ｓ３０）が繰り返され、その後、更にソフトプログラムベリファイ（Ｓ３１）およびソフトプログラム動作（Ｓ３２）が実行されて、イレーズ動作を終了する。尚、プリプログラムとは、不揮発性メモリセルのオーバーイレーズを避けるために、イレーズ前にイレーズ状態の不揮発性メモリセルのみを一旦プログラムすることである。その他、ＡＰＤＥやソフトプログラムもイレーズ後の不揮発性メモリセルの閾値特性の分布幅を縮小方向に改善するためにあるステップである。

プリプログラムベリファイ（Ｓ２３）により、イレーズアクセス動作においてイレーズ状態のメモリセルがある場合、あるいは初期化動作の場合には（Ｓ２３：Ｆ）、プリプログラムの処理ルーチン（Ｓ２４）に移行する。

プリプログラム（Ｓ２４）の処理ルーチンの内容を図６に示す。プリプログラム動作のルーチンでは、先ず、初期化動作であるか否かが判断される（Ｓ４１）。初期化動作であれば（Ｓ４１：Ｔ）動作情報の格納領域の初期アドレスをセットし（Ｓ４２）、初期化動作でなければ（Ｓ４１：Ｆ）イレーズ対象の初期アドレスをセットする（Ｓ４３）。その上で、読出し動作が実行される（Ｓ４４）。その後、初期化動作であれば（Ｓ４５：Ｔ）読み出された動作情報は動作情報ラッチ部６に転送される（Ｓ４６）。その後、読み出された情報が最終アドレスの情報であるか否かが判断され（Ｓ４９）、最終アドレスになければ（Ｓ４９：Ｆ）、アドレスを更新して（Ｓ５０）Ｓ４４に戻り、読み出し動作（Ｓ４４）から転送動作（Ｓ４６）を繰り返した上で、読出しアドレスが終了した時点で（Ｓ４９：Ｔ）プリプログラムルーチンを終了する。

Ｓ４５において初期化動作でないと判断されれば（Ｓ４５：Ｆ）ベリファイ動作を行う（Ｓ４７）。ベリファイ動作により読み出し情報がプログラム状態にないと判断されれば（Ｓ４７：Ｆ）プリプログラム動作を実行して（Ｓ４８）、Ｓ４４にもどり、再度、読み出し動作（Ｓ４４）からベリファイ動作（Ｓ４７）が実行される。ベリファイ動作により読み出し情報がプログラム状態にあると判断されれば（Ｓ４７：Ｔ）、読み出された情報が最終アドレスの情報であるか否かが判断され（Ｓ４９）、最終アドレスになければ（Ｓ４９：Ｆ）、アドレスを更新して（Ｓ５０）Ｓ４４に戻り、読み出し動作（Ｓ４４）からベリファイ動作（Ｓ４７）を行い、読出しアドレスが終了した時点で（Ｓ４９：Ｔ）プリプログラムルーチンを終了する。

これにより、制御回路７に含まれる自動書換え制御回路のプリプログラムルーチン（Ｓ２４）において、プリプログラム状態のベリファイを行うために備えられている読出し動作（Ｓ４４）を利用して、初期化動作時の動作情報の読出しを行うことができる。

この場合の読出し動作（Ｓ４４）は、通常のベリファイ動作であればベリファイセンスアンプ４を使用するところ、同時に多数情報の読出し動作を可能とするため、ベリファイセンスアンプ４に代えて読出しセンスアンプ３を使用する回路構成が図７である。

図７では、図４に示す回路構成における、ステップＩ状態信号ＳＴ１に代えて、初期化動作状態を示す初期化信号ＩＮＩが入力されている。ここで、初期化信号ＩＮＩとは、パワーオンリセット回路１１により電源投入に応じて出力される信号あるいは同信号に応じて生成される信号であり、または不図示のリセット信号に応じて生成される信号である。初期化動作の際ハイレベルとなり、ベリファイ用コラムデコーダ１９Ｗを非選択とし、ベリファイセンスアンプ４を非活性とすると共に、読出し用コラムデコーダ１９Ｒを選択して読出しセンスアンプ３を活性化する。

これにより、プリプログラムルーチン（Ｓ２４）におけるベリファイ時の読出し動作（Ｓ４４）を、読出しセンスアンプ３を使用して実行することができる。イレーズアクセス動作を含む書換えアクセス動作では、読出しアクセス動作に比して多大な電流が必要とされるため、書換えアクセス動作時のビット幅は、図７に示す読み出しアクセス動作時のビット幅に比して、更に縮小された構成とされることも考えられる。読出しアクセス動作が、高速な連続アクセス動作が可能なバースト動作を可能とする場合、読出しアクセス時のデータ幅より多数の読出しセンスアンプ３を同時に活性化することが可能であることと相俟って、自動書換え制御回路における動作シーケンスの一部を利用しながら書換えアクセス動作時に比して多数の動作情報を同時に読み出すことができる。初期化動作期間の短縮を図り、初期化動作の開始からブートプログラム等の読出しといった外部アクセス動作の開始までの時間を短縮することができる。

図７の回路ブロック図では、初期化動作時の動作情報の読出しでは、初期化信号ＩＮＩに応じて、制御回路７に含まれる自動書換え制御回路におけるベリファイ時の読出し動作（Ｓ４４）を利用しながら、ベリファイセンスアンプ４に代えて読出しセンスアンプ３を使用して動作情報を読み出す場合について例示した。しかしながら、第２実施形態ではこれに限定されるものではない。図７の回路ブロック図において、ベリファイ用コラムデコーダ１９Ｗおよびベリファイセンスアンプ４を制御する論理回路に入力される初期化信号ＩＮＩに代えて、ローレベル信号に固定して入力することにより、書換え状態のベリファイ時における読み出し動作（Ｓ４４）に応じて読み出される動作情報は、読出しセンスアンプ３に加えてベリファイセンスアンプ４によっても読み出すことができる。同時に読み出すことができるビット幅を更に広げることができる。
尚、第２実施形態ではプリプログラムルーチンのベリファイを利用したが、本発明はこれに限らず例えば、イレーズルーチン内のベリファイやＡＰＤＥルーチン内のベリファイ、ソフトプログラムルーチン内のベリファイを利用してもよい。この場合、ベリファイごとに理想とする閾値が違うため、ベリファイセンスアンプ４に対する基準閾値として初期化動作時の動作情報の読出しのみ機能するリファレンスセルとすることができる。

図８に示す回路ブロック図、および図９に示す動作波形図により、読出しアクセス動作としてバースト読出し動作を備える回路構成において、第２実施形態を適用すれば、初期化動作時に同時に読出される動作情報のビット幅が拡張されることを説明する。

図８では、メモリセルアレイ領域に配置されている、各ビット線ＢＬＯ０、ＢＬＥ０乃至ＢＬＯ１５、ＢＬＥ１５は、読出し用コラムデコーダ１９Ｒと、読出しセンスアンプ３とを備えている。読出し用コラムデコーダ１９Ｒは、奇数位置および偶数位置で、各々、デコード信号ＥＮＯおよびＥＮＥにより選択され、各々の読出しセンスアンプ３に接続される。各読出しセンスアンプ３は、奇数位置および偶数位置ごとに、データ線ＲＤＢＯ０乃至ＲＤＢＯ１５およびＲＤＢＥ０乃至ＲＤＢＥ１５を介して、選択回路３２Ｏおよび３２Ｅに接続されている。選択回路３２Ｏおよび３２Ｅは、初期化信号ＩＮＩの反転信号とデコード信号ＥＮＥとの論理積演算結果、および初期化信号ＩＮＩの反転信号とデコード信号ＥＮＯとの論理積演算結果により選択されて、データ線ＲＤＢＯ０乃至ＲＤＢＯ１５、またはデータ線ＲＤＢＥ０乃至ＲＤＢＥ１５を、読出しデータ線ＲＤＢに接続する。また、各データ線ＲＤＢＯ０、ＲＤＢＥ０乃至ＲＤＢＯ１５、ＲＤＢＥ１５は、動作情報ラッチ部６に接続されている。

図１において、読出しセンスアンプ３から、読出しデータ線ＲＤＢを介して、動作情報ラッチ部６および出力バッファ１７が接続されていることに代えて、図８では、バースト動作を実現するため、読出しセンスアンプ３から、選択回路３２Ｏ、３２Ｅを介して出力バッファ１７に接続される構成である。

図９（Ａ）に示すように、読出しアクセス動作においては、アドレス信号ＡＤＤが順次インクリメントされて奇数アドレスと偶数アドレスとで交互に切り替わることに応じて、デコード信号ＥＮＯ、ＥＮＥが交互に活性化される。デコード信号ＥＮＯに応じて奇数位置の読出し用コラムデコーダ１９Ｒが選択され、奇数位置の読出しセンスアンプ３で読み出されてデータ線ＲＤＢＯｘ（ｘ＝０乃至１５）に出力される情報が更新される。デコード信号ＥＮＥに応じて偶数位置の読出し用コラムデコーダ１９Ｒが選択され、偶数位置の読出しセンスアンプ３で読み出されてデータ線ＲＤＢＥｘ（ｘ＝０乃至１５）に出力される情報が更新される。つまり、デコード信号ＥＮＯ、ＥＮＥは、読出しセンスアンプ３を選択的に活性化する制御信号である。

このとき、初期化信号ＩＮＩはローレベルであるので、選択回路３２Ｏ、３２Ｅはデコード信号ＥＶＥ、ＥＶＯに応じて制御され、読出しデータ線ＲＤＢには更新されていない側のデータ線が接続される。すなわち、データ線ＲＤＢＯｘ（ｘ＝０乃至１５）が更新される場合には、デコード信号ＥＮＯに応じて選択回路３２Ｅが選択され、データ線ＲＤＢＥｘ（ｘ＝０乃至１５）が読み出しデータ線ＲＤＢに接続される。データ線ＲＤＢＥｘ（ｘ＝０乃至１５）が更新される場合には、デコード信号ＥＮＥに応じて選択回路３２Ｏが選択されて読み出しデータ線ＲＤＢに接続される。これにより、３２ビットのビット幅を有するビット線ＢＬＯ０、ＢＬＥ０乃至ＢＬＯ１５、ＢＬＥ１５に対して、奇数アドレスのビット線と偶数アドレスのビット線が交互に切り換えられて、１６ビットのビット幅を有する読出しデータ線ＲＤＢを経てバースト動作が行われる。

これに対して、初期化動作時においては、図９（Ｂ）に示すように、アドレス信号ＡＤＤが順次インクリメントされることに応じて、アドレス信号の奇偶の別に関わらず、デコード信号ＥＮＯ、ＥＮＥが共に活性化（全選択）される。奇偶に関わらず全ての読出し用コラムデコーダ１９Ｒが選択され全ての読出しセンスアンプ３で読出し動作が行われて、データ線ＲＤＢＯｘおよびＲＤＢＥｘ（ｘ＝０乃至１５）に出力される情報がアドレスサイクルごとに更新される。ここで、初期化信号ＩＮＩはハイレベルに活性化されているため、選択回路３２Ｏ、３２Ｅは共に非選択状態に保たれる。出力バッファを介して外部に出力されることはなく、動作情報として動作情報ラッチ部６にラッチされる。これにより、３２ビットのビット幅で動作情報の読出しが行われる。つまり、初期化動作時、読出しセンスアンプ３の制御信号であるデコード信号ＥＮＯ、ＥＮＥにより、読出しアクセス動作の際に活性化する読出しセンスアンプ３の数よりも多い読出しセンスアンプ数で動作情報の読み出し制御を行う。

この場合、読出しセンスアンプ３が読出しデータ線ＲＤＢから切り離されるため、負荷容量が軽減され、アドレスインクリメントの周期を短周期化することができる。

尚、自動書換え制御回路による制御を利用して動作情報を読み出す場合、内部で生成される内部電源電圧の制御を次のように変更することが望ましい。一般的に、不揮発性記憶装置では、主にプログラム、イレーズ、ベリファイのために同時に複数種類の内部電圧が生成される。それは、正の昇圧された高電圧や負の昇圧された高電圧である。例えば、前者においては、プログラム時における、外部電圧１．８Ｖに対する昇圧電圧８Ｖが生成される。また、読み出し時における、外部電圧１．８Ｖに対する昇圧電圧４Ｖが生成される。更に後者においては、外部電圧１．８Ｖに対する負の昇圧電圧−８Ｖが生成される。各々の内部電圧を生成するには専用の電圧昇圧回路が備えられている。これらの電圧昇圧回路は多数段のキャパシタで構成されたチャージポンプ形式を備えており、それぞれの電圧は所定の電圧値にレギュレーションされて生成されるところ、所定の電圧にレギュレーションされるまでには多大な時間を要し、外部電圧と目的とする内部電圧との電圧差が大きいほど、その生成時間は長くなる。自動書換え制御回路では、全ての種類の内部電圧が十分な電圧値を有するように設定されており、最大電圧が十分に確保されるために多大な時間が設定されている。詳細には、多大な時間は、一回の読出し時間数１０ｎｓであるのに対して１ｍｓ以上と非常に長く、図５、図６の各ルーチンのステップを繰り返すごとに多大な時間が加算される。

初期化動作における動作情報の読み出し時には、読み出し動作に必要となる一種類の内部電圧のみが生成されればよく、自動書換え制御回路二より設定されている多大な時間を短縮することが可能である。具体的には、読み出し時には、ワード線に与える約４Ｖの内部電圧でよく、チャージポンプ形式もそのキャパシタ段数は２〜３段で済み、または段数の少ない専用昇圧回路を使うことで、その生成に必要な時間を短縮することができる。

よって、初期化動作時に動作情報を読み出す場合、読み出し開始時期もしくは読み出し周期を、通常の設定時間より短い時間に制御することで、動作情報のデータラッチまでの時間を高速化することができ、ブートプログラム等の読み出しまでの時間を短縮することができる。

第１および第２実施形態において、ベリファイセンスアンプ４により読み出される情報のレベルを確認する場合、読出し用のリファレンスセルが必要とされる。図１０にリファレンスセル部の構成例を示す。

リファレンスセル部３３には、ベリファイ時に必要となる、イレーズベリファイ用の記憶セルＭＣＥＲ、およびプログラムベリファイ用の記憶セルＭＣＰが備えられている。各々のゲート端子には、イレーズ用ワード線ＥＲＶ−ＷＬ、およびプログラム用ワード線ＰＧＭＶ−ＷＬが接続され、各々のドレイン端子は、イレーズベリファイ信号ＥＲＶ、およびプログラムベリファイ信号ＰＧＭＶにより制御される、選択トランジスタＴＥＲ、ＴＰを介してリファレンスデータ線ＲｅｆＤＢに接続されている。ソース端子は接地電位に接続されている。リファレンスデータ線ＲｅｆＤＢは、ベリファイセンスアンプ４に接続されて、情報の読出しが行われる。

リファレンスセル部３３では、これらに加えて、読み出し用の記憶セルＭＣＲが、ゲート端子を読出し用ワード線ＲＥＡＤ−ＷＬに接続され、ソース端子を接地電位に接続され、更にドレイン端子を読出し制御信号により制御される選択トランジスタＴＲを介してリファレンスデータ線ＲｅｆＤＢに接続されて、備えられている。ここで、読出し制御信号とは、初期化動作時に動作情報の読出す際の制御信号である。

これにより、ベリファイセンスアンプ４は、イレーズ動作、プログラム動作に加えて、読出し動作の各々の場合に、イレーズ用ワード線ＥＲＶ−ＷＬ、プログラム用ワード線ＰＧＭＶ−ＷＬ、および読出し用ワード線ＲＥＡＤ−ＷＬ、更にイレーズベリファイ信号ＥＲＶ、プログラムベリファイ信号ＰＧＭＶ、および読出し制御信号の選択に応じて、リファレンスデータ線ＲｅｆＤＢに接続される対応するリファレンスセルに基づき、ベリファイセンスアンプ４により読み出すことができる。

この場合において、読み出し用の記憶セルＭＣＲの電流駆動能力は、通常の読出しアクセス動作において使用されるリファレンスセルの電流駆動能力に比して小さく設定することができる。動作情報が格納されている記憶セルの数は、格納すべき動作情報の数に応じて制限した構成とすることができ、ビット線あたりに接続されている記憶セル数は、通常のビット線に比して少数とすることができる。これにより、動作情報が格納されている記憶セルに起因するビット線あたりのコラムリーク電流を低減することができ、これに応じてリファレンスセルが流す電流量を制限することができるからである。

読み出し用の記憶セルＭＣＲを備えることに代えて、また読み出し用の記憶セルＭＣＲと共に、動作情報を読出す、読出しセンスアンプ３やベリファイセンスアンプ４のトランジスタにおける電流駆動能力を変えることも考えられる。すなわち、動作情報の読出し時に、プログラムベリファイ用の記憶セルＭＣＰを使用しながら、同リファレンスセルが接続されているトランジスタの電流駆動能力を増大させることにより、また、イレーズベリファイ用の記憶セルＭＣＥＲを使用しながら、同リファレンスセルが接続されているトランジスタの電流駆動能力を低減させることにより、読出し動作の際に必要となる特性をセンスアンプにとらせることができる。

動作情報が格納されている記憶セルごとにビット線を備える構成とすれば、非選択の他の記憶セルは存在せず、動作情報の読出し動作においてコラムリーク電流の問題を解消することができる。

また、同一のビット線に接続されている記憶セルについては、同一の動作情報を格納することにより、動作情報の読出し動作におけるコラムリーク電流の問題を抑制することができる。

以上の説明から明らかなように本実施形態によれば、優先して読出し動作情報が読み出されて設定され、初期化動作における初期段階で読出しアクセス動作を行うことが可能とされる。読出しアクセス動作が可能となった後は、動作情報の読出し設定と並行して、ブートプログラムやアプリケーションプログラムを含む通常のデータ読出し動作を行うことが可能となる。
また、本実施形態ではブートセクタの高速読み出しの事例で説明したが、スモールセクタの高速読み出しにも適用できる。即ち、冗長アドレスの設定情報がスモールセクタに適用されていなければ、スモールセクタも図２のステップＩに含めることができ、アプリケーションプログラムなどもブートプログラム同様に高速に読み出すことができ、システムのパフォーマンスが向上する。

また、独立してアクセス動作が可能な複数のバンク２１Ａ、２１Ｂを備えている場合、一方のバンクに動作情報を格納すると共に、他方のバンクにブートプログラムやアプリケーションプログラムを格納してやれば、読出し動作情報の設定の後は、動作情報の読出しとプログラムの読出しとを並行して行うことができる。
更に、図１で例示した各種動作情報は、各バンクから独立した領域に、例えば、メモリセルアレイを駆動させる論理回路が存在する周辺回路内に配置してもよい。

また、初期化動作時の動作情報の読出しには、通常の読出しアクセス動作において使用される読出しセンスアンプ３とは異なるベリファイセンスアンプ４を使用でき、並列読出しを行うことができる。この場合、動作情報のうち読出し動作情報を読み出す段階では、通常の読出しアクセス動作が行われることはないので、読出しセンスアンプ３を利用して動作情報を読み出すこともできる。一般的に、ベリファイセンスアンプ４に比して読み出しセンスアンプ３は高速な読出し動作を行うことができるので、動作情報の高速読出しを行うことができる。

初期化動作時に動作情報を読み出す際、自動書換え制御回路の制御におけるベリファイ時の読出し動作を利用しながら、ベリファイセンスアンプ４に代えて読出しアクセス動作に使用される読出しセンスアンプ３を利用して読み出すことができる。ベリファイセンスアンプ４に比して多数備えられている読出しセンスアンプ３を利用することにより高速な読出しを行うことができる。

初期化動作の開始から、ブートプログラムやアプリケーションプログラムの読出しまでの時間を短縮して、不揮発性記憶装置が組み込まれたシステムにおいてシステムが起動されるまでの時間を短縮することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施形態では、自動書換え制御回路におけるイレーズアクセス動作のベリファイ機能を利用して動作情報を読み出す場合について説明したが、本発明はこれに限定されるものではなく、プログラム機能等、他の読出し動作を利用することができることは言うまでもない。

本願に関連する技術思想を以下に列記する。
（１）
初期化動作時に、メモリセルアレイから動作情報を読み出して設定する際、前記動作情報のうち通常データの読出し動作に必要な読出し動作情報を、通常データの書換え動作に必要な書換え情報に優先して設定することを特徴とする不揮発性記憶装置の初期化制御方法。
（２）
前記読出し動作情報の設定の後、
該読出し動作情報を除く前記動作情報を読み出して設定するステップと、
冗長構成を含まない非冗長メモリ領域に対して読出しアクセス動作を可能とするステップとが、
並行して行われることを特徴とする（１）に記載の不揮発性記憶装置の初期化制御方法。
（３）
前記非冗長メモリ領域にはブートセクタを含み、前記読出し動作情報を除く前記動作情報を読み出して設定すると共に、前記ブートセクタの読出しアクセス動作が並行して実行されることを特徴とする（２）に記載の不揮発性記憶装置の初期化制御方法。
（４）
前記読出し動作情報の設定の後、あるいは前記読出し動作情報の設定と共に、前記動作情報のうち冗長情報を設定するステップを有し、
前記冗長情報の設定の後、
前記読出し動作情報および前記冗長情報を除く、前記動作情報を読み出して設定するステップと、
前記メモリセルアレイに対して読出しアクセス動作を可能とするステップとが、
並行して行われることを特徴とする（１）に記載の不揮発性記憶装置の初期化制御方法。
（５）
前記メモリセルアレイにはブートセクタまたは／およびスモールセクタを含み、前記読出し動作情報および前記冗長情報を除く、前記動作情報を読み出して設定すると共に、前記ブートセクタまたは／および前記スモールセクタの、読出しアクセス動作が並行して実行されることを特徴とする（４）に記載の不揮発性記憶装置の初期化制御方法。
（６）
前記読出し動作情報の設定の後、前記動作情報のうち冗長情報を設定するステップを有し、
前記冗長情報の設定の後、
前記読出し動作情報および前記冗長情報を除く、前記動作情報を読み出して設定するステップと、
前記メモリセルアレイに対して読出しアクセス動作を可能とするステップとが、
並行して行われることを特徴とする（２）に記載の不揮発性記憶装置の初期化制御方法。
（７）
前記メモリセルアレイにはスモールセクタを含み、前記読出し動作情報および前記冗長情報を除く、前記動作情報を読み出して設定すると共に、前記スモールセクタの読出しアクセス動作が並行して実行されることを特徴とする（６）に記載の不揮発性記憶装置の初期化制御方法。
（８）
前記メモリセルアレイに対して読出しアクセス動作が可能とされることと並行して設定される前記動作情報は、書換え動作情報であり、
前記書換え情報の設定の後、
前記メモリセルアレイに対して書換えアクセス動作を可能とするステップを有することを特徴とする（４）に記載の不揮発性記憶装置の初期化制御方法。
（９）
前記メモリセルアレイに対して読出しアクセス動作が可能とされることと並行して設定される前記動作情報は、書換え動作情報であり、
前記書換え情報の設定の後、
前記メモリセルアレイに対して書換えアクセス動作を可能とするステップを有することを特徴とする（６）に記載の不揮発性記憶装置の初期化制御方法。
（１０）
前記読出しアクセス動作を可能とするステップは、
外部からのアクセス要求と共に入力されるアドレスが、アクセス可能なメモリ領域にあるか否かの判断をするステップと、
前記判断の結果に応じて、前記読出しアクセス動作の可否を報知するステップとを有することを特徴とする（２）に記載の不揮発性記憶装置の初期化制御方法。
（１１）
前記読出しアクセス動作を可能とするステップは、
外部からのアクセス要求と共に入力されるアドレスが、アクセス可能なメモリ領域にあるか否かの判断をするステップと、
前記判断の結果に応じて、前記読出しアクセス動作の可否を報知するステップとを有することを特徴とする（４）に記載の不揮発性記憶装置の初期化制御方法。
（１２）
前記読出しアクセス動作を可能とするステップは、
外部からのアクセス要求と共に入力されるアドレスが、アクセス可能なメモリ領域にあるか否かの判断をするステップと、
前記判断の結果に応じて、前記読出しアクセス動作の可否を報知するステップとを有することを特徴とする（６）に記載の不揮発性記憶装置の初期化制御方法。
（１３）
前記読出しアクセス動作または前記書換えアクセス動作を可能とするステップは、
外部からのアクセス要求と共に入力されるアドレスが、アクセス可能なメモリ領域にあるか否かの判断をするステップと、
前記判断の結果に応じて、前記読出しアクセス動作または前記書換えアクセス動作の可否を報知するステップとを有することを特徴とする（８）に記載の不揮発性記憶装置の初期化制御方法。
（１４）
前記読出しアクセス動作または前記書換えアクセス動作を可能とするステップは、
外部からのアクセス要求と共に入力されるアドレスが、アクセス可能なメモリ領域にあるか否かの判断をするステップと、
前記判断の結果に応じて、前記読出しアクセス動作または前記書換えアクセス動作の可否を報知するステップとを有することを特徴とする（９）に記載の不揮発性記憶装置の初期化制御方法。
（１５）
前記アクセス動作可否の報知は、可能とされるアクセス動作の種別、およびアクセス動作対象となるメモリ領域の別に応じて、識別されて出力されることを特徴とする（６）に記載の不揮発性記憶装置の初期化制御方法。
（１６）
前記アクセス動作可否の報知は、可能とされるアクセス動作の種別、およびアクセス動作対象となるメモリ領域の別に応じて、識別されて出力されることを特徴とする（８）に記載の不揮発性記憶装置の初期化制御方法。
（１７）
前記アクセス動作可否の報知は、可能とされるアクセス動作の種別、およびアクセス動作対象となるメモリ領域の別に応じて、識別されて出力されることを特徴とする（９）に記載の不揮発性記憶装置の初期化制御方法。
（１８）
前記動作情報は、書換えアクセス動作の際に書換え状態の確認を行うベリファイ増幅器により読み出されることを特徴とする（１）に記載の不揮発性記憶装置の初期化制御方法。
（１９）
読出しアクセス動作時に前記メモリセルアレイより情報の読出しを行う読出し増幅器を備え、
前記読出し増幅器により、前記読出し動作情報を読み出すステップと、
前記読出し増幅器による読み出しの後に、前記ベリファイ増幅器により、前記動作情報のうち前記読出し動作情報を除く情報を読み出すステップとを有することを特徴とする（１８）に記載の不揮発性記憶装置の初期化制御方法。

前記技術に係る不揮発性記憶装置の初期化制御方法は、初期化動作時に、メモリセルアレイから動作情報を読み出して設定する際、動作情報のうち通常データの読出し動作に必要な読出し動作情報を、通常データの書換え動作に必要な書換え情報に優先して設定することを特徴とする。

前記技術に係る不揮発性記憶装置の初期化制御方法では、不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されており、初期化動作時にメモリセルアレイから読み出されて動作条件が設定されるところ、各種の動作情報のうち通常データの読出し動作に必要な読出し動作情報が、通常データの書換え動作に必要な書換え情報に優先して読み出され設定される。

これにより、通常データの読出し動作に必要な読出し動作情報が優先して読み出されて設定されるので、不揮発性記憶装置における読出し条件の設定が優先して行われ、初期化動作における初期段階で読出しアクセス動作を行うことが可能な動作条件が設定される。不揮発性記憶装置の大容量化に伴い動作情報量が増大し、これらの動作情報が、通常データの格納されているメモリセルアレイの一画に格納される場合においても、全ての動作情報の読出しを待つことなく、不揮発性記憶装置からの読出しアクセス動作を初期化動作の初期段階で可能とすることができる。読出しアクセス動作が可能となった後は、動作情報の読出し設定と並行して、ブートプログラムやアプリケーションプログラムを含む通常のデータ読出し動作を行うことが可能となり、初期化動作における初期段階から各プログラムの起動動作を初めとする読出しアクセス動作を開始することが可能となる。

１、２ 非冗長メモリ領域
３ 読出しセンスアンプ
４ ベリファイセンスアンプ
５Ａ、５Ｂ メモリセルアレイ
６ 動作情報ラッチ部
７ 制御回路
８ ステータス出力部
１１ パワーオンリセット回路
１２ アドレスレジスタ
１３ 一致検出部
１４ 電圧発生回路
１５ アドレスバッファ
１６ コマンドデコーダ
１７ 出力バッファ
１８Ａ、１８Ｂ ロウデコーダ
１９Ａ、１９Ｂ コラムデコーダ
１９Ｒ 読出し用コラムデコーダ
１９Ｗ ベリファイ用コラムデコーダ
２１Ａ、２１Ｂ バンク
３１ タイマ回路
ＲＤＢ 読出しデータ線
ＥＮＯ、ＥＮＥ デコード信号
ＥＮＶ ベリファイ信号
ＩＮＩ 初期化信号
ＳＴ１ ステップＩ状態信号

Claims (8)

1. 初期化動作時に設定される動作情報が、メモリセルアレイに格納されている不揮発性記憶装置であって、
   読出しアクセス動作時に前記メモリセルアレイより情報の読出しを行う読出し増幅器と、
   書換えアクセス動作の際に書換え状態の確認を行うベリファイ増幅器と、
   前記動作情報が格納されており、前記ベリファイ増幅器を介して読出し制御される第１メモリ領域と、
   前記第１メモリ領域より前記動作情報が読み出される読出し制御に並行して、前記第１メモリ領域とは独立して外部から前記読出し増幅器を介して読出し制御される第２メモリ領域とを備えることを特徴とする不揮発性記憶装置。
2. 前記第１メモリ領域には、少なくとも冗長情報が格納されており、
   前記第２メモリ領域には、冗長構成を含まない非冗長メモリ領域が少なくとも含まれることを特徴とする請求項１に記載の不揮発性記憶装置。
3. 前記動作情報のうち、初期化動作時に優先して読み出される読出し動作情報は、前記読出し増幅器により読み出され、
   前記読出し動作情報の後に読み出される前記動作情報は、前記ベリファイ増幅器により読み出されることを特徴とする請求項１に記載の不揮発性記憶装置。
4. 前記ベリファイ増幅器には、前記動作情報の読出しの際に、読出し用のリファレンスレベルを提供する読出しリファレンスセルを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
5. 前記動作情報が格納されているメモリセルは、該メモリセルごとに固有のビット線を介して前記ベリファイ増幅器に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
6. 前記動作情報は、同一のビット線に接続されている複数のメモリセルの各々に格納されてなることを特徴とする請求項１に記載の不揮発性記憶装置。
7. 前記ベリファイ増幅器は、初期化動作時、プログラムベリファイを行うリファレンスセルからのリファレンスレベルに応答するトランジスタの電流駆動能力を増大することを特徴とする請求項１に記載の不揮発性記憶装置。
8. 前記ベリファイ増幅器は、初期化動作時、イレーズベリファイを行うリファレンスセルからのリファレンスレベルに応答するトランジスタの電流駆動能力を低減することを特徴とする請求項１に記載の不揮発性記憶装置。

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