JP3931249B2 - デコード経路を時間多重することにより同時の読出と書込とを可能にする不揮発性メモリ - Google Patents
デコード経路を時間多重することにより同時の読出と書込とを可能にする不揮発性メモリ Download PDFInfo
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Description
発明の分野
この発明は不揮発性メモリの分野に関する。特に、この発明は同時の読出および書込動作を可能にする構成を備えた不揮発性メモリアレイに関する。
関連技術の説明
電子システムは典型的にはプロセッサとメモリを含む。メモリは命令および/またはデータを記憶するのに用いられるであろう。システムによっては、システムの電源が切られたときでもデータが連続して記憶されることを保証するために、不揮発性メモリが必要とされる。広く使われている不揮発性メモリの1つにEPROMがある。しかしながら、従来のEPROMはフィールドにおいて再プログラムすることができない。したがって、多くの電子設計では、いずれも電気的に再プログラムが可能な、EEPROM、フラッシュメモリまたはバッテリバックアップされたSRAMを用いる。コストが要因となる装置では、フラッシュメモリが好まれる。なぜならこれらはEEPROMおよびバッテリバックアップされたSRAMより安価だからである。
先行技術のフラッシュメモリの問題の1つは、これらが十分なランダムアクセスを与えないことである。たとえば、先行技術のフラッシュメモリ装置では典型的には、フラッシュメモリ装置内でプログラムまたは消去動作が進行している間プロセッサが読出動作を行なうことはできない。典型的には、プロセッサは周期的にフラッシュメモリ装置の状態レジスタを定期的にポーリングする(poll)ことによって、フラッシュメモリ装置に対する読出動作を開始する前にプログラムまたは消去動作の終了を検出する。
残念ながら、典型的なフラッシュメモリ装置のプログラミングおよび消去サイクル時間はランダムアクセスメインメモリの許容可能な読出アクセス時間より何桁も大きい。プログラミングまたは消去動作に関連するこのような長い待ち時間は、もしフラッシュメモリがその電子システムにおける唯一のメモリである場合、オペレーティングシステムをロックしシステムの動作を許容できないほど長い時間間隔の間妨げかねない。先行技術のフラッシュメモリのいくつかはこの問題に対処するために消去サスペンド動作を可能にしている。しかしながら、このようなメモリは典型的には読出動作を開始することができるようになる前に数マイクロ秒のサスペンド待ち時間間隔を課す。
先行技術のシステムはこのようなオペレーティングシステムのロックアップを防ぐために多数のフラッシュメモリを採用することもできる。このようなシステムにおいては、プロセッサは通常フラッシュメモリ装置の1つに読出アクセスを行ないその間にフラッシュメモリ装置の他のものではプログラムまたは消去動作が進行中である。しかしながら、このようなシステムは典型的にはコストが高いという問題に遭遇する。なぜなら、単一のフラッシュメモリ装置の容量で特定の電子装置の用が足せると思われる場合でも、多数のフラッシュメモリ装置が実現されるからである。
1988年11月14日の日本特許要約書、第012巻、第429号(p−785)および1988年7月5日のJP63 161599A(東芝株式会社)は、不揮発性半導体メモリであって、プログラム実行中のメモリセルと同じ行アドレスを有するメモリセルに関して読出を達成するためにアドレス線がラッチされるものを記載している。
1996年2月29日の日本特許要約書第096巻、第002号および1995年10月27日のJP07 281952A(三菱電機株式会社)は、共有バスで接続されたメモリブロックを備えた不揮発性半導体記憶装置を記載している。
US−A−5245,572は書込中読出能力を備えたフローティングゲート不揮発性メモリを記載している。これは2個のアドレスレジスタと2個のx−およびy−アドレスデコーダを2つの別個のメモリアレイのために使用し、その一方が出力に選択的に結合される。
したがって、同時の読出および書込動作を可能にする効率的なフラッシュメモリ装置の必要性が存在する。
発明の概要
この発明は同時の読出および書込動作を可能にする不揮発性メモリ装置を提供する。メモリ装置は読出および書込動作間で単一のx−デコード経路を時間多重することができる。これは、適切なタイミング信号を用いて第1の動作のためにワード線を記憶/ラッチしその後x−デコード経路を放棄して第2の動作がそれを利用してアドレスをロードしかつワード線にアクセスすることができるようにすることで達成される。
この発明は、大きく言えば、複数の不揮発性メモリセルと、アドレスデコード論理と、複数のアクセス線と複数の電気的ラッチとを含む。アクセス線はアドレスデコード論理をメモリセルに接続する。一実施例では、アクセス線はワード線および/またはビット線を含み得る。電気的ラッチは少なくともアクセス線のサブセットに接続される。メモリは第1のアドレスをデコードし、第1のアクセス信号を供給し、第1のアクセス信号をラッチし、第1のアクセス信号を用いて第1のメモリセルにアクセスすることによって、アクセスされ得る。アクセスされたメモリセルはデコードされたアドレスに対応する。一実施例では、アクセス信号の供給は、適切なワード線および/またはビット線を駆動して読出または書込動作を行なうことを含む。
ある代替例では、書込アドレスがデコードされ、適切なビットおよび/またはワード線がラッチされる。読出動作が行なわれるとき、読出アドレスがデコードされ、適切なビットおよび/またはワード線がラッチされる。これにより、読出動作と書込動作とを同時に行なうことが可能になる。
この発明のこれらのおよび他の利点は以下の詳細な説明からより明らかとなり、ここではこの発明の好ましい実施例が図面と関連して説明される。
【図面の簡単な説明】
図1はこの発明に従ったメモリ装置のブロック図である。
図2は図1に示されたxデコーダ120のより詳細なブロック図である。
図3は図2に示されたデコード論理202のより詳細な図である。
図4は図3に示されたデコード論理回路234の概略図である。
図5は図3に示されたワード線選択回路240の概略図である。
図6は図1のメモリ装置をどのようにプログラムするかを説明するフロー図である。
図7は図1のステートマシンがプログラムシーケンスをどのように実行するかを説明するフロー図である。
図8は図1のメモリ装置をどのように消去するかを説明するフロー図である。
図9Aおよび9Bは図1のステートマシンが消去シーケンスをどのように実行するかを説明するフロー図である。
図10はこの発明の同時読出/書込能力を説明するタイミング図である。
図11はこの発明に従ったメモリ装置の第2の実施例のブロック図である。
図12は図11に示されたメモリ装置で好適に用いられるメモリセルのアレイの一例を示す。
詳細な説明
図1は同時の読出および書込動作を可能にする不揮発性メモリ装置100を示す。メモリ装置100は外部アドレス入力(EXT_addr)、8ビットデータ入力/出力(data)、電源入力(図示せず)および制御入力を含む。制御入力はチップイネーブル(ce)、出力イネーブル(oe)および書込イネーブル(wa)を含む。チップイネーブル信号はチップの制御論理と入力バッファを活性化する。チップイネーブルがアサートされないと、メモリ装置はスタンバイモードで動作する。チップイネーブルceは少なくともアドレス遷移検出器102とステートマシンおよび制御論理104とによって受取られる。出力イネーブルは読出サイクルの間I/Oバッファを介して装置の出力をゲートするのに用いられる。書込イネーブルはメモリ装置の書込機能を可能化するのに用いられる。出力イネーブルoeおよび書込イネーブルweはともに、ステートマシンと制御論理104とに受取られる。一実施例では、図1のすべての構成要素が単一の集積回路チップ上に含まれる。
アドレス入力EXT_addrはトランジスタ106とアドレス遷移検出器102とに送られる。トランジスタ106はインバータ108の入力とトランジスタ110とに接続される。トランジスタ106のゲートはインバータ112の出力に接続される。インバータ108の出力はインバータ114および116の入力に接続される。インバータ116の出力はインバータ108の入力に接続される。インバータ114の出力(addr)はXデコード120、Yデコード122およびYデコード124に接続される。アドレスEXT_addrが多ビットを含むことに注目されたい。したがって、回路は各ビットについて構成要素のセットを含んでおり、インバータ114の出力は多ビットを含み、これらは適切にデコーダに経路付される。
バンク0およびバンク1はフラッシュメモリセルのアレイ(またはセット)である。他の不揮発性メモリもまたこの発明の範囲内にある。図1では2つのバンクが示されているが、この発明は2以上のバンクでも動作するであろう。たとえば、各バンクがXデコード120を共有し、それ自身のYデコード論理を含む、多数のバンクを含めることができる。メモリセルの各バンクは1以上のセクタを含む。各セクタはメモリセルのセットを含む。この発明はセルをバンクまたはセクタに編成しない設計でも使用可能である。
バンク0のためのアドレスデコード論理はXデコード120とYデコード122とを含む。Xデコード120は両方のバンクに対しワード線デコード論理およびセクタデコード論理を含む。バンク1のためのアドレスデコード論理はXデコード120とYデコード124とを含む。一実施例では、デコーダまたは他の回路が、デコードされるアドレスを記憶するためのラッチを含み得る。
アドレス遷移検出器102は外部アドレスEXT_addrを受け、外部アドレスEXT_addrが変化するとその出力(符号loadxr)をアサートする。こうして、読出動作の間loadxrがアサートされる。loadxrは、他の内部動作が行なわれている場合でもアサート可能である。信号loadxrは書込動作の間に処理される。なぜなら読出サイクルに最も高い優先度が与えられるからである。
外部アドレスEXT_addrはメモリ装置の外部で発生されたアドレスである。たとえば、メモリ装置にアクセスするプロセッサがこの外部アドレスを発生し得る。アドレス遷移検出器102の出力はインバータ130、ステートマシンおよび制御論理104およびXデコード120に接続される。インバータ130の出力はANDゲート132の第1の入力に接続される。ANDゲート132への第2の入力は、ステートマシンおよび制御論理104によって発生される信号sm_atdである。ANDゲート132の出力(符号loadxw)はXデコード120、インバータ112の入力およびトランジスタ110のゲートと通信される。通信されるというのは、この信号が直接または他の回路要素を介して間接的に、伝播され送信されることを意味する。
信号loadxwは、新たな書込アドレスが発生され、したがって書込動作が行なわれることを示す。ステートマシンおよび制御論理104は書込動作のためのアドレスを発生するアドレスシーケンサ(または他のアドレス発生器)を含む。ステートマシンおよび制御論理104によって発生されたアドレスはSM_addrと符号をつけられている。SM_addrが変化すると、信号sm_atdがステートマシンおよび制御論理104によってアサートされる。アドレスSM_addrはトランジスタ110に送られる。
ユーザがメモリ100にアクセスすると、EXT_addrでアドレスが示される。アドレス遷移検出器102はloadxr上で論理1を出力し、これによってloadxwが強制的に論理0となり、トランジスタ110をオフにし、トランジスタ106をオンにする。したがって、EXT_addrがデコードのために選択される。こうして、信号addrは外部アドレスEXT_addrをデコーダに運ぶ。
EXT_addrに新たなアドレスが提示されておらず、ステートマシンおよび制御論理104から新たなアドレスが発生されると、sm_atdが論理1となり、loadxrが論理0となる。こうして、loadxwが論理1となり、トランジスタ110がオンとなり、トランジスタ106がオフとなる。これによって、SM_addrがデコードのために選択される。こうして、信号addrはステートマシンによって発生されたアドレスSM_addrをデコーダに運ぶ。
図1は3入力のマルチプレクサ140を示す。すなわち、ブースタ0 142、VPXGGポンプ144およびVCCである。VPXGGポンプ144は制御された正の電位を発生し、ワード線を介して選択されたフラッシュメモリセルの制御ゲートに供給する、正の電源である。技術分野で公知の多くの他の電圧ポンプをこの発明で好適に使用することができる。VPXGGポンプ144に含め得る一技術のより詳細な説明が、調整された正の電位を制御するための調整器回路を有するVPP電源と題された米国特許第5,291,446号にあり、これを引用により援用する。ブースタ0 142は読出の間ワード線を昇圧するのに用いられる。マルチプレクサ140はステートマシンおよび制御論理104から選択信号を受け、その3入力から1つを選択してXデコード120を介してバンク0のワード線に送る。マルチプレクサ140の出力はVPXG0の符号で示される。図1は開示を簡潔にするために、3入力142、144およびVCCがマルチプレクサに接続されて示される。一実現例のより詳細な説明は、高速3状態ブースタ回路と題された、1995年11月17日に出願された米国特許出願連続番号第08/560,459号にあり、これを引用により援用する。技術分野で公知の多くのブースタ回路および選択回路がこの発明で好適に用いられ得る。
図1はまた3入力を有するマルチプレクサ148を含む。すなわち、ブースタ1 146、VPXGGポンプ144およびVCCである。ブースタ1 146はブースタ0142と同様のものである。マルチプレクサ148はマルチプレクサ140と同様に動作し、ステートマシンおよび制御論理104からその選択信号を受ける。マルチプレクサ148の出力はVPXG1であり、これはバンク1のワード線に送られる。マルチプレクサ140および148の目的はメモリセルの特定のバンクで実行されている動作に依存して電圧を切換えることである。
VPPIGポンプ152はメモリセルのドレインに高電圧を与えるために用いられる高電圧ポンプである。VPPIGポンプ152の出力はマルチプレクサ150および154に送られる。両マルチプレクサはともに入力としてVCCを有する。マルチプレクサ150および154はステートマシンおよび制御論理104からの信号に基づいて入力間を切換える。マルチプレクサ150の出力はVPPI0であり、マルチプレクサ154の出力はVPPI1である。通常の読出動作の間、VPPI1およびVPPI0はVCCに接続されている。VPPI0はトランジスタ162のゲートに接続される。VPPI1はトランジスタ164のゲートに接続される。トランジスタ162のソースはYデコーダ122、マルチプレクサ180およびマルチプレクサ182に接続される。トランジスタ162のドレインはDポンプ170とトランジスタ164のドレインとに接続される。Dポンプ170はドレイン電源である。技術分野で公知のさまざまなドレイン電源がこの発明で使用可能である。ドレイン電源の一例が、ファン ブスカークらの、ドレイン電源と題された米国特許第5,263,000号に開示されており、これを引用により援用する。トランジスタ164のソースはマルチプレクサ180、マルチプレクサ182およびYデコード124に接続される。マルチプレクサ180および182への接続が、バンク0およびバンク1からのデータの読出経路を提供する。マルチプレクサ180はステートマシンおよび制御論理140から選択制御信号を受け、2つの入力信号の一方を選択的に選び、読出センスアンプ184と通信する。マルチプレクサ182はステートマシンおよび制御論理104からの選択制御信号を受け、その2つの入力信号のうち一方をベリファイセンスアンプ186に選択的に通信する。
バンク0またはバンク1のいずれかからのデータは読出センスアンプ184またはベリファイセンスアンプ186のいずれかに通信され得る。センスアンプはともにステートマシンおよび制御論理104と通信している。バンク0からのデータは読出センスアンプ184と通信し、バンク1からのデータはベリファイセンスアンプ186と通信され得る。バンク0からのデータがベリファイセンスアンプ186と通信されている間に、バンク1からのデータが読出センスアンプ184と通信され得る。ベリファイセンスアンプ186の出力はステートマシンおよび制御論理104に送られ、これは特定のバイトがプログラムされたかまたは消去されたことをベリファイするのに使用される。したがって、一方のバンクで書込処理が行なわれている間に他方のバンクからデータを読出すことができる。別の実施例では、読出とベリフィケーションのために、入力を2つのバンク間で多重化して1個のセンスアンプを用いることもできる。
読出センスアンプ184からのデータはマルチプレクサ190に送られる。マルチプレクサ190の第2の入力はステートマシンおよび制御論理104からの状態情報を含む。マルチプレクサ190のための選択信号はステートマシンおよび制御論理104によって与えられる。
I/Oバッファ192はメモリ装置100からデータを読出し、そこへのデータを受けるために用いられる。バンクの1つで読出が実行されている間に、マルチプレクサ190は読出センスアンプ184からの出力をI/Oバッファ192と通信する。消去またはプログラムシーケンスの間、マルチプレクサ190は状態情報をI/Oバッファ192に通信して、外部プロセッサがメモリ装置100について、実行されている消去またはプログラムに関連する状態を調査できるようにする。
メモリ装置100はまた負のポンプ194を含み、これはステートマシンおよび制御論理104によって選択されるバンク0またはバンク1のいずれかのワード線を介して選択されたメモリセルの制御ゲートに比較的高い負の電圧を発生するのに用いられる。したがって、負のポンプ194はXデコード120と通信している。負のポンプの一例が1996年2月15日に出願された、低電源電位負チャージポンプと題された米国特許出願連続番号第08/559,705号にあり、これを引用により援用する。
ステートマシンおよび制御論理104は読出、プログラムおよび消去動作のための制御を与える。バンク0およびバンク1間の選択に用いられる選択線の多くが、ステートマシンおよび制御論理104によって制御される。
メモリ装置100は組込プログラムシーケンスを用いてプログラムされ、組込消去シーケンスを用いて消去される。組込シーケンスにより、プロセッサは、プログラムおよび消去シーケンスが実行されている間にプログラムまたは消去シーケンスを開始し、かつ他のタスクを実行することができる。組込プログラムおよび消去シーケンスはステートマシンおよび制御論理104によって制御され、これはいずれかのシーケンスの開始を管理するためにコマンドレジスタを用いる。消去およびプログラム動作はコマンドレジスタを介してのみアクセスされ、コマンドレジスタは装置の動作を管理する内部ステートマシンを制御する。コマンドはメモリ装置100へのデータ入力を介してコマンドレジスタに書込まれる。
一実施例では、バンク0は14のセクタ(セクタ0−セクタ13)を含み、各セクタは64Kバイトを有する。バンク1は2つのセクタ、セクタ14およびセクタ15を含み、これらはともに64Kバイトを含む。さまざまな実施例がバンク0およびバンク1について、異なる数のセクタ、セクタごとに異なる数のバイトとを含め、他の好適な構成を含み得る。さらに、データはバイト、語または他の適切な量でアクセスされ得る。
図2はXデコード120をより詳細に示す。デコード論理202の第1のレベルがアドレスaddrをその入力として受ける。この例では、Xデコード120は13アドレスビットを受けることができ、一方、Yデコードは6アドレスビットを受けることができる。デコード論理202の第1のレベルはアドレスをデコードし、デコード信号の5個のセットを発生する:16ビット sel[15:0]、8ビットxt[7:0]、4ビットz2[3:0]、4ビットz1[3:0]および4ビットz0[3:0]である。信号sel[15:0]は16個のセクタのうち1個を選択するのに用いられる。たとえば、もしアドレスが第1のセクタ内の1バイトにアクセスする場合、sel[0]がアサートされ、sel[15:1]はアサートされない。信号xt[7:0]、z2[3:0]、z1[3:0]およびz0[3:0]は選択されたセクタ内の特定のワード線を選択するのに用いられる。単に例示の目的でのみ、各セクタが64Kバイトを記憶し、ワード線ごとに128バイトがあると仮定する。したがって、セクタごとに512のワード線がある。
デコード論理202の第1のレベルの出力はセクタレベルデコード論理に送られる。16個のセクタがあるので、16個のセクタレベルデコード論理回路がある。デコード論理204は第1のセクタのためのセクタレベルデコード論理を表わす。デコード論理206は第2のセクタのためのセクタレベルデコード論理を表わす。デコード論理208は16番目のセクタのためのセクタレベルデコード論理を表わす。16個のセクタレベルデコード論理回路は同様のものであって、1頁の図面には入らないので、第3から第15のセクタのためのセクタレベルデコード論理回路を3個のドットで表わす。
セクタレベルデコード論理回路の各々は構造的には類似している。しかしながら、各々はわずかに異なる入力および出力を有する。各セクタレベルデコード論理回路はxt[7:0]、z2[3:0]、z1[3:0]、z0[3:0]、loadxwおよびloadxrを受ける。さらに、各セクタレベルデコード論理回路はセクタ選択信号sel[15:0]の適切な1個を受ける。第1のセクタのためのセクタレベルデコード論理回路204はsel[0]を受け、第2のセクタのためのセクタレベルデコード論理回路206はsel[1]を受け、第16のセクタのためのセクタレベルデコード論理回路208はsel[15]を受ける。
セクタの各々が512のワード線を用いるので、各セクタレベルデコード論理回路は512のワード線を出力する。たとえば、第1のセクタのためのセクタレベルデコード論理回路204はワード線wl0[511:0]を出力し、第2のセクタのためのセクタレベルデコード論理回路206はワード線wl1[511:0]を出力し、…、第16のセクタのためのセクタレベルデコード論理回路208はワード線wl15[511:0]を出力する。
図3は第1のセクタのためのセクタレベルデコード論理回路204をより詳細に示す。セクタ選択信号sel[0]はトランジスタ220とANDゲート232の第1の入力とに接続される。トランジスタ220はまたインバータ222の入力とインバータ224の出力とに接続される。インバータ222の出力とインバータ224の入力とはANDゲート226の一方の入力に接続される。信号loadxrはANDゲート226の他方の入力に接続される。信号loadxwはトランジスタ220のゲートとNORゲート228の第1の入力に接続される。ANDゲート226の出力はNORゲート228の第2の入力に接続される。NORゲート228の出力はインバータ230に送られる。インバータ230の出力はANDゲート232の第2の入力に接続される。ANDゲート232の出力は符号selxで示される。信号selxは、したがって、第1のセクタが選択され、loadxwまたはloadxrのいずれかがアサートされたときにアサートされる。ステートマシンおよび制御論理104が先にアサートされたloadxwにより適切なsel線、たとえばsel[0]でセクタを選択していたとすれば、ANDゲート226へのインバータ222からの入力はローであり、これはloadxrがANDゲート226の出力を変化させることを妨げる。したがって、書込実行中に読出のために同じセクタにアクセスすることはできない。
セクタレベルデコード論理回路は64個の第3レベルデコード論理回路を含む。第3レベルデコード論理回路の各々がselxを受ける。第3のレベルデコード論理回路はまたz2[3:0]の1ビット、z1[3:0]の1ビットおよびz0[3:0]の1ビットを受ける。表1は、z2[3:0]、z1[3:0]およびz0[3:0]のどのビットが第3のレベルデコーダ回路(xin0、xin1、xin2、…、xin62、xin63)によって受取られるかを示す。
第3のレベルデコード論理回路の各々はXin#と符号付けされる出力を有し、第3のレベルデコード論理回路のうち第1の回路(234)はXin0と符号付けされる出力を有し、第3のレベルデコード論理回路のうち第2の回路(23−6)はXin1と符号付けされる出力を有し、…、第3のレベルデコード論理回路のうち64番目の回路(238)はXin63と符号付けされる出力を有する。信号z2、z1およびz0は第3のレベルデコード論理回路のうちの1つを選択するために用いられる。第3のレベルデコード論理回路の各々は8本のワード線に関連付けられ;したがって、z2、z1およびz0は8本のワード線からなる群を選択するために用いられる。
各ワード線に対し、ワード線選択回路が設けられる。第3のレベルデコード論理回路の各々は8本のワード線に関連付けられるため、第3のレベルデコード論理回路の出力(Xin#)は8つのワード線選択回路に接続される。図3は、240…242と符号付けされる8つのワード線選択回路に接続される第3のレベルデコード論理回路234を示す。第3のレベルデコード論理回路236は244…246と符号付けされる8つのワード線選択回路に接続される。第3のデコード論理回路238は248…250と符号付けられる8つのワード線選択回路に接続される。各ワード線選択回路は構造上同じであるが、異なる入力を有し、異なるワード線に接続される。第3のレベルデコード論理回路24にXin0を介して接続される8つのワード線選択回路はすべてselxを受取るが、信号xt[7:0]によって微分され:第1のワード線選択回路240はxt[0]を受取りワード線wl0[0]に接続され、第2のワード線選択回路はxt[1]を受取りワード線wl0[1]に接続され、…、第8のワード線選択回路242はxt[7]を受取りワード線wl0[7]に接続される。各ワード線に対する符号は以下のフォーマットwl#[%]を用い、#はセクタを示し、%はそのセクタに対するワード線番号を示す。信号z2、z1およびz0は第3のレベルデコード論理回路を選択し、したがって、その選択を8本のワード線に絞る。信号xtはその8の組から特定の1本のワード線を選択するために用いられる。
図4は第3のレベルデコード論理回路234の概略図である。信号z0[0]はトランジスタ270のゲートに接続される。信号z1[0]はトランジスタ272のゲートに接続される。信号z2[0]はトランジスタ274のゲートに接続される。信号selxはトランジスタ276のゲートに接続される。トランジスタ270は接地とトランジスタ272との間に接続される。トランジスタ274はトランジスタ276と272との間に接続される。トランジスタ276のドレインはXin0と符号付けされる。
図5は概略的なワード線選択回路240である。信号xin0はトランジスタ288に接続される。トランジスタ288のゲートはxt[0]に接続される。トランジスタ288は、さらに、トランジスタ290、トランジスタ292、トランジスタ294、トランジスタ296のゲート、およびトランジスタ298のゲートにも接続される。トランジスタ290はVCCにも接続され、そのゲートはselxに接続される。トランジスタ298はワード線wl0[0]とVPXnとの間に接続される。トランジスタ296はXDSnとワード線wl0[0]との間に接続される。トランジスタ294および292のゲートはワード線wl0[0]に接続される。トランジスタ294はselxにも接続され、トランジスタ292はVPXnに接続される。信号VPXnはワード線への切換可能な正の電源である。一実施例では、VPXnは、プログラミングに対しては9ボルトであり、他の期間中はvccであり、消去に対しては0ボルトである。信号XDSnは、消去中に負の9ボルトであるワード線への切換可能な負の電源である。
トランジスタ296のゲートでのノードがLレベルであるために、トランジスタ288、270、272、274および276を用いるプルダウン経路はトランジスタ290よりも強力でなければならないことに注目されたい。これは、トランジスタ290がかなり弱くなければならないことを意味し、それが、そのワード線が非選択状態であるとき、たとえばトランジスタ270、272、274、276および288を通る経路がオフであるときにトランジスタ296のゲートに接続されるノードが他のいずれのトランジスタもそれに抗おうとすることなくHレベルに引上げられ得るようトランジスタ294のソースがSELXに結び付けられる理由である。
トランジスタ292、294、296および298は電気的ラッチのように作用し、これは、入力が接続されないときでさえも適当な電圧レベルにその出力を保持する電気的装置として定義される。この場合、トランジスタ292、294、296および298はワード線を適当な電圧(たとえば読取動作、消去動作またはプログラム動作に対する電圧)に保持する。動作中、メモリ装置のユーザがデータを読出すことを所望する場合、新たなアドレスがEXT_addrに与えられる。アドレス遷移検出器102はその新たなアドレスを感知して、外部アドレスをデコーダに向けて信号ADDRを介して送らせる。アドレス遷移検出器102によって新たなアドレスがあると判断されると、loadxrがアサートされる。Xデコーダ120はそのアドレスをデコードして適当なワード線を選択する。選択されたワード線は駆動されて適当な電圧レベルにラッチされる。新たなワード線はloadxrまたはloadxwの持続期間中のみ選択および非選択される。それらはラッチされ、それは、アドレス情報は次のloadxrまたはloadxwの発生まで保持(または記憶)されることを意味する。
図1に開示される実施例では、プログラミングおよび消去を含む書込プロセスは、ステートマシンおよび制御論理104の制御下における組込書込プロセスとして実行される。ステートマシンおよび制御論理104が新たなアドレスを発生しloadxw信号がアサートされると、そのアドレスはデコードされ、適当なワード線がラッチされる。選択されたワード線時がラッチされるため、システムは、読出シーケンスおよび書込シーケンスによってそれが事実上同時に用いられ得るよう、基本的にXデコード用経路を時間多重化している。一実施例では、読出シーケンスは書込シーケンスに対して優先されしたがってloadxrはloadxwに割込み得る。これが生ずる場合、ステートマシンおよび制御論理104はloadxrを感知して、loadxrが終了した後にloadxwを再開する。次のloadxrが発生される前にloadxwが生ずる時間を確保するため、loadxrは読出アクセス時間の半分に対して一般に活性状態であるにすぎない。
Yデコーダは当業界において公知の技術と同様である。各Yデコーダは、アドレス指定されたセルがそのYデコーダに関連付けられるバンク内にあるかどうかを判断する。そうである場合には、Yデコーダは適当なビット線を決定する。この発明のXデコーダはさまざまなyデコードスキームとともに用いられ得る。たとえば、XデコーダとYデコーダとにおいて同じ技術を利用することはこの発明の範囲内である。つまり、たった1つのYデコーダを用い、適当なビット線をラッチする。図1の実施例では、各々がそれ自身のyデコーダを有する2つのバンクを含むが、その一方で、一方のバンクは書込に対して用いられており、他方のバンクは読出に対して用いられ得る。xデコーダの技術がyデコーダにおいて好適に用いられしたがって1つのYデコーダのみが存在する場合、読出および書込は同じメモリセルバンクにおいて実行され得る。
図6は、バンク0またはバンク1のいずれかにおいてバイトをプログラムするためにメモリ装置100のユーザによって実行されるステップを示す。まず、ユーザは任意の必要な制御入力をアサートしなければならない(ステップ402)。つまり、ユーザは制御入力を用いてメモリ装置100をプログラムモードにしなければならない。ユーザという語により、それはメモリへのアクセスを求めるプロセッサまたは他の構成要素を意味される。ユーザは次いで組込プログラムセットアップコマンドを入力し(ステップ404)、それに続いて、ユーザは組込プログラムコマンドを入力する(ステップ406)。代替的実施例では、ステップ402、404および406を1コマンドに組合せることが含まれる。この組込プログラムセットアップコマンドは、その装置を段階付けて、アドレス指定されたバイトの自動プログラミングを行なう。ステップ406の後、ステートマシンおよび制御論理122は組込プログラムシーケンスを実行する。組込プログラムシーケンスが実行されている最中の間、ユーザはステータスに対するメモリ装置100のポーリングを行ない得る(ステップ408)。組込プログラムシーケンスが終った後、そのプログラム動作は完了する(ステップ410)。
図7は、ステートマシンおよび制御論理104によって制御される組込プログラムシーケンスのフローチャートである。ユーザがステップ404にてセットアップコマンドを書込むと、ステートマシンはステップ502にてセットアップコマンドを受取る。ユーザがステップ406にてセットアップコマンドを書込むと、ステートマシンはステップ504にてプログラムコマンドを受取る。この時点で、ユーザは入力102上のプログラムされるべきバイトのアドレスを書込む。次いで、メモリ装置100は、ステートマシンおよび制御論理104の制御下にて、ステップ506においてプログラム前ベリファイを実行する。つまり、バイトをプログラミングする前に、装置は、そのバイトにあるビットが既にプログラムされているかどうかを判断する。必要なビットが既にプログラムされている場合には(ステップ508)、そのプログラミングステップの残りを実行する必要はなく、そのプログラミングは完了する(ステップ510)。
必要なビットのすべてがまだプログラミングされていない場合には、ステップ512にてパルスカウンタが初期化される。ステップ514で、プログラミングパルスが必要なビットに与えられ、それらビットがプログラミングされる。ステップ516にて、そのプログラミングされたバイトがベリファイされる。つまり、プログラミングが成功したかどうかを判断する。ステップ516にて、装置はそのバイトを対応のバンクから読出してそれをセンスアンプ186に送る。ステップ518にて、ステートマシンおよび制御論理104はそのプログラムが成功したか否かを判断する。プログラムが成功している場合には、プログラムシーケンスは完了する(ステップ520)。プログラミングが成功しなかった場合には、パルスカウンタが増分される(ステップ522)。このパルスカウンタはステートマシン論理の内部にある。パルスカウンタが増分された後、それが最大の許可される値にあるかどうかが判断される(ステップ524)。1つの例示的な最大の許可される値は250パルスである。最大値に到達している場合には、プログラムシーケンスは失敗しており、メモリ装置100はハング状態になる(ステップ526)。パルスカウンタが最大値に達していない場合、プログラムステップ(ステップ514)はさらなるパルスとともに再び実行される。このフローは上に説明されたステップ516および518に続く。
プログラム動作中、ステートマシンは、そのアドレスを用いることにより、プログラミングされたバイトがどのセクタにあるかを判断する。そのバイトがどのセクタにあるかを知ることにより、ステートマシンはそのバイトがどのバンクにあるかを知る。ベリファイステップ中、ステートマシンおよび制御論理104が、マルチプレクサ182に適切なバンクからの出力を選択させることによって、そのデータがベリファイセンスアンプ186に送られる。ステートマシンおよび制御論理104は、さらに、正しい制御信号をマルチプレクサ140、148、150および154に送る。プログラミングされている最中のバイトがバンク0にある場合には、ユーザはバンク0を読出すことはできない。ユーザは、プログラミングシーケンスが完了するまで、データポーリングを継続して行ない得る(ステップ408)。その時点で、ユーザは次いでバンク0から読出を行ない得る。しかしながら、プログラムシーケンスがバンク0に対して実行されている最中、ユーザはバンク1から読出を行ない得る。同様に、或るバイトがバンク1にてプログラミングされている間、ユーザはバンク0から読出を行ない得る。
図8は、メモリ装置100のセクタを消去するためユーザにより実行されるステップを示す。第1のステップ602は適当な制御入力を与える。次いでユーザは組込消去セットアップコマンドを送り(ステップ604)、それに続いて組込消去コマンドを送らなければならない(ステップ606)。1つの代替例では、ステップ602、604および606は1つのステップに組合せられ得る。ステップ606の後、組込消去シーケンスはステートマシンおよび制御論理122の制御下にて開始する。組込消去シーケンスが進んでいる間、ユーザはステータスに対してのポーリングを行ない得る(ステップ608)。一実施例では、データビットのうちの1つはステータスビットとして指定される。このステータスビットは、消去動作が完了するまでは論理0である。消去動作の完了で、そのステータスビット上のデータは、規定された時間期間に対して論理1になる。組込消去シーケンスが終了した後、消去が完了する(ステップ610)。
図9Aおよび図9Bはステートマシンおよび制御論理104により制御される組込消去シーケンスのフローを示す。ユーザが図6のステップ604にて組込消去セットアップコマンドを書込むと、ステートマシンがそのセットアップコマンドをステップ712にて受取る。ユーザがステップ606にて組込消去コマンドを書込むと、ステートマシンはステップ714にてその消去コマンドを受取る。この時点で、ユーザは、次いで、アドレス入力EXT_addr上の消去されるべきセクタのアドレスを書込む。一実施例では、メモリ装置100はユーザが1回に2つ以上のセクタを消去することを可能にする。その消去においては、ユーザは2つ以上のアドレスを書込まなければならない。
メモリ装置100が任意のセクタを消去する前に、そのセクタのすべてのビットをプログラミングしなければならない。ステップ716〜734は消去前にすべてのバイトをプログラミングするプロセスの一部である。ステップ716では、ステートマシンおよび制御論理104によって、アドレス指定されたセクタにある最初のバイトがプログラムされたかどうかがベリファイされる。つまり、最初のバイトのアドレスが、ステートマシンおよび制御論理104内のアドレスシーケンサを介して、デコーダに送られる。アドレス指定されたデータはベリファイセンスアンプ186に送られる。ステップ718にて、ステートマシンおよび制御論理104により、そのバイトが完全にプログラミングされているかどうか(たとえばそのバイト内のデータが00Hであるか)が判断される。そのバイトに対するデータが完全にプログラミングされている場合、装置は、そのバイトがそのセクタにおける最後のアドレスであったかどうかを判断する(ステップ720)。そうである場合には、そのセクタは完全にプログラミングされており、装置は消去を開始する準備ができる。矢印721は図7Aのフローチャートを図7Bのフローチャートにつなぐ。したがって、最後のアドレスがステップ720にて到達されると、そのフローは矢印721をたどって図7Bに示されるステップに移動する。最後のアドレスに達しなかった場合には、アドレスシーケンサを増分して(722)、ステップ716および718を繰返す。
ステップ718においてバイトがプログラミングされていないことがステートマシンおよび制御論理104によって判断された場合には、そのバイトは後続のステップにてプログラミングされる。ステップ724においてパルスカウンタがセットされる。ステップ726にてそのバイトがプログラミングされ、ステップ728にてステートマシンおよび制御論理104はそのバイトが適切にプログラミングされたかどうかをベリファイしようと試みる。そのバイトが適切にプログラミングされている場合には(ステップ730)、装置はステップ720にループして、そのバイトがそのセクタの最後のバイトであるかどうかを判断する。そのバイトが適切にプログラミングされなかった場合には(ステップ730)、パルスカウンタを増分する(ステップ732)。パルスカウンタがその最大値にある場合には(ステップ734)、メモリ装置100はハング状態になる。パルスカウンタがその最大値にない場合には、シーケンスはステップ726にループして戻り、そのバイトをプログラミングする試みがもう一度なされる。アドレス指定されたセクタのすべてのバイトがプログラミングされた後、そのセクタは消去される。
ステップ740(図7B)において、アドレスシーケンサは初期化されてそのセクタの最初のアドレスに戻り、パルスカウンタはリセットされる。ステップ742にて、そのアドレス指定されたセクタは、フラッシュメモリに対し当業界にて公知のありふれた方法で大量消去される。ステップ744にて、装置は、そのセクタの最初のバイトが過消去されたかどうかを判断する。そうでない場合には、ステップ746にて、装置は、過消去に対し考慮されているそのバイトがそのセクタにおける最後のバイトであるかどうかを判断する。それがそのセクタにおける最後のバイトでない場合には、アドレスシーケンサ110は増分されて、次のバイトが過消去に対しチェックされる。過消去されていると判断されるバイトがある場合には、ステップ770にて訂正を行なってその過消去に対し補償を行なう。これらの訂正は、過消去されたフラッシュメモリセルに対処するための当業界にて公知の数多くの標準的な技術のうちの1つであり得る。ステップ770の前に、パルスカウンタがリセットされる。ステップ772にて、システムは、その過消去されたセルが適切に直されたかどうかをベリファイする。漏洩電流が全くない場合には(ステップ774)、シーケンスはステップ746にループして戻り、これがそのセクタにおける最後のバイトであるかどうかを判断する。さらに、パルスカウンタは、それがステップ770の前に有していた値にセットし戻される。それでもさらに漏洩電流がある場合には、パルスカウンタはステップ776にて増分される。ステップ778にて、システムは、パルスカウンタがその最大値にあるかどうかを判断する。そうである場合には、システムはハング状態になる(ステップ780)。パルスカウンタがその最大値にない場合には、システムは過消去訂正を再び行なうためにステップ770にループして戻る。
すべてのバイトが過消去されていないことが判断された後、システムはバイトごとの消去ベリファイを実行する。特定のバイトがFFHである場合には、その特定のバイトに対する消去は成功したことになる(ステップ750)。そのバイトが成功裏に消去されたことが判断された後、ステートマシンは、そのちょうど考慮されたバイトがそのセクタにおける最後のバイトであるかどうかを判断する(ステップ754)。それが最後のバイトである場合には、消去は完了する(ステップ756)。それが最後のバイトでない場合には、アドレスシーケンサを増分して(ステップ758)、シーケンスは次のバイトをベリファイするためにステップ750にループして戻る。ステップ752にてデータがFFHでない(たとえば消去が成功しなかった)と判断される場合には、パルスカウンタはステップ760にて増分される。パルスカウンタがその最大値に増分された場合には(ステップ762)、システムはハング状態になる(ステップ764)。パルスカウンタがその最大値に増分されなかった場合、システムはステップ742にループして戻る。
上述の組込消去シーケンスはセクタの消去を説明しているが、代替例では複数のセクタまたは複数のセクタの或るバンク全体の消去が含まれる。各代替例では、図8、9Aおよび9Bの方法が適当に変更されるだろう。たとえば、消去前ベリフィケーションを各セクタに対して実行することが必要となり、大量消去が各セクタのベリファイを含むだろう。
図10は、この発明の利点を示すタイミング図である。たとえば、ユーザがセクタ1に対して消去シーケンスを実行していると仮定する。上述したように、消去シーケンスは消去されている最中のセクタにある各アドレスを前プログラミングしベリファイすることを含む。図10は、メモリセルの書込アクセスを表現する時間tw0、tw1、tw2、tw3、tw4、…を示す。つまり、tw0は、書込に対し選択されるセクタにある第1のメモリセルへの第1の書込アクセスを示し、tw1はその書込に対し選択されるセクタにある第2のメモリセルへの第2のアクセスを表現する。時間tw0にてloadxwが第1の書込に対してアサートされ(パルスa)、時間tw1にてloadxWが第2の試みられる書込に対してアサートされる(パルスb)。これらのアクセスはプログラミング前アクセスであってもよくまたはベリフィケーションアクセスであってもよい。重要なことは、各アクセスが、ステートマシンおよび制御論理104による書込アドレスの発生および適切なワード線のラッチを伴うということである。
書込シーケンス中、ユーザは書込動作を要求し得る。時間tr0は第1の読出動作を表わす。時間tr0で、読出アドレスはEXT_addrにて表わされる。いくらかの遅延の後(図には示されない)、アドレス遷移検出器102はloadxrをアサートする(パルスf)。Xデコード120および適当なYデコードを用いて適当なメモリセルにアクセスする。適当なワード線がラッチされ、読出動作の残りが実行される。上で論じたように、loadxrがアサートされる場合、loadxwはアサートされ得ない。loadxrがパルスfにてアサートされる場合、loadxwは既にアサートされている。したがって、loadxwは割込みされる。このことは、なぜパルスbがパルスaよりも短い持続期間を有するかを説明する。loadxrは読出アクセス時間の半分に対してのみアサートされるにすぎないので、書込アクセスは、時間tr0にて開始された第1の読出アクセスを(それより多くではないとしても)少なくとも半分は終えたtw2にて開始するかまたは再開され得る。時間tw2にて、ステートマシンおよび制御論理104は新たなアドレスをデコーダに与えloadxwをアサートする(パルスc)。ステートマシンからのアドレスSM_addrがデコードされ、適当なワード線がラッチされる。したがって、時間多重化によって、2つのワード線が1つの読出アクセス時間中にラッチされしたがって2つのメモリセルが、1つが読出に対しかつ1つが書込に対し、同時にアクセスされ得る。tw2における書込アクセスに対する適当なワード線のラッチの後、ユーザは次いで時間tr1にて別の読出アクセスを要求し得る。再び新たなアドレスがEXT_addrで与えられ、loadxrがアサートされ(パルスg)、そのアドレスがデコードされ適切なワード線がラッチされる。このプロセスが継続して行なわれて、同時読出および書込動作を可能にする。
図11は、同時読出および書込動作を可能にする第2の実施例の不揮発性メモリ装置800を示す。この不揮発性メモリ装置800は、デュアルポート構造を含むセクタに再分割されるメモリアレイ822を含む。一実施例では、このメモリ装置800はフラッシュメモリであり、書込動作はフラッシュメモリセルのプログラミング動作および消去動作を含む。
アドレス入力EXT_addrはトランジスタ806およびアドレス遷移検出器802に送られる。トランジスタ806はインバータ808の入力およびトランジスタ810に接続される。トランジスタ806のゲートはインバータ812の出力に接続される。インバータ808の出力はインバータ814および816の入力に接続される。インバータ816の出力はインバータ808の入力に接続される。インバータ814の出力はXデコード820、Yデコード824およびYデコード828に接続される。アドレスEXT_addrは複数ビットを含むことに注目されたく;したがって、回路は各ビットに対して1組の構成要素を含み、インバータ814の出力はデコーダに適切に経路付けられる複数ビットを含む。
アドレス遷移検出器802は外部アドレスEXT_addrを受取り、その外部アドレスEXT_addrが変化するとその出力をアサートする。アドレス遷移検出器802の出力(loadxrと符号付けされる)はインバータ830、Xデコーダ820、ならびにステートマシンおよび制御論理844に接続される。インバータ830の出力はANDゲート832に接続される。ANDゲート832の第2の入力は、ステートマシンおよび制御論理844によって発生される信号sm_atdである。ステートマシンおよび制御論理844はステートマシンおよび制御論理104と同様である。ANDゲート832の出力(loadxwと符号付けされる)はXデコード820およびトランジスタ810のゲートに通信される。ステートマシンおよび制御論理844は書込動作に対するアドレスを発生するためにアドレスシーケンサを含む。ステートマシンおよび制御論理844によって発生されたアドレスが変化すると、信号sm_atdがステートマシンおよび制御論理844によってアサートされる。ステートマシンおよび制御論理844によって発生されたアドレスSM_addrはトランジスタ810に送られる。Xデコーダ820がアドレスloadxrおよびloadxwを受取ることにより、正しいワード線がデコードされラッチされる。Xデコーダ820は図1のXデコード120と同様である。Yデコード824はそのアドレスを受取りコラム選択826を用いて書込動作に対する適切なビット線を選択しそれにアクセスする。Yデコード828はアドレスを受取りコラム選択830を用いて読出動作に対する適切なビット線にアクセスする。書込動作中、セルアレイ822からのデータがコラム選択826を介してベリファイセンスアンプ842に送られる。読出動作中は、セルアレイ822から読出されたデータがコラム選択830を介して読出センスアンプに送られる。読出センスアンプ834の出力はマルチプレクサ836に送られる。マルチプレクサ836の出力はドライバ838に送られて装置800から出力される。ベリファイセンスアンプ842からのデータがステートマシンおよび制御論理に送られることによって、適切なデータがべリファイされ、およびおそらくはステータスデータがメモリ装置のユーザにドライバ838を介して送られる。マルチプレクサ836上の第2の入力はステートマシンおよび制御論理844からのものである。データはステートマシンおよび制御論理844にデータ線およびバッファ846を介して送り込まれる。
図11の装置は、いくつかの例外を除き図1の装置と同様である。最も顕著なことはメモリセルが2つのバンクに分割されていないことである。その代わりに、1組のメモリセルがセクタに分割され、読出および書込のために別々のyデコード経路が設けられている。書込yデコード経路があるセクタにアクセスしている間に、読出デコード経路が異なるセクタにアクセスできる。このようにして、読出動作を1つのセクタで実行している間に書込動作を別のセクタで行なうことができる。
図11は、不揮発性メモリを動作するために必要な電圧源すべてを示してはいない。こうした電圧源は当該技術では既知であり、これを図11に加えると図面が混乱するだけであろう。しかしながらある実施例では、図11のメモリ装置が、図1に関して述べた電圧源と同様の電圧源を適切なものとして利用することができる。
図12は、図11の装置のある実施例のためのメモリセル900のセクタの一例を示す。セクタ900のアーキテクチャによりデュアルポート構造が得られる。セクタ900は、ある実施例ではフラッシュメモリセルとして実現されるメモリセルC0−C11のアレイを含む。メモリセルC0−C11は各々、セクタ900内の共通のVSSライン902に結合される。セクタ900の選択回路は、書込ビット線910−912および読出ビット線920−22を、特定の読出およびプログラム/消去動作の必要性に応じて選択的にメモリセルC0−C11に結合する1組のトランジスタQ0−Q11およびQ20−Q31を含む。トランジスタQ0−Q11およびトランジスタQ20−Q31は、読出セクタ選択信号970および書込セクタ選択信号980によってそれぞれ制御されるパスゲートとして機能する。
メモリセルC0−C11は、1組の接続線950−61にそれぞれ個別に結合される。読出セクタ選択信号970の制御によって、トランジスタQ0−Q3は選択的に読出ビット線920をメモリセルC0−C3に結合する。読出セクタ選択信号970の制御によって、トランジスタQ4−Q7は選択的に読出ビット線921をメモリセルC4−C7に結合する。同様に、読出セクタ選択信号970の制御によってトランジスタQ8−Q11は選択的に読出ビット線922をメモリセルC8−C11に結合する。
たとえば、読出動作中においては、読出セクタ選択信号971を活性化することによってメモリセルC0、C4およびC8をそれぞれ読出ビット線920、921および922に結合する。同様に、読出動作中において読出セクタ信号972を活性化することによってメモリセルC1、C5およびC9を読出ビット線920、921および922にそれぞれ結合する。
トランジスタQ20−Q23は、書込セクタ選択信号980の制御によって選択的に書込ビット線910をメモリセルC0−C3に結合する。トランジスタQ24−Q27は、書込セクタ選択信号980の制御によって選択的に書込ビット線911をメモリセルC4−C7に結合する。同様に、トランジスタQ28−Q31は、書込セクタ選択信号980の制御によって選択的に書込ビット線912をフラッシュメモリセルC8−C11に結合する。
たとえば、プログラムまたは消去動作中においては、書込セクタ選択信号981を活性化してメモリセルC3、C7およびC11をそれぞれ書込ビット線910、911および912に結合する。同様に、プログラムまたは消去動作中において書込セクタ選択信号982を活性化してメモリセルC2、C6およびC10を書込ビット線910、911および912にそれぞれ結合する。
不揮発性メモリ装置800の他の実施例においては、アレイセクタのサブセットのみが、読出およびプログラム/消去動作を同時にできるようにする選択回路を含む。このようにして同時の読出およびプログラム/消去を限定することにより、不揮発性メモリ装置に対するランダムアクセスには小さな面積しか必要としないシステムのための読出ビット線および書込ビット線選択回路のコストおよびダイスペースは減じられる。
なお、図1および11に示したメモリ装置は1つのワード(またはワード線)デコード経路しか有していない。すなわち、xデコードのための1つのアドレス線、1つのxデコーダおよび1組のワード線があるのみである。xデコード経路が1つしかないので、メモリ装置のスペースが少なくてすむ。上記のxデコード経路に関して述べた技術を、多くの異なるメモリアーキテクチャおよびyデコード設計とともに用いることができる。図1および11は本発明の技術を利用できる多くの異なる設計のうち2つを示したのみである。代替的な実施例ではビット線がラッチされるようにyデコード経路について本明細書で述べた技術を利用することもできる。したがって、ある代替例はビット線およびワード線に対してラッチを用いることを含み、第2の代替例ではビット線に対してラッチを用い、ワード線に対してはラッチを用いないことを含む。
今までの本発明についての詳細な説明は例示のために挙げたものである。これは本発明を包括的にしたり開示された特定の形式の限定することを意図したものではなく、明らかに上記の教示によって多くの変形例や修正例が可能である。ここで説明した実施例は、本発明の原理を最もうまく説明するために選択されたものであり、実際に応用すれば、当業者が意図する特定の用途に適したように本発明を種々の実施例において種々の変形を伴い利用することができる。本発明の範囲は添付した請求の範囲によって規定されることを意図している。
Claims (40)
- 不揮発性メモリであって、
複数の不揮発性メモリセルと、
アドレスデコード論理と、
前記アドレスデコード論理を前記メモリセルに接続する複数のアクセス線と、
少なくとも前記アクセス線のサブセットに接続される複数の電気ラッチとを含み、
前記ラッチのうち1つは第1のワード線を書込電圧で保持するよう構成され、前記ラッチのうち別のラッチは第2のワード線を読出電圧で保持するよう構成され、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記第1のワード線に対しては前記ラッチのうち1つがその状態を保持するように制御され、かつ、前記第2のワード線に対しては前記ラッチのうち別のラッチが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、不揮発性メモリ。 - 前記メモリセルは少なくとも2つのセクタに組織される、請求項1に記載の不揮発性メモリ。
- 前記メモリセルは少なくとも2つのバンクに組織される、請求項1に記載の不揮発性メモリ。
- 前記メモリセルはフラッシュメモリセルである、請求項1に記載の不揮発性メモリ。
- 前記ラッチは、前記ラッチのうち前記1つが第1のワード線を読出電圧で保持し、前記ラッチのうち前記別のラッチが第2のワード線を書込電圧で保持するよう、読出動作信号および書込動作信号によって少なくとも部分的にイネーブルされる、請求項1に記載の不揮発性メモリ。
- 第1のロード信号を前記複数の電気ラッチに通信することにより、第1の期間中に前記複数の電気ラッチのうち第1の選択されたラッチが第1の選択されたワード線を第1の電圧で保持するようにするアドレス遷移検出器をさらに含む、請求項1に記載の不揮発性メモリ。
- 前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路をさらに含み、前記制御回路は第1のアドレスと第2のロード信号とを発生し、前記第2のロード信号が前記複数の電気ラッチに通信されるこにとより、第2の期間中に前記複数の電気ラッチのうち第2の選択されたラッチは、第2の選択されたワード線を第2の電圧で保持し、前記第1の期間は前記第2の期間と少なくとも部分的に重複し得る、請求項6に記載の不揮発性メモリ。
- 前記第1のアドレスと第2のアドレスとを受取る選択回路をさらに含み、前記第2のアドレスは前記不揮発性メモリの外部のソースから生じたものであり、前記選択回路は前記第1のアドレスまたは前記第2のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項7に記載の不揮発性メモリ。
- 前記アドレスデコード論理はワード線デコード論理を含み、
前記アクセス線は前記ワード線デコード論理を前記メモリセルに接続するワード線を含み、
前記電気ラッチは前記ワード線に接続される、請求項1に記載の不揮発性メモリ。 - 第1のロード信号を前記電気ラッチに通信するアドレス遷移検出器をさらに含む、請求項9に記載の不揮発性メモリ。
- 前記アドレスデコード論理はワード線デコード論理とビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記メモリセルに接続するワード線と、前記ビット線デコード論理を前記メモリセルに接続するビット線とを含み、
前記電気ラッチは前記ワード線に接続される、請求項1に記載の不揮発性メモリ。 - 前記アドレスデコード論理はワード線デコード論理とビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記メモリセルに接続するワード線と、前記ビット線デコード論理を前記メモリセルに接続するビット線とを含み、
前記電気ラッチは前記ワード線と前記ビット線とに接続される、請求項1に記載の不揮発性メモリ。 - 前記メモリセルはフラッシュメモリセルであり、
前記フラッシュメモリセルは少なくとも第1のメモリセルのバンクと第2のメモリセルのバンクとに組織され、
前記アドレスデコード論理は、ワード線デコード論理と、第1のビット線デコード論理と、第2のビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記第1のメモリセルのバンクと前記第2のメモリセルのバンクとに接続するワード線と、前記第1のビット線デコード論理を前記第1のメモリセルのバンクに接続する第1のビット線のセットと、前記第2のビット線デコード論理を前記第2のメモリセルのバンクに接続する第2のビット線のセットとを含み、
前記電気ラッチは前記ワード線に接続される、請求項1に記載の不揮発性メモリ。 - 第1のロード信号を前記複数の電気ラッチに通信することにより、第1の期間中に前記複数の電気ラッチのうち第1の選択されたラッチが第1の選択されたワード線を第1の電圧で保持するようにするアドレス遷移検出器と、
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路とをさらに含み、前記制御回路は第1のアドレスと第2のロード信号とを発生し、前記第2のロード信号が前記複数の電気ラッチに通信されることにより、第2の期間中に前記複数の電気ラッチのうち第2の選択されたラッチは、第2の選択されたワード線を第2の電圧で保持し、前記第1の期間と前記第2の期間とは少なくとも部分的に重複することが可能であり、
前記第1のアドレスと第2のアドレスとを受取る選択回路をさらに含み、前記第2のアドレスは前記不揮発性メモリの外部のソースから生じたものであり、前記選択回路は前記第1のアドレスまたは前記第2のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項13に記載の不揮発性メモリ。 - 前記メモリセルと通信するセンスアンプをさらに含む、請求項14に記載の不揮発性メモリ。
- 前記第1のメモリセルのバンクと通信する第1のセンスアンプと、
前記第2のメモリセルのバンクと通信する第2のセンスアンプとをさらに含む、請求項14に記載の不揮発性メモリ。 - 前記フラッシュメモリセルは少なくとも2つのメモリセルのセットに組織され、
前記アドレスデコード論理は、ワード線デコード論理と、第1のビット線デコード論理と、第2のビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記メモリセルに接続するワード線と、前記第1のビット線デコード論理を前記メモリセルに接続する第1のビット線のセットと、前記第2のビット線デコード論理を前記メモリセルに接続する第2のビット線のセットとを含み、
前記電気ラッチは前記ワード線に接続される、請求項4に記載の不揮発性メモリ。 - 前記メモリセルと通信する少なくとも1つのセンスアンプをさらに含む、請求項17に記載の不揮発性メモリ。
- 第1のロード信号を前記複数の電気ラッチに通信することにより、第1の期間中に前記複数の電気ラッチのうち第1の選択されたラッチが第1の選択されたワード線を第1の電圧で保持するようにするアドレス遷移検出器と、
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路とをさらに含み、前記制御回路は第1のアドレスと第2のロード信号とを発生し、前記第2のロード信号が前記複数の電気ラッチに通信されることにより、第2の期間中に前記複数の電気ラッチのうち第2の選択されたラッチは、第2の選択されたワード線を第2の電圧で保持し、前記第1の期間と前記第2の期間とは少なくとも部分的に重複することが可能であり、
前記第1のアドレスと第2のアドレスとを受取る選択回路をさらに含み、前記第2のアドレスは前記不揮発性メモリの外部のソースから生じたものであり、前記選択回路は前記第1のアドレスまたは前記第2のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項17に記載の不揮発性メモリ。 - 複数のフラッシュメモリセルと、
ワードデコード論理と、ワード線と、電気ラッチとを含む唯一のワードデコード経路とを含み、前記ワード線は前記ワードデコード論理と前記フラッシュメモリセルとに接続され、前記ラッチは、2つ以上のワード線が1つの期間中に書込または読出電圧レベルで駆動され得るよう、前記ワード線に接続され、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記ワード線の1つに対しては前記ラッチの1つがその状態を保持するように制御され、かつ、前記ワード線の他の1つに対しては前記ラッチの他の1つが前記外部から入力されたアドレスに応じてその状態を更新するように制御され、さらに、
ビットデコード論理と、前記ビットデコード論理および前記フラッシュメモリセルに接続されるビット線とを含む、少なくとも第1のビットデコード経路を含む、フラッシュメモリ装置。 - 第1のロード信号を前記電気ラッチに通信することにより、第1の期間中に第1の選択されたラッチが第1の選択されたワード線を書込電圧で保持するようにするアドレス遷移検出器と、
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路とをさらに含み、前記制御回路は第1のアドレスと第2のロード信号とを発生し、前記第2のロード信号が前記電気ラッチに通信されることにより、第2の期間中に第2の選択されたラッチは、第2の選択されたワード線を読出電圧で保持し、前記第1の期間と前記第2の期間とは少なくとも部分的に重複することが可能であり、
前記第1のアドレスと第2のアドレスとを受取る選択回路をさらに含み、前記第2のアドレスは前記フラッシュメモリ装置の外部のソースから生じたものであり、前記選択回路は前記第1のアドレスまたは前記第2のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項20に記載のフラッシュメモリ装置。 - 複数のフラッシュメモリセルと、
アドレス遷移検出器と、
前記アドレス遷移検出器と通信するワード線デコード論理と、
前記ワード線デコード論理を前記フラッシュメモリセルに接続するためのワード線と、
前記フラッシュメモリセルと通信するビット線デコード論理と、
前記ワード線のうち少なくとも1つと前記ワード線デコード論理とに接続される電気ラッチとを含み、
前記ラッチは、前記ワード線のうち少なくとも1つが読出電圧で保持され、前記ワード線のうち別のワード線が書込電圧で保持されるよう構成され、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記ワード線のうち1つに対しては前記ラッチの1つがその状態を保持するように制御され、かつ、前記ワード線のうち別のワード線に対しては前記ラッチの他の1つが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、フラッシュメモリ装置。 - 前記アドレス遷移検出器は前記ラッチを動作させることのできる第1のロード信号を発生する、請求項22に記載の不揮発性メモリ。
- 前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路をさらに含み、前記制御回路は第1のアドレスと第2のロード信号とを発生し、前記第2のロード信号は前記ラッチを動作させることができ、
前記第1のアドレスと第2のアドレスとを受取る選択回路をさらに含み、前記第2のアドレスは前記フラッシュメモリ装置の外部のソースから生じたものであり、前記選択回路は前記第1のアドレスまたは前記第2のアドレスのうちいずれかを前記ワード線デコード論理に選択的に通信する、請求項23に記載の不揮発性メモリ。 - 複数のフラッシュメモリセルと、
前記メモリセルに接続された複数のワード線に対するアドレスをデコードするための手段と、
前記複数のワード線のうち第1のワード線を書込電圧で保持するための第1の保持手段とを含み、前記第1のワード線は第1のメモリセルにアクセスするためのものであり、さらに、
前記複数のワード線のうち第2のワード線を読出電圧で保持するための第2の保持手段を含み、前記第2のワード線は第2のメモリセルにアクセスするためのものであり、前記第2の保持手段は前記第2のワード線を保持することができ、前記第1の保持手段は前記第1のワード線を保持し、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記第1のワード線に対しては第1の保持手段がその状態を保持するように制御され、かつ、前記第2のワード線に対しては第2の保持手段が前記外部から入力されたアドレスに応じてその状態を更新するように制御される、不揮発性メモリ。 - 書込プロセスを前記第1のメモリセルに行なうための手段と、
前記書込プロセスが始まった後かつ前記書込プロセスが終了する前に前記第2のメモリセルから読出を行なうことのできる、前記第2のメモリセルから読出を行なうための手段とをさらに含む、請求項25に記載の不揮発性メモリ。 - 前記第1の保持手段と前記第2の保持手段とは電気ラッチを含む、請求項25に記載の不揮発性メモリ。
- 不揮発性メモリにアクセスする方法であって、
a) 第1のアドレスをデコードするステップと、
b) 第1のアクセス信号を供給するステップと、
c) 前記第1のアクセス信号を書込電圧で保持するステップと、
d) 前記第1のアクセス信号を用いて第1のメモリセルに書込を行なうステップとを含み、前記第1のメモリセルは前記第1のアドレスに対応し、前記方法はさらに、
e) 第2のアドレスをデコードするステップと、
f) 第2のアクセス信号を供給するステップと、
g) 前記第2のアクセス信号を読出電圧で保持するステップと、
h) 前記第2のアクセス信号を用いて第2のメモリセルから読出を行なうステップとを含み、前記第2のメモリセルは前記第2のアドレスに対応し、前記保持するステップg)と保持するステップe)とは同じ期間中に少なくとも部分的に行なわれ、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記不揮発性メモリの第1のワード線に対しては第1のラッチがその状態を保持するように制御され、かつ、前記不揮発性メモリの第2のワード線に対しては第2のラッチが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、方法。 - 前記第1のアクセス信号は前記第1のワード線上に供給され、前記保持するステップc)は前記第1のワード線上の前記第1のアクセス信号をラッチする、請求項28に記載の方法。
- 前記デコードするステップa)は前記第1のアドレスを受取るステップと、前記第1のワード線を選択するステップとを含む、請求項28に記載の方法。
- 前記供給するステップb)は前記第1のワード線を駆動するステップを含む、請求項28に記載の方法。
- 前記書込を行なうステップd)は前記第1のメモリセルからデータを消去するステップを含む、請求項28に記載の方法。
- 前記書込を行なうステップd)は前記第1のメモリセルをプログラミングするステップを含む、請求項28に記載の方法。
- 不揮発性メモリにおいて読出および書込を行なう方法であって、
書込プロセスを開始するステップと、
書込アドレスをデコードし、前記書込アドレスに対応する第1のアクセス線を駆動するステップと、
前記第1のアクセス線を保持するステップと、
前記書込アドレスに対応する第1のメモリセルに書込を行なうステップと、
前記書込プロセスを終了するステップと、
読出アドレスをデコードし、前記読出アドレスに対応する第2のアクセス線を駆動するステップとを含み、前記第2のアクセス線は前記第1のアクセス線と異なっており、前記方法はさらに、
前記第2のアクセス線を保持するステップと、
前記読出アドレスに対応する第2のメモリセルから読出を行なうステップとを含み、前記読出を行なうステップは、前記開始するステップの後かつ前記書込プロセスを終了する前記ステップの前に行なわれ、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記不揮発性メモリの第1のワード線に対しては第1のラッチがその状態を保持するように制御され、かつ、前記不揮発性メモリの第2のワード線に対しては第2のラッチが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、不揮発性メモリにおいて読出および書込を行なう方法。 - 前記第1および第2のメモリセルはフラッシュメモリセルである、請求項34に記載の方法。
- 前記書込プロセスは、複数のフラッシュメモリセルを消去するステップを含む、請求項34に記載の方法。
- 前記第1のアクセス線を保持する前記ステップは、第1の期間中に行なわれ、
前記第2のアクセス線を保持する前記ステップは、第2の期間中に行なわれ、前記第1の期間は前記第2の期間と少なくとも部分的に重複し得る、請求項34に記載の方法。 - 第1のアドレス遷移を検出するステップと、
前記第1のアドレス遷移を示す第1の信号を発生するステップと、
前記第1の信号を前記第1のラッチに通信するステップとをさらに含み、前記第1のラッチは前記第1のアクセス線を保持する前記ステップを行ない、さらに、
第2のアドレス遷移を検出するステップと、
前記第2のアドレス遷移を示す第2の信号を発生するステップと、
前記第2の信号を前記第2のラッチに通信するステップとを含み、前記第2のラッチは前記第2のアクセス線を保持する前記ステップを行なう、請求項34に記載の方法。 - 前記第1の信号を通信する前記ステップは、前記第2の信号を通信する前記ステップとは異なる時間に行なわれる、請求項38に記載の方法。
- 複数のフラッシュメモリセルと、
第1の前記フラッシュメモリセルのセットに書込を行ない、第2の前記フラッシュメモリセルのセットから読出を行なうための手段とを含み、
書込を行なうための前記手段は、少なくとも部分的に、同じ期間中に、第1のワード線を書込電圧で保持し、第2のワード線を読出電圧で保持するためのラッチ手段を含み、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記第1のワード線に対しては前記ラッチ手段の1つがその状態を保持するように制御され、かつ、前記第2のワード線に対しては前記ラッチ手段の他の1つが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、フラッシュメモリ。
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