JPS63161599A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPS63161599A JPS63161599A JP61307949A JP30794986A JPS63161599A JP S63161599 A JPS63161599 A JP S63161599A JP 61307949 A JP61307949 A JP 61307949A JP 30794986 A JP30794986 A JP 30794986A JP S63161599 A JPS63161599 A JP S63161599A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- line
- column
- address
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 206010000060 Abdominal distension Diseases 0.000 description 2
- 208000024330 bloating Diseases 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ゲート絶縁膜中に電荷捕獲手段をもったＩＧ
−ＦＥＴ （絶縁ゲート型電界効果トランジスタ）をメ
モリ・セルとする不揮発性半導体メモリに関する。
−ＦＥＴ （絶縁ゲート型電界効果トランジスタ）をメ
モリ・セルとする不揮発性半導体メモリに関する。
（従来の技術）
ゲート絶縁膜中に電荷捕獲手段を有するＩＧ−ＦＥＴよ
り構成されるメモリ・セルを有する不揮発性メモリとし
てＵＶＥＰＲＯＭ （ｕｌｔｒａ ｖｉｏｌｅｔ ｅｒ
ａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｙ）。
り構成されるメモリ・セルを有する不揮発性メモリとし
てＵＶＥＰＲＯＭ （ｕｌｔｒａ ｖｉｏｌｅｔ ｅｒ
ａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｙ）。
１！ＥＰＲＯＭ（ｅｌａｃｔｒｉａｌｌｙ ｅｒａｓａ
ｂｌｅ ａｎｄ ｐｒｏｇｒａａ＋＋ｍａｂｌｅｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）がある。
ｂｌｅ ａｎｄ ｐｒｏｇｒａａ＋＋ｍａｂｌｅｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）がある。
電荷捕獲手段としては、ゲート絶縁膜中のブローティン
グ・ゲート、あるいはゲート絶縁膜中のトラップを利用
する。電荷捕獲手段への電荷の注入あるいは放出はトン
ネル電流あるいはホット・エレクトロンによる。電荷捕
獲手段への電荷の注入あるい＜ｉ放出によって、前記Ｉ
Ｇ−Ｆｔ！Ｔのしきい値を変化させることにより、メモ
リ・セルにデータを記憶させるのであるが、通常このメ
モリ・セルにデータをプログラムさせる時間は数ミリ秒
から数十ミリ秒の時間を要し、この時間の間１通常のＥ
ＰＲＯＭ ＩＩＥＥＰＲＯＮのアクセスを受は付けるこ
とができなかった。
グ・ゲート、あるいはゲート絶縁膜中のトラップを利用
する。電荷捕獲手段への電荷の注入あるいは放出はトン
ネル電流あるいはホット・エレクトロンによる。電荷捕
獲手段への電荷の注入あるい＜ｉ放出によって、前記Ｉ
Ｇ−Ｆｔ！Ｔのしきい値を変化させることにより、メモ
リ・セルにデータを記憶させるのであるが、通常このメ
モリ・セルにデータをプログラムさせる時間は数ミリ秒
から数十ミリ秒の時間を要し、この時間の間１通常のＥ
ＰＲＯＭ ＩＩＥＥＰＲＯＮのアクセスを受は付けるこ
とができなかった。
従来技術の一例としてＦｌｏｔｏｘ（ｆｌｏａｔｉｎｇ
ｇａｔｅｔｕｎｎｅｉ ｏｘｉｄｅ）構造のセルを有
するＥＥＰＲＯＭを示す。
ｇａｔｅｔｕｎｎｅｉ ｏｘｉｄｅ）構造のセルを有
するＥＥＰＲＯＭを示す。
Ｆｌｏｔｏｘ構造の１つのセルを第２図に示す。コント
ロールゲート５１とうすい酸化膜でつくられたトンネル
領域５２の直下のｎ＋領域５３との間に高い電場をかけ
ることにより、フローティング・ゲート５４とトンネル
領域直下のｎ十領域との間でＦｏｕｌｅｒ−Ｎｏｒｄｈ
ｓｉｎ電流を流すことによりフローティング・ゲートへ
の電子の注入、フローティング・ゲートからの電子の放
出を行なう、５５は選択ゲート電極である。
ロールゲート５１とうすい酸化膜でつくられたトンネル
領域５２の直下のｎ＋領域５３との間に高い電場をかけ
ることにより、フローティング・ゲート５４とトンネル
領域直下のｎ十領域との間でＦｏｕｌｅｒ−Ｎｏｒｄｈ
ｓｉｎ電流を流すことによりフローティング・ゲートへ
の電子の注入、フローティング・ゲートからの電子の放
出を行なう、５５は選択ゲート電極である。
Ｆｌｏｔｏｘ＠造のセルをＥＥＦＲＯＭのシステムに組
み込んだ図を第４図に示す、セル部の詳細図を第３図に
示すｍ １ｗｏｒｄは４ ｂｉｔで構成されている。第
３図には第２図のセルの等価回路図も示されている。
み込んだ図を第４図に示す、セル部の詳細図を第３図に
示すｍ １ｗｏｒｄは４ ｂｉｔで構成されている。第
３図には第２図のセルの等価回路図も示されている。
入力アドレス＾１，１・・・Ａｎが行アドレス・バッフ
ァ５ａに入力し１行デコーダ６でデコードされて行線Ｒ
５工・・・Ｒ５，の１本Ｒ５Ｉ （ｉは１・・・ｒのう
ちの何れか）を選択して“Ｈ”とする。″Ｈ”となった
行線Ｒ３，のみＶＰＰ転送ゲート回路１２によってプロ
グラム電圧ＶＰＰまで充電される。
ァ５ａに入力し１行デコーダ６でデコードされて行線Ｒ
５工・・・Ｒ５，の１本Ｒ５Ｉ （ｉは１・・・ｒのう
ちの何れか）を選択して“Ｈ”とする。″Ｈ”となった
行線Ｒ３，のみＶＰＰ転送ゲート回路１２によってプロ
グラム電圧ＶＰＰまで充電される。
入力アドレスＡ０・・・Ａｍが列アドレス・バッファ３
ａに入力し列デコーダ４でデコーダされて１列線Ｃ８□
・・・Ｃ３ｃのうち１本を選択してＨ”しする。
ａに入力し列デコーダ４でデコーダされて１列線Ｃ８□
・・・Ｃ３ｃのうち１本を選択してＨ”しする。
ｔｔ Ｈｖｐとなった列線Ｃ３ｊ（ｊは１・・・Ｃのう
ちの何れか）のみｖｐｐ転送ゲート回路９によってプロ
グラム電圧ＶＰＰまで充電される。同様にＣＧ、・・・
ＣＧｃのうちの１本ＣＧＪが選択される。
ちの何れか）のみｖｐｐ転送ゲート回路９によってプロ
グラム電圧ＶＰＰまで充電される。同様にＣＧ、・・・
ＣＧｃのうちの１本ＣＧＪが選択される。
以上により行線Ｒ５，と列線Ｃ５Ｊの交点にあるメモリ
・セル・ブロックが選択される。
・セル・ブロックが選択される。
まず、消去動作を行なう。
選択されたＣＧＪはＶＰＰ転送ゲート回路１０によって
プロゲラ、ム電圧ＶＰＰまで充電される。
プロゲラ、ム電圧ＶＰＰまで充電される。
Ｒ３ｉがＶＰＰレベルであるためデプレッションライブ
（７）ＭＯＳＦＥＴ Ｑｏ＆：、、よ５ＪｃｃｔＪニは
プログラム電圧Ｖｐｐが充電される。
（７）ＭＯＳＦＥＴ Ｑｏ＆：、、よ５ＪｃｃｔＪニは
プログラム電圧Ｖｐｐが充電される。
消去時各工へ線は接地レベルとなっている。したがって
選択されたメモリ・セルのトンネル領域下のｎ” ＮＬ
Ｊｏ＝Ｎｌｊａは接地レベルとなっている。
選択されたメモリ・セルのトンネル領域下のｎ” ＮＬ
Ｊｏ＝Ｎｌｊａは接地レベルとなっている。
したがってコントロール・ゲートＣＧＬ、がＶＰＰでト
ンネル領域直下のｎ＋が接地レベルであるため、フロー
ティング・ゲートに電子が注入される。
ンネル領域直下のｎ＋が接地レベルであるため、フロー
ティング・ゲートに電子が注入される。
書き込み動作に移るとＣＧｊは接地レベルとなる。
すなわちフロントロール・ゲートＣＧ、Ｊは接地レベル
となる。Ｗが“Ｈｐｔレベルとなりデータ入力バッファ
１ａがＩ１０線へ転送される。′Ｈ”レベルのＩ１０線
のみＶＰＰ転送ゲート回路７によってＶＰＰまで充電さ
れるＣ３ＪはＶＰＰレベルであるからＩｌｏ、はｒＨＪ
ＩｌｏｌはｒＬＪであったとするとＢＪａ ｔ ＮｉＪ
＋は（Ｖｐｐ−Ｖｔｈ）Ｖ ＢＪｌｅＮｉｊｚはＯＶト
なる。
となる。Ｗが“Ｈｐｔレベルとなりデータ入力バッファ
１ａがＩ１０線へ転送される。′Ｈ”レベルのＩ１０線
のみＶＰＰ転送ゲート回路７によってＶＰＰまで充電さ
れるＣ３ＪはＶＰＰレベルであるからＩｌｏ、はｒＨＪ
ＩｌｏｌはｒＬＪであったとするとＢＪａ ｔ ＮｉＪ
＋は（Ｖｐｐ−Ｖｔｈ）Ｖ ＢＪｌｅＮｉｊｚはＯＶト
なる。
したがッテ、ＮＩＪａは（ＶＰＰ−Ｖｔｈ）Ｖ ：Ｉ
：／トロール・ゲートＣＧＩＪ ＯＶであるためフロー
ティング・ゲートＦＧ１ｊａから電子が放出される。こ
れに対してＮｉＪ□ｐ ＣＧＩＪはともにＯｖであるた
めブローティング・ゲートＦ（ｌＪｚは消去時のままで
電子が残る。
：／トロール・ゲートＣＧＩＪ ＯＶであるためフロー
ティング・ゲートＦＧ１ｊａから電子が放出される。こ
れに対してＮｉＪ□ｐ ＣＧＩＪはともにＯｖであるた
めブローティング・ゲートＦ（ｌＪｚは消去時のままで
電子が残る。
以上のようにしてプログラムされるわけであるが、プロ
グラム中、Ｉ／（＞線は１つの選択されたメモリ・セル
・ブロックに専有されている。
グラム中、Ｉ／（＞線は１つの選択されたメモリ・セル
・ブロックに専有されている。
上記の説明はＦｌｏｔｏｘ構造の［ＥＩｌ！ＰＲＯＮに
よってなされたわけではあるが、ＭＮＯＳを用いたＨＥ
ＦＲＯＭあるいは、ＥＰｔｔＯＭにおいても、Ｉへ線が
ビット線Ｂハ（ｋ＝１．２，３．ｊ＝１・・・Ｃ）にカ
ラム・ゲート８を介して接続してＩ１０線からＶＰＰレ
ベルを充電することやデータのラッチ回路１ｂがビット
線に対してカラム・ゲート８の外側にあること、あるい
は列アドレスのラッチ回路３ｂが列アドレスバッファに
接続されていれば、同じようにプログラム期間中Ｉ１０
線は１つのメモリ・ブロックに専有されたままとなる。
よってなされたわけではあるが、ＭＮＯＳを用いたＨＥ
ＦＲＯＭあるいは、ＥＰｔｔＯＭにおいても、Ｉへ線が
ビット線Ｂハ（ｋ＝１．２，３．ｊ＝１・・・Ｃ）にカ
ラム・ゲート８を介して接続してＩ１０線からＶＰＰレ
ベルを充電することやデータのラッチ回路１ｂがビット
線に対してカラム・ゲート８の外側にあること、あるい
は列アドレスのラッチ回路３ｂが列アドレスバッファに
接続されていれば、同じようにプログラム期間中Ｉ１０
線は１つのメモリ・ブロックに専有されたままとなる。
（発明が解決しようとする問題点）
本発明は、ＥＦＲＯＭ、 ＥＥＦＲＯＭにおいてプログ
ラム中は外部からアクセスできないという点に対して、
プログラム実行中のメモリ・セルと同一の行アドレスを
もつメモリ・セルに関しては読み出し動作を可能とした
ものである。
ラム中は外部からアクセスできないという点に対して、
プログラム実行中のメモリ・セルと同一の行アドレスを
もつメモリ・セルに関しては読み出し動作を可能とした
ものである。
（問題点を解決するための手段）
プログラム動作にはいった時点でのアドレスをラッチす
る手段と入力データをビット線に転送した後、列アドレ
スのラッチを解除し、 Ｉ１０線とビット線とをきりは
なす手段と、各ビット線には、プログラム時入力データ
に応じてＶｐｐ （プログラム電圧）あるいはＶｓｓ（
接地レベル）を転送する手段と、入力データをラッチす
る手段とプログラム時の列アドレスを記憶する手段とを
有する。
る手段と入力データをビット線に転送した後、列アドレ
スのラッチを解除し、 Ｉ１０線とビット線とをきりは
なす手段と、各ビット線には、プログラム時入力データ
に応じてＶｐｐ （プログラム電圧）あるいはＶｓｓ（
接地レベル）を転送する手段と、入力データをラッチす
る手段とプログラム時の列アドレスを記憶する手段とを
有する。
（作用）
上記、手段により、プログラム動作にはいった時点でア
ドレスがラッチされ、行アドレスが示す行線が選択され
、列アドレスが示すビット線がＩ１０線に接続され、そ
れにより、入力データがビット線に転送され、ラッチ回
路にラッチされる。
ドレスがラッチされ、行アドレスが示す行線が選択され
、列アドレスが示すビット線がＩ１０線に接続され、そ
れにより、入力データがビット線に転送され、ラッチ回
路にラッチされる。
その時点で列アドレスのラッチは解除されＩ１０線は他
の列アドレスのビット線に接続することが可能となり次
の読み出し動作に備える。そして別の列アドレスが入力
すると、その列アドレスに応じた同一の行アドレスのメ
モリ・セルが選択されて、そのメモリ・セルのデータが
読み出される。プログラム動作に関しては、データがビ
ット線にラッチされていて、かつＩ１０線ときりはなさ
れていて。
の列アドレスのビット線に接続することが可能となり次
の読み出し動作に備える。そして別の列アドレスが入力
すると、その列アドレスに応じた同一の行アドレスのメ
モリ・セルが選択されて、そのメモリ・セルのデータが
読み出される。プログラム動作に関しては、データがビ
ット線にラッチされていて、かつＩ１０線ときりはなさ
れていて。
各ビット線ごとにＶｐｐ（プログラム電圧）あるいはＶ
ｓｓ（接地レベル）をデータに応じて転送する回路が設
けられているため、読み出し動作とは無関係に続行され
る。
ｓｓ（接地レベル）をデータに応じて転送する回路が設
けられているため、読み出し動作とは無関係に続行され
る。
（実施例）
従来技術の項と同じ＜ Ｆｌｏｔｏｘ構造のメモリ・セ
ルを有するＥＥＦＲＯＭに適用した場合を示す。
ルを有するＥＥＦＲＯＭに適用した場合を示す。
システム図は第１図に示しである。従来例の第４図に対
応する部分は同じ番号で示しである。
応する部分は同じ番号で示しである。
行アドレスに関しては従来例と同様であって。
プログラム中行アドレスラッチ回路５ｂによって行アド
レスはラッチされている。
レスはラッチされている。
列アドレスはＡｏ・・・Ａｍで列アドレス・バッファ３
ａに入力し列デユーダ４でデユードされて列線Ｃ８１・
・・Ｃ５ｃのうち１本Ｃ８ｊを選択して＃ Ｈ＃ｌとす
る。
ａに入力し列デユーダ４でデユードされて列線Ｃ８１・
・・Ｃ５ｃのうち１本Ｃ８ｊを選択して＃ Ｈ＃ｌとす
る。
ここまでは従来例と同様であるがＩ１０線からビット線
へＶＰｐを転送する必要がないのでＶｐｐ転送ゲート回
路は列線にはつかない。
へＶＰｐを転送する必要がないのでＶｐｐ転送ゲート回
路は列線にはつかない。
さらに、プログラム状態であることを選択されたビット
線に伝えたあとは、次の読み出し動作にそなえて１列ア
ドレスラッチ回路３ｂのラッチは解除されるようになっ
ている。ただしプログラム状態であることを記憶するレ
ジスタ回路１７を各列アドレスごとに設ける。
線に伝えたあとは、次の読み出し動作にそなえて１列ア
ドレスラッチ回路３ｂのラッチは解除されるようになっ
ている。ただしプログラム状態であることを記憶するレ
ジスタ回路１７を各列アドレスごとに設ける。
さて、従来例と同様１行線Ｒ３，と列線Ｃ５Ｊの交点に
あるメモリ・セル・ブロックが選択され、プログラム状
態となる。
あるメモリ・セル・ブロックが選択され、プログラム状
態となる。
ＣＧＪは従来例とは異なり、列線ではなく前記レジスタ
回路によって選択され、ＶＰＰ転送ゲート回路１０によ
ってプログラム電圧ＶＰＰまで充電される。
回路によって選択され、ＶＰＰ転送ゲート回路１０によ
ってプログラム電圧ＶＰＰまで充電される。
メモリ・セルに加わる電圧は従来例と何ら変わりはない
。
。
ビット線は消去時には前記レジスタ回路によって選択さ
れて接地レベルとなり、書き込み時にはＩ１０線のレベ
ルはデータ・ラッチ回路１５によってラッチされていて
そのレベルがｒＨＪのときは各ビット線ごとにつけられ
ているＶＰＰ転送ゲート回路１６によってＶＰＰまで充
電され、ラッチ回路の出力のレベルが「Ｌ」のときには
、前記回路１６によって接地レベルとなる。
れて接地レベルとなり、書き込み時にはＩ１０線のレベ
ルはデータ・ラッチ回路１５によってラッチされていて
そのレベルがｒＨＪのときは各ビット線ごとにつけられ
ているＶＰＰ転送ゲート回路１６によってＶＰＰまで充
電され、ラッチ回路の出力のレベルが「Ｌ」のときには
、前記回路１６によって接地レベルとなる。
以上のようにプログラム動作はＩ１０線から独立して行
なわれるため、あるメモリ・セルがプログラム状態にあ
っても、同一の行アドレスをもつメモリ・セルならば読
み出しを可能にできる。
なわれるため、あるメモリ・セルがプログラム状態にあ
っても、同一の行アドレスをもつメモリ・セルならば読
み出しを可能にできる。
上記の説明はＦｌｏｔｏｘ構造のＥＥＰＲＯＭによって
なされたわけではあるが、ＭＮＯＳを用いたＥＥＦＲＯ
ＭあるいはＥＦＲＯＭにおいても各ビット線にＶＰＰ転
送ゲート回路を独立に設け、またデータのラッチ回路も
各ビット線毎に設け、さらにプログラム状態であること
を記憶するレジスタ回路が各列線からつくられていれば
よい。
なされたわけではあるが、ＭＮＯＳを用いたＥＥＦＲＯ
ＭあるいはＥＦＲＯＭにおいても各ビット線にＶＰＰ転
送ゲート回路を独立に設け、またデータのラッチ回路も
各ビット線毎に設け、さらにプログラム状態であること
を記憶するレジスタ回路が各列線からつくられていれば
よい。
以上説明した様に、本発明によればプログラム実行中の
メモリセルと同一の行アドレスを持つメモリセルに対し
読出し動作が可能となり、プログラム中、外部からアク
セスすることができる。
メモリセルと同一の行アドレスを持つメモリセルに対し
読出し動作が可能となり、プログラム中、外部からアク
セスすることができる。
第１図は本発明によるＦｌｏｔｏｘ４１造のメモリ・セ
ルを用いた場合のＥＥＦＲＯＭのシステム図、第２図は
Ｆｌｏｔｏｘ構造のメモリ・セルの断面図、第３ｖＡは
第１図に対応したメモリ・セル部の詳細図、第４図は従
来例によるＦｌｏｔｏｘ構造のメモリ・セルを用いた場
合のＥＥＦＲＯＭのシステム図である。 図において。 １・・・データ人力バッファ、 ２・・・センス・アンプ、データ出カバソファ。 ３ａ・・・列アドレス・バッファ、 ３ｂ・・・列アドレスラッチ回路、４・・・列デユーダ
。 ５ａ・・・行アドレス中バッファ、 ５ｂ・・・行アドレスラッチ回路、６・・・行デユーダ
。 ８・・・カラム・ゲート、ｌＯ・・・ＣＧ、線用ＶＰＰ
転送回路、１２・・・Ｒ５線（行線）用ＶＰＰ転送回路
。 １３・・・メモリ・セル・アレイ、 １４・・・ソース・バイアス回路、 １５・・・データラッチ回路、 １６・・・ビット線用ＶＰＰ転送回路、１７・・・プロ
グラム列アドレス・レジスタ。 ７・・・Ｉ１０線用Ｖｐｐ転送回路、 ９・・・Ｃ８，線（行線）用Ｖｐｐ転送回路。 代理人 弁理士 則 近 憲 佑 同 竹花喜久男 θ 昭 ７ 曵 （電 −第２図
ルを用いた場合のＥＥＦＲＯＭのシステム図、第２図は
Ｆｌｏｔｏｘ構造のメモリ・セルの断面図、第３ｖＡは
第１図に対応したメモリ・セル部の詳細図、第４図は従
来例によるＦｌｏｔｏｘ構造のメモリ・セルを用いた場
合のＥＥＦＲＯＭのシステム図である。 図において。 １・・・データ人力バッファ、 ２・・・センス・アンプ、データ出カバソファ。 ３ａ・・・列アドレス・バッファ、 ３ｂ・・・列アドレスラッチ回路、４・・・列デユーダ
。 ５ａ・・・行アドレス中バッファ、 ５ｂ・・・行アドレスラッチ回路、６・・・行デユーダ
。 ８・・・カラム・ゲート、ｌＯ・・・ＣＧ、線用ＶＰＰ
転送回路、１２・・・Ｒ５線（行線）用ＶＰＰ転送回路
。 １３・・・メモリ・セル・アレイ、 １４・・・ソース・バイアス回路、 １５・・・データラッチ回路、 １６・・・ビット線用ＶＰＰ転送回路、１７・・・プロ
グラム列アドレス・レジスタ。 ７・・・Ｉ１０線用Ｖｐｐ転送回路、 ９・・・Ｃ８，線（行線）用Ｖｐｐ転送回路。 代理人 弁理士 則 近 憲 佑 同 竹花喜久男 θ 昭 ７ 曵 （電 −第２図
Claims (1)
- ゲート絶縁膜中に電荷捕獲手段をもつＩＧ−ＦＥＴより
構成されるメモリ・セルからなる不揮発性半導体メモリ
において、任意のメモリ・セルをプログラムするときに
、プログラム実行中、前記プログラム実行中のセルと同
一行アドレスを持つセルに関して読み出し動作が可能で
あることを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307949A JPS63161599A (ja) | 1986-12-25 | 1986-12-25 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307949A JPS63161599A (ja) | 1986-12-25 | 1986-12-25 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161599A true JPS63161599A (ja) | 1988-07-05 |
Family
ID=17975110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307949A Pending JPS63161599A (ja) | 1986-12-25 | 1986-12-25 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204066A (en) * | 1990-07-04 | 1993-04-20 | Ngk Insulators, Ltd. | Method of operating catalytic converter |
| WO1998028750A1 (en) * | 1996-12-20 | 1998-07-02 | Advanced Micro Devices, Inc. | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| WO1998039773A1 (en) * | 1997-03-05 | 1998-09-11 | Advanced Micro Devices, Inc. | Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path |
-
1986
- 1986-12-25 JP JP61307949A patent/JPS63161599A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204066A (en) * | 1990-07-04 | 1993-04-20 | Ngk Insulators, Ltd. | Method of operating catalytic converter |
| US5286460A (en) * | 1990-07-04 | 1994-02-15 | Ngk Insulators, Ltd. | Method of operating catalytic converter |
| WO1998028750A1 (en) * | 1996-12-20 | 1998-07-02 | Advanced Micro Devices, Inc. | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| WO1998039773A1 (en) * | 1997-03-05 | 1998-09-11 | Advanced Micro Devices, Inc. | Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6181597B1 (en) | EEPROM array using 2-bit non-volatile memory cells with serial read operations | |
| JP2847322B2 (ja) | 電気的にプログラム可能でかつ消去可能な複数のメモリセルを有するメモリアレイ | |
| US7092296B2 (en) | Nonvolatile semiconductor memory | |
| US6157570A (en) | Program/erase endurance of EEPROM memory cells | |
| US5245570A (en) | Floating gate non-volatile memory blocks and select transistors | |
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| US5109361A (en) | Electrically page erasable and programmable read only memory | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| US4858194A (en) | Nonvolatile semiconductor memory device using source of a single supply voltage | |
| US20010021126A1 (en) | EEPROM array using 2 bit non-volatile memory cells and method of implementing same | |
| US5790456A (en) | Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window | |
| US5475634A (en) | Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches | |
| US6628563B1 (en) | Flash memory array for multiple simultaneous operations | |
| JPH09153292A (ja) | 不揮発性半導体記憶装置 | |
| JP3195045B2 (ja) | 過消去保護を有する単トランジスタセルフラッシュメモリアレイ | |
| KR960005370B1 (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
| US6160738A (en) | Nonvolatile semiconductor memory system | |
| US5515327A (en) | Nonvolatile semiconductor memory device having a small number of internal boosting circuits | |
| US4597064A (en) | Electrically programmable memory matrix | |
| KR100308745B1 (ko) | 방해가감소된플래쉬메모리시스템및방법 | |
| JPH1196776A (ja) | 不揮発性半導体メモリ装置 | |
| US20050017287A1 (en) | Memory array with byte-alterable capability | |
| US4751678A (en) | Erase circuit for CMOS EEPROM | |
| US6697281B2 (en) | Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell | |
| JPS63161599A (ja) | 不揮発性半導体メモリ |