JP2001176284A

JP2001176284A - ナンド型フラッシュメモリ素子及びその駆動方法

Info

Publication number: JP2001176284A
Application number: JP2000371575A
Authority: JP
Inventors: Seitatsu Sai; 政達崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-12-10
Filing date: 2000-12-06
Publication date: 2001-06-29
Anticipated expiration: 2020-12-06
Also published as: US20010005330A1; JP3954301B2; KR100331563B1; US6370062B2; KR20010055368A

Abstract

(57)【要約】【課題】ナンド型フラッシュメモリ素子及びその駆動
方法を提供する。【解決手段】ナンド型フラッシュメモリ素子は第１、
第２セルブロックＢ１、Ｂ２から構成されたセルアレイ
領域１００ｂと、セルアレイ領域１００ｂを駆動させる
ロウデコーダ３００ｂとを含む。ロウデコーダ３００ｂ
は第１、第２セルブロックＢ１、Ｂ２と各々接続された
第１、第２ブロック駆動部３１０ａ、３１０ｂを含み、
第１ブロック駆動部３１０ａはワード駆動トランジスタ
ＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ
１ｎを具備する。奇数番目のワード駆動トランジスタＷ
ＤＴ１１、ＷＤＴ１３、．．．のゲート電極は第１駆動
制御ラインＤＣＬ１１と接続され、偶数番目のワード駆
動トランジスタＷＤＴ１２、．．．のゲート電極は第２
駆動制御ラインＤＣＬ１２と接続される。第２ブロック
駆動部３１０ｂも第１ブロック駆動部３１０ａと同じ構
成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子及びそ
の駆動方法に関し、特にナンド型フラッシュメモリ素子
及びその駆動方法に関する。

【０００２】

【従来の技術】半導体記憶素子のうちフラッシュメモリ
素子は電源供給が遮断されても各メモリセルに保存され
た情報を保有する特徴をもつ。従って、フラッシュメモ
リ素子はコンピュータまたはメモリカードなどに広く使
われている。フラッシュメモリ素子はノア型フラッシュ
メモリ素子とナンド型フラッシュメモリ素子とに分類さ
れる。ノア型フラッシュメモリ素子はナンド型フラッシ
ュメモリ素子に比べて大きいセル電流を得ることができ
るのでセンシングマージンが高い反面、集積度が低い問
題点がある。従って、ナンド型フラッシュメモリ素子が
高集積フラッシュメモリ素子に広く採択されている。

【０００３】図１はナンド型フラッシュメモリ素子の一
般的なブロックダイアグラムである。図１を参照すれ
ば、複数のメモリセルトランジスタがマトリックス状に
配列されたセルアレイ領域（Ｃ／Ａ）１００の周辺に前
記複数のメモリセルトランジスタを駆動させるロウデコ
ーダ（Ｒ／Ｄ）３００、コラムデコーダ（Ｃ／Ｄ）５０
０が配置される。前記コラムデコーダ５００はセルアレ
イ領域１００から出力される信号を増幅させる感知増幅
器（Ｓ／Ａ）を含む。さらに、前記ロウデコーダ３００
及び前記コラムデコーダ５００は入出力部（Ｉ／Ｏ）７
００により制御される。前記入出力部７００は複数のパ
ッドを通じて入力される信号を処理してフラッシュメモ
リ素子の動作モード、たとえばプログラムモード、消去
モードまたは読出しモードを決定するだけではなく、セ
ルアレイ領域１００内の所望のセルまたはブロックを選
択するための信号を出力させる。前記入出力部７００の
出力信号はロウデコーダ３００及びコラムデコーダ５０
０によりセルアレイ領域内の所望のセルまたは所望のブ
ロックを選択するための信号に変換される。さらに、前
記入出力部７００は読出モードにて、感知増幅器（Ｓ／
Ａ）を通じて増幅されたセルの情報を外部に出力させる
機能をもつ。

【０００４】図２は従来のナンド型フラッシュメモリ素
子を構成するロウデコーダの一部及びセルアレイ領域の
一部を図示した回路図である。図２を参照すれば、セル
アレイ領域１００ａは複数のセルブロックから構成さ
れ、一つのセルブロックは複数のストリング、たとえば
ｍ個のストリングＳ１、．．．、Ｓｍから構成される。
前記各ストリングは一本のビットライン及び共通ソース
ラインＣＳ間に介在する。たとえば、第１ストリングＳ
１は第１ビットラインＢＬ１及び共通ソースラインＣＳ
間に介在し、ｍ番目のストリングＳｍはｍ番目のビット
ラインＢＬｍ及び共通ソースラインＣＳ間に介在する。
一つのストリングは一つのストリング選択トランジス
タ、複数のセルトランジスタ及び一つの接地選択トラン
ジスタから構成される。たとえば、第１ストリングＳ１
は第１ストリング選択トランジスタＳＳＴ１、第１接地
選択トランジスタＧＳＴ１ならびに前記第１ストリング
選択トランジスタＳＳＴ１と前記第１接地選択トランジ
スタＧＳＴ１との間に直列に連結されたｎ個のセルトラ
ンジスタＣ１１、Ｃ１２、Ｃ１３、．．．、Ｃ１ｎから
構成される。前記第１ストリング選択トランジスタＳＳ
Ｔ１は第１ビットラインＢＬ１と接続され、前記第１接
地選択トランジスタＧＳＴ１は共通ソースラインＣＳと
接続される。これと同じく、ｍ番目のストリングＳｍは
ｍ番目のストリング選択トランジスタＳＳＴｍ、ｍ番目
の接地選択トランジスタＧＳＴｍならびに前記ｍ番目の
ストリング選択トランジスタＳＳＴｍと前記ｍ番目の接
地選択トランジスタＧＳＴｍとの間に直列に連結された
ｎ個のセルトランジスタＣｍ１、Ｃｍ２、Ｃｍ
３、．．．、Ｃｍｎから構成される。前記ｍ番目のスト
リング選択トランジスタＳＳＴｍはｍ番目のビットライ
ンＢＬｍと接続され、前記ｍ番目の接地選択トランジス
タＧＳＴｍは共通ソースラインＣＳと接続される。

【０００５】その上、前記ｍ個のストリングＳ
１、．．．、Ｓｍから構成されるセルブロックは一本の
ストリング選択ラインＳＳＬ、ｎ本のワードラインＷＬ
１、ＷＬ２、ＷＬ３、．．．、ＷＬｎならびに一本の接
地選択ラインＧＳＬを具備する。前記ストリング選択ラ
インＳＳＬは前記第１ないしｍ番目のストリング選択ト
ランジスタＳＳＴ１、．．．、ＳＳＴｍのゲート電極と
接続され、前記接地選択ラインＧＳＬは前記第１ないし
ｍ番目の接地選択トランジスタＧＳＴ１、．．．、ＧＳ
Ｔｍのゲート電極と接続される。さらに、前記第１ワー
ドラインＷＬ１は各ストリングＳ１、．．．、Ｓｍの第
１セルトランジスタＣ１１、．．．、Ｃｍ１の制御ゲー
ト電極と接続され、前記第２ワードラインＷＬ２は各ス
トリングの第２セルトランジスタＣ１２、．．．、Ｃｍ
２の制御ゲート電極と接続される。同じく、前記第３ワ
ードラインＷＬ３は各ストリングの第３セルトランジス
タＣ１３、．．．、Ｃｍ３の制御ゲート電極と接続さ
れ、前記ｎ番目のワードラインＷＬｎは各ストリングＳ
１、．．．、Ｓｍのｎ番目のセルトランジスタＣ１
ｎ、．．．、Ｃｍｎの制御ゲート電極と接続される。

【０００６】図２を再び参照すれば、従来のロウデコー
ダ３００ａは一本のストリング制御ラインＳＣＬ、ｎ本
のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、
一本の接地制御ラインＧＣＬならびに複数のブロック駆
動部を含む。ここで、一つのブロック駆動部は一つのセ
ルブロックだけを制御する。たとえば、前記一つのブロ
ック駆動部３１０は前記第１ないしｍ番目のストリング
Ｓ１、．．．、Ｓｍから構成された一つのセルブロック
だけを制御する。前記ブロック駆動部３１０は一つのス
トリング駆動トランジスタＳＤＴ、ｎ個のワード駆動ト
ランジスタＷＤＴ１、．．．、ＷＤＴｎならびに一つの
接地駆動トランジスタＧＤＴから構成される。前記スト
リング駆動トランジスタＳＤＴは前記ストリング制御ラ
インＳＣＬ及びストリング選択ラインＳＳＬ間に介在
し、前記接地駆動トランジスタＧＤＴは前記接地制御ラ
インＧＣＬ及び接地選択ラインＧＳＬ間に介在する。さ
らに、前記第１ワード駆動トランジスタＷＤＴ１は第１
ワード制御ラインＷ１及び第１ワードラインＷＬ１間に
介在し、前記第２ワード駆動トランジスタＷＤＴ２は第
２ワード制御ラインＷ２及び第２ワードラインＷＬ２間
に介在する。同じく、前記第３ワード駆動トランジスタ
ＷＤＴ３は前記第３ワード制御ラインＷ３及び第３ワー
ドラインＷＬ３間に介在し、前記ｎ番目のワード駆動ト
ランジスタＷＤＴｎは前記ｎ番目のワード制御ラインＷ
ｎならびにｎ番目のワードラインＷＬｎ間に介在する。
さらに、前記ブロック駆動部３１０は前記ストリング駆
動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタ
ＷＤＴ１、．．．、ＷＤＴｎならびに接地駆動トランジ
スタＧＤＴのゲート電極と接続された一つの駆動制御ラ
インＤＣＬを含む。

【０００７】図２に示された従来のナンド型フラッシュ
メモリ素子を駆動させる方法を説明する。まず、セルア
レイ領域１００ａの所望のセルトランジスタ、たとえば
第１ストリングＳ１の第２セルトランジスタＣ１２を選
択的にプログラムしようとする場合に、前記セルアレイ
領域１００ａが形成された半導体基板、すなわちセルト
ランジスタのバルク領域及び前記共通ソースラインＣＳ
に０ボルトを印加する。さらに、前記第１ストリングＳ
１と接続された第１ビットラインＢＬ１及び前記接地制
御ラインＧＣＬに全て０ボルトを印加する。この時、第
２ないしｍ番目のビットラインＢＬ２、．．．、ＢＬ
ｍ、すなわち非選択のビットラインには全てプログラム
防止電圧Ｖｐｉ、たとえば電源電圧Ｖｃｃを印加する。
かつ、前記ストリング制御ラインＳＣＬに電源電圧Ｖｃ
ｃを印加し、前記第２ワード制御ラインＷ２には約２０
ボルトのプログラム電圧Ｖ_PGMを印加する。さらに、前
記第１及び第３ワード制御ラインＷ１、Ｗ３には０ボル
トを印加し、第４ないしｎ番目のワード制御ラインＷ
４、．．．、Ｗｎには約１１ボルトのパス電圧Ｖ_PASSを
印加する。前記駆動制御ラインＤＣＬには前記第２ワー
ド制御ラインＷ２に印加されたプログラム電圧Ｖ_PGMよ
り高い電圧、すなわちＶ_PGM＋αに該当する電圧を印加
して前記第２ワード駆動トランジスタＷＤＴ２を十分に
ターンオンさせる。ここで、前記αは第２ワード駆動ト
ランジスタＷＤＴ２のスレショルド電圧より高くなけれ
ばならない。

【０００８】前記の如く従来のナンド型フラッシュメモ
リ素子をプログラムするためには、選択されたセルブロ
ックを制御するブロック駆動部３１０の駆動制御ライン
ＤＣＬにプログラム電圧より高い高電圧を印加せねばな
らない。これにより、前記ストリング駆動トランジスタ
ＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、ＷＤ
Ｔ２、．．．、ＷＤＴｎならびに接地駆動トランジスタ
ＧＤＴは全てターンオンされる。この時、前記選択され
た第２セルトランジスタＣ１２のプログラムはＦ−Ｎト
ンネル電流によりなされ、非選択のセルトランジスタの
プログラム防止は自己ブースティング現象によりなされ
る［Ｔａｅ−ＳｕｎｇＪｕｎｇ、ｅｔ．ａｌ．「Ａ
３．３Ｖ１２８ＭｂＭｕｌｔｉ−ＬｅｖｅｌＮＡＮ
ＤＦｌａｓｈＭｅｍｏｒｙｆｏｒＭａｓｓＳｔｏ
ｒａｇｅＡｐｐｌｉｃａｔｉｏｎｓ、」ＩＳＳＣＣ
ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒ
ｓ、ｐｐ．３２−３３、Ｆｅｂ．、１９９６．］。

【０００９】図３は前記第１ストリングＳ１の第２セル
トランジスタＣ１２を選択的にプログラムする時、第１
及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３及
び接地駆動トランジスタＧＤＴに印加されるバイアス条
件を示す断面図である。図３を参照すれば、前記第１及
び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３及び
接地駆動トランジスタＧＤＴのゲート電極７にＶ_PGM＋
αに該当する電圧が印加され、ソース／ドレイン領域３
及びバルク領域１に０ボルトが印加される。これによ
り、前記ソース／ドレイン領域３間のバルク領域１の表
面に０ボルトのチャンネル領域９が形成される。結果的
に、Ｖ_PGM＋αに起因する高い電界がゲート絶縁膜５に
印加されてゲート絶縁膜５の信頼性を低下させることが
ある。

【００１０】図４は前記駆動トランジスタＳＤＴ、ＷＤ
Ｔ１、．．．、ＷＤＴｎ、ＧＤＴの信頼性を測定した結
果を図示したグラフである。ここで、横軸は前記駆動ト
ランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤ
Ｔのゲート電極に電気的なストレス、すなわち２５ボル
トの電圧ならびに１．５ｍｓｅｃの幅を有するパルス信
号を印加した回数Ｎを表し、縦軸は前記駆動トランジス
タＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのスレ
ショルド電圧Ｖｔｈを表す。この時、前記駆動トランジ
スタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのバ
ルク領域及びソース／ドレイン領域には全て０ボルトを
印加した。さらに、前記電気的なストレスは８５℃の雰
囲気において印加された。図４にてａで表示したデータ
は全て３３０Åの熱酸化膜から形成されたゲート絶縁膜
を有する駆動トランジスタに関する測定結果であり、ｂ
で表示したデータは全て３００Åの熱酸化膜から形成さ
れたゲート絶縁膜を有する駆動トランジスタに関する測
定結果である。

【００１１】図４から、駆動トランジスタのゲート電極
に２５ボルト程度の高電圧が印加される回数が増加する
ほど駆動トランジスタのスレショルド電圧はますます低
くなることが分かる。さらに、駆動トランジスタのゲー
ト絶縁膜が薄いほど駆動トランジスタの信頼性をより一
層低下させることが分かる。これにより、駆動トランジ
スタの信頼性が低下することを防止するためにはプログ
ラム電圧を低くするか駆動トランジスタのゲート絶縁膜
を厚くすべきである。しかし、セルトランジスタの浮遊
ゲート及び制御ゲート電極間に介在するゲート層間絶縁
膜と、浮遊ゲート及び半導体基板間に介在するトンネル
酸化膜とに関連したカップリング比率に起因してプログ
ラム電圧を下げ難い。さらに、駆動トランジスタのゲー
ト絶縁膜を厚く形成する場合には別の工程が要求されて
製造工程が複雑になる。

【００１２】このように駆動トランジスタのスレショル
ド電圧が低くなれば、駆動トランジスタのサブスレショ
ルド特性が低下する。従って、ゲート電極に０ボルトの
電圧が印加されてもソース領域及びドレイン領域間に望
ましくない漏洩電流が流れる。前記駆動トランジスタ、
特にワード駆動トランジスタのサブスレショルド特性が
低下すれば、ナンド型フラッシュメモリ素子の選択され
たセルブロックを消去させる時に非選択のセルブロック
もまた消去されるという問題点が生じることもある。

【００１３】図２を再び参照して従来のナンド型フラッ
シュメモリ素子の消去動作を説明する。ここで、消去さ
せようとする選択されたセルブロックは前記第１ないし
ｍ番目のストリングＳ１、．．．、Ｓｍから構成される
セルブロックと同じ構成をもち、前記ｍ本のビットライ
ンＢＬ１、．．．、ＢＬｍを共有する特定セルブロック
（図示せず）の場合を例にとる。これにより、図２に示
したセルブロック、すなわち第１ないしｍ番目のストリ
ングＳ１、．．．、Ｓｍから構成されるセルブロックは
非選択である。この時、前記選択されたセルブロックは
前述の如く図２のブロック駆動部３１０と同じ構成を有
する別のブロック駆動部（図示せず）により制御され
る。

【００１４】前記選択されたセルブロックだけを消去さ
せるためには前記ｍ本のビットラインＢＬ１、．．．、
ＢＬｍをフローティングさせ、セルアレイ領域１００ａ
が形成される半導体基板、すなわち前記選択されたセル
ブロックならびに非選択のセルブロックを構成するセル
トランジスタのバルク領域に約２０ボルトの消去電圧Ｖ
ｅｒａｓｅを印加する。さらに、全ての共通ソースライ
ンＣＳはフローティングさせる。前記共通ソースライン
ＣＳは前記バルク領域と電気的に連結されることもあ
る。この時、前記共通ソースラインＣＳには前記バルク
領域と同じ消去電圧Ｖｅｒａｓｅが印加される。かつ、
前記ストリング制御ラインＳＣＬ及び前記接地制御ライ
ンＧＣＬはフローティングさせ、前記第１ないしｎ番目
のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎに
は０ボルトを印加する。さらに、前記選択されたセルブ
ロックを制御するブロック駆動部の駆動制御ラインには
電源電圧Ｖｃｃを印加して前記選択されたブロック駆動
部の全ての駆動トランジスタをターンオンさせる。一
方、前記非選択のセルブロックを制御するブロック駆動
部３１０の駆動制御ラインＤＣＬには０ボルトを印加し
て前記非選択のブロック駆動部３１０の全ての駆動トラ
ンジスタＳＤＴ、ＷＤＴ１、ＷＤＴ２、ＷＤＴ
３、．．．、ＷＤＴｎ、ＧＤＴをターンオフさせる。

【００１５】前記の如く各制御ラインに適切な電圧を印
加すれば、選択されたセルブロック内の全てのセルトラ
ンジスタの制御ゲート電極に０ボルトが印加される。従
って、選択されたセルブロック内の全てのセルトランジ
スタの浮遊ゲートにバルク領域から正孔が注入されてこ
れらセルトランジスタの情報が消去される。この時、前
記非選択のセルブロックを制御するブロック駆動部３１
０の第１ないしｎ番目のワード駆動トランジスタＷＤＴ
１、ＷＤＴ２、ＷＤＴ３、．．．、ＷＤＴｎは全てター
ンオフされねばならない。しかし、図３及び図４にて説
明した通り、一定回数以上のプログラム動作が実施され
る間に前記ブロック駆動部３１０の少なくとも一つのワ
ード駆動トランジスタ、たとえば第１及び第３ワード駆
動トランジスタＷＤＴ１、ＷＤＴ３は電気的なストレス
に起因して低下した特性を示すことがある。これによ
り、ブロック駆動部３１０の駆動制御ラインＤＣＬに０
ボルトが印加されても前記第１及び第３ワード駆動トラ
ンジスタＷＤＴ１、ＷＤＴ３は弱くターンオンされる。
結果的に、前記非選択のセルブロックの第１ワードライ
ンＷＬ１及び第３ワードラインＷＬ３に０ボルトまたは
０ボルトに近い電圧が印加され、前記第１及び第３ワー
ドラインＷＬ１、ＷＬ３に接続されたセルトランジスタ
に保存された情報が消去される。この時、接地駆動トラ
ンジスタＧＤＴのサブスレショルド漏洩電流は消去動作
に直接的にエラーを誘発させない。

【００１６】

【発明が解決しようとする課題】本発明の目的は、所望
のセルトランジスタを選択的にプログラムする時、選択
されたセルトランジスタを含むセルブロックと接続され
たブロック駆動部の駆動トランジスタに印加されるゲー
トバイアスを最小化させることができるナンド型フラッ
シュメモリ素子及びその駆動方法を提供することにあ
る。本発明の他の目的は、ブロック駆動部の駆動トラン
ジスタの信頼性を改善させることができるナンド型フラ
ッシュメモリ素子及びその駆動方法を提供することにあ
る。

【００１７】

【課題を解決するための手段】前記目的を達成するため
に本発明は複数のセルブロックから構成されたセルアレ
イ領域と、前記複数のセルブロックと各々接続された複
数のブロック駆動部、前記複数のブロック駆動部と接続
されたストリング制御ライン、ｎ本のワード制御ライン
ならびに接地制御ラインから構成されたロウデコーダと
を含む。ここで、前記各ブロック駆動部はストリング駆
動トランジスタ、ｎ個のワード駆動トランジスタならび
に接地駆動トランジスタを含む。さらに、前記各ブロッ
ク駆動部は前記ｎ個のワード駆動トランジスタのうち奇
数番目のワード駆動トランジスタのゲート電極と接続さ
れた第１駆動制御ライン及び偶数番目のワード駆動トラ
ンジスタのゲート電極と接続された第２駆動制御ライン
を含む。従って、前記各ブロック駆動部の奇数番目のワ
ード駆動トランジスタは偶数番目のワード駆動トランジ
スタと独立的に制御される。その上、前記各ブロック駆
動部は前記ストリング駆動トランジスタのゲート電極な
らびに前記接地駆動トランジスタのゲート電極と接続さ
れた第３駆動制御ラインをさらに具備することもある。
これとは異なり、前記各ブロック駆動部のストリング駆
動トランジスタのゲート電極は前記第１または第２駆動
制御ラインと接続されることもあり、前記接地駆動トラ
ンジスタのゲート電極もやはり前記第１または第２駆動
制御ラインと接続されることがある。

【００１８】前記複数のセルブロックはｍ本のビットラ
インを共有する。さらに、前記各セルブロックは前記ｍ
本のビットラインに各々接続されたｍ個のストリングを
含む。従って、各ビットラインにはセルブロックの数と
同じ複数のストリング、すなわち複数のストリングが接
続される。前記各ストリングは各ビットラインに順次に
直列に連結されたストリング選択トランジスタ、ｎ個の
セルトランジスタ、接地選択トランジスタから構成され
る。従って、前記各ストリングはナンドストリングに該
当する。前記各セルトランジスタは一般的な積層ゲート
構造をもつ。言い換えれば、前記各セルトランジスタは
ソース領域及びドレイン領域間のチャンネル領域上部に
順次に積層されたトンネル絶縁膜、浮遊ゲート、ゲート
層間誘電体膜及び制御ゲート電極をもつ。

【００１９】さらに、前記各セルブロックは前記ｍ本の
ビットラインを横切るストリング選択ライン、ｎ本のワ
ードライン及び接地選択ラインを含む。前記各セルブロ
ック内のストリング選択ラインは前記ｍ個のストリング
の選択トランジスタのゲート電極と接続され、前記接地
選択ラインは前記ｍ個のストリングの接地選択トランジ
スタのゲート電極と接続される。同じく、前記ｎ本のワ
ードラインは各々前記各ストリングのｎ個のセルトラン
ジスタの制御ゲート電極と接続される。

【００２０】前記各ブロック駆動部はこれと接続された
セルブロックのストリング選択ライン、ｎ本のワードラ
イン及び接地選択ラインに選択的に所望の電圧を印加さ
せるスイッチの役割を果たす。前記各ブロック駆動部の
ストリング駆動トランジスタのソース領域及びドレイン
領域は各々前記ストリング制御ライン及び前記ストリン
グ選択ラインに接続される。さらに、前記各ブロック駆
動部の接地駆動トランジスタのソース領域及びドレイン
領域は各々前記接地制御ライン及び前記接地選択ライン
に接続される。同じく、前記各ブロック駆動部のｎ個の
ワード駆動トランジスタのソース領域は各々前記ｎ本の
ワード制御ラインと接続され、前記ｎ個のワード駆動ト
ランジスタのドレイン領域は各々前記ｎ本のワードライ
ンと接続される。

【００２１】前述したように本発明によれば、各セルブ
ロックのｎ本のワードラインと１：１に対応して接続さ
れたｎ個のワード駆動トランジスタのうち奇数番目のワ
ード駆動トランジスタのゲート電極及び偶数番目のワー
ド駆動トランジスタのゲート電極に互いに異なる電圧を
印加できる。前述したような構造を有するナンド型フラ
ッシュメモリ素子を駆動させる方法、たとえばプログラ
ムさせる方法は所望のセルブロックまたは全てのセルブ
ロックを消去した後に実施される。すなわち、プログラ
ムしようとする少なくとも一つのセルトランジスタを含
む少なくとも一つのセルブロック内の全てのセルトラン
ジスタが０ボルトより低いスレショルド電圧、たとえば
−３ボルト程度のスレショルド電圧をもつように消去動
作を実施した後にプログラム動作がなされる。

【００２２】前記プログラム方法は前記ｍ本のビットラ
インのうちいず何れか一本のビットラインを選択する段
階と、前記選択されたビットラインに接続された複数の
ストリングのうちいずれか一つのストリングを選択する
段階と、前記選択されたストリングと接続されたブロッ
ク駆動部の第１駆動制御ライン及び第２駆動制御ライン
のうちいずれか一本の駆動制御ラインにプログラム電圧
より高い第１電圧を印加して他の一本の駆動制御ライン
にプログラム電圧より低くパス電圧より高い第２電圧を
印加し、前記選択されたストリングのｎのセルトランジ
スタのうちある一つのセルトランジスタをプログラムさ
せる段階とを含む。ここで、前記パス電圧は電源電圧よ
り高い。さらに、前記第１電圧は前記プログラム電圧に
アルファαを足した電圧であることが望ましく、前記第
２電圧は前記パス電圧にベータβを足した電圧であるこ
とが望ましい。前記アルファαは前記ワード駆動トラン
ジスタのバルク領域及びソース領域間に前記プログラム
電圧に該当するバルクバイアスが印加された状態で前記
ワード駆動トランジスタのスレショルド電圧と同一であ
るかそれより高い電圧に該当する。さらに、前記ベータ
βは前記ワード駆動トランジスタのバルク領域及びソー
ス領域間に前記パス電圧に該当するバルクバイアスが印
加された状態で前記ワード駆動トランジスタのスレショ
ルド電圧と同一であるかそれより高い電圧に該当する。

【００２３】前記一本のビットラインを選択する段階は
前記ｍ本のビットラインのうちいずれか一本のビットラ
インを選択して接地させ、前記ｍ本のビットラインのう
ち非選択のビットラインにプログラム防止電圧、たとえ
ば電源電圧を印加することによりなされる。前記一つの
ストリングを選択する段階は前記ストリング制御ライン
及び前記接地制御ラインに各々電源電圧及び０ボルトを
印加し、前記選択されたビットラインに並列に接続され
た複数のストリングのうちいずれか一つのストリングと
接続されたストリング駆動トランジスタ及び接地駆動ト
ランジスタをターンオンさせることによりなされる。

【００２４】前記ストリング駆動トランジスタ及び接地
駆動トランジスタをターンオンさせる方法は前記ストリ
ング駆動トランジスタのゲート電極ならびに前記接地駆
動トランジスタのゲート電極に前記電源電圧より高い第
３電圧を印加することによりなされる。望ましくは、前
記第３電圧は前記プログラム電圧より低い。最も望まし
くは、前記第３電圧は前記パス電圧より低く前記電源電
圧にガンマγを足した電圧である。ここで、前記ガンマ
γは前記ストリング駆動トランジスタのバルク領域及び
ソース領域間に電源電圧に該当するバルクバイアスが印
加された状態で前記ストリング駆動トランジスタのスレ
ショルド電圧と同一であるかそれより高い電圧に該当す
る。これにより、前記ストリング駆動トランジスタ及び
接地駆動トランジスタは全てターンオンされる。結果的
に、前記選択されたストリングのストリング選択トラン
ジスタがターンオンされ、前記選択されたビットライン
に印加された接地電圧が前記ストリング選択トランジス
タのチャンネル領域に誘起される。

【００２５】前記ストリング駆動トランジスタ及び接地
駆動トランジスタをターンオンさせる他の方法は前記ス
トリング駆動トランジスタのゲート電極に前記第１電圧
または前記第２電圧を印加し、前記接地駆動トランジス
タのゲート電極に前記第１電圧または前記第２電圧を印
加することによりなされる。前記第１及び第２電圧はど
ちらも第３電圧より高いので前記ストリング駆動トラン
ジスタはターンオンされる。

【００２６】前記一つのセルトランジスタをプログラム
させる段階は前記ｎ本のワード制御ラインのうちいずれ
か一つのワード制御ライン、たとえば前記第１電圧が印
加されたゲート電極を有するワード駆動トランジスタの
うちいずれか一つのワード駆動トランジスタと接続され
たワード制御ラインを選択してプログラム電圧を印加
し、前記選択されたワード制御ラインの両側に各々配置
された一対のワード制御ラインに０ボルトを印加する。
さらに、前記ｎ本のワード制御ラインのうち前記選択さ
れたワード制御ラインならびに前記接地された一対のワ
ード制御ラインを除外した残りのワード制御ラインにパ
ス電圧を印加する。これにより、前記選択されたストリ
ングのｎのセルトランジスタのうち前記プログラム電圧
が印加されたワード制御ラインと接続されたセルトラン
ジスタが選択的にプログラムされる。この時、前記第１
電圧が印加されたゲート電極を有するワード駆動トラン
ジスタのチャンネル領域にはプログラム電圧またはパス
電圧が誘起される。従って、これらワード駆動トランジ
スタのチャンネル領域及びゲート電極間に印加されるゲ
ートバイアスの最大値はＶ_PGM＋α−Ｖ_PASSである。さ
らに、前記第２電圧が印加されたゲート電極を有するワ
ード駆動トランジスタのチャンネル領域には０ボルトま
たはパス電圧が誘起される。従って、これらワード駆動
トランジスタのチャンネル領域及びゲート電極間に印加
されるゲートバイアスの最大値は（Ｖ_PA _SS＋β）であ
る。結果的に、本発明のナンド型フラッシュメモリ素子
は従来技術に比べてプログラム動作時にワード駆動トラ
ンジスタに印加されるゲートバイアスを下げることがで
きる。これにより、ワード駆動トランジスタの信頼性を
改善させることができるので消去動作時に発生するエラ
ーを減少させることができる。

【００２７】

【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を詳細に説明する。図５は本発明
によるナンド型フラッシュメモリ素子の一実施例を説明
するための回路図である。ここで、セルアレイ領域のセ
ルトランジスタ、ストリング選択トランジスタ及び接地
選択トランジスタと、ロウデコーダの駆動トランジスタ
とは全てＮＭＯＳトランジスタの場合に例えて説明す
る。

【００２８】図５を参照すれば、セルアレイ領域１００
ｂは互いに平行なｍ本のビットラインＢＬ
１’、．．．、ＢＬｍ’を共有し、前記セルアレイ領域
１００ｂを駆動させるロウデコーダ３００ｂは一本のス
トリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ
１、Ｗ２、Ｗ３、．．．、Ｗｎならびに一本の接地制御
ラインＧＣＬを含む。さらに、前記ロウデコーダ３００
ｂは前記ストリング制御ラインＳＣＬ、ｎ本のワード制
御ラインＷ１、Ｗ２、．．．、Ｗｎと接続された複数の
ブロック駆動部、たとえば２個のブロック駆動部３１０
ａ、３１０ｂを含む。

【００２９】前記２個のブロック駆動部３１０ａ、３１
０ｂのうち第１ブロック駆動部３１０ａは前記ストリン
グ制御ラインＳＣＬと接続されたソース領域を有するス
トリング駆動トランジスタＳＤＴ１と、前記接地制御ラ
インＧＣＬと接続されたソース領域を有する接地駆動ト
ランジスタＧＤＴ１とを含む。さらに、前記第１ブロッ
ク駆動部３１０ａは前記ｎ本のワード制御ラインＷ１、
Ｗ２、Ｗ３、．．．、Ｗｎと各々接続されたソース領域
を有するｎ個のワード駆動トランジスタＷＤＴ１１、Ｗ
ＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎを含む。前
記ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１
２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのうち奇数番目の
ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１
３、．．．のゲート電極は第１駆動制御ラインＤＣＬ１
１と接続され、前記ｎ個のワード駆動トランジスタＷＤ
Ｔ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎ
のうち偶数番目のワード駆動トランジスタＷＤＴ１
２、．．．のゲート電極は第２駆動制御ラインＤＣＬ１
２と接続される。さらに、前記ストリング駆動トランジ
スタＳＤＴ１のゲート電極ならびに接地駆動トランジス
タＧＤＴ１のゲート電極は第３駆動制御ラインＤＣＬ１
３と接続される。従って、奇数番目のワード駆動トラン
ジスタＷＤＴ１１、ＷＤＴ１３、．．．は第１駆動制御
ラインＤＣＬ１１により制御され、偶数番目のワード駆
動トランジスタＷＤＴ１２、．．．は第２駆動制御ライ
ンＤＣＬ１２により制御される。さらに、ストリング駆
動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤ
Ｔ１は第３駆動制御ラインＤＣＬ１３により制御され
る。

【００３０】前記第２ブロック駆動部３１０ｂもやはり
第１ブロック駆動部３１０ａと同じ構成をもつ。言い換
えれば、前記第２ブロック駆動部３１０ｂは前記ストリ
ング制御ラインＳＣＬと接続されたソース領域を有する
ストリング駆動トランジスタＳＤＴ２と、前記接地制御
ラインＧＣＬと接続されたソース領域を有する接地駆動
トランジスタＧＤＴ２とを含む。さらに、前記第２ブロ
ック駆動部３１０ｂは前記ｎ本のワード制御ラインＷ
１、Ｗ２、Ｗ３、．．．、Ｗｎと各々接続されたソース
領域を有するｎ個のワード駆動トランジスタＷＤＴ２
１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎを含
む。前記ｎ個のワード駆動トランジスタＷＤＴ２１、Ｗ
ＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎのうち奇数
番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２
３、．．．のゲート電極は第１駆動制御ラインＤＣＬ２
１と接続され、前記ｎ個のワード駆動トランジスタＷＤ
Ｔ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎ
のうち偶数番目のワード駆動トランジスタＷＤＴ２
２、．．．のゲート電極は第２駆動制御ラインＤＣＬ２
２と接続される。さらに、前記ストリング駆動トランジ
スタＳＤＴ２のゲート電極ならびに接地駆動トランジス
タＧＤＴ２のゲート電極は第３駆動制御ラインＤＣＬ２
３と接続される。従って、奇数番目のワード駆動トラン
ジスタＷＤＴ２１、ＷＤＴ２３、．．．は第１駆動制御
ラインＤＣＬ２１により制御され、偶数番目のワード駆
動トランジスタＷＤＴ２２、．．．は第２駆動制御ライ
ンＤＣＬ２２により制御される。さらに、ストリング駆
動トランジスタＳＤＴ２及び接地駆動トランジスタＧＤ
Ｔ２は第３駆動制御ラインＤＣＬ２３により制御され
る。

【００３１】一方、前記ｍ本のビットラインＢＬ
１’、．．．、ＢＬｍ’を共有するセルアレイ領域１０
０ｂは複数のセルブロック、たとえば第１及び第２セル
ブロックＢ１、Ｂ２を含む。前記第１セルブロックＢ１
は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’
に各々接続されたｍ個のストリングＳ１１、．．．、Ｓ
１ｍを含む。前記各ストリングＳ１１、．．．またはＳ
１ｍは一般的なナンドストリングと同じく、一本のビッ
トラインに順次に直列に接続された一つのストリング選
択トランジスタ、ｎ個のセルトランジスタ及び一つの接
地選択トランジスタを含む。たとえば、前記ｍ個のスト
リングＳ１１、．．．、Ｓ１ｍのうち第１ストリングＳ
１１は前記第１ビットラインＢＬ１’に順次に直列に接
続されたストリング選択トランジスタＳＳＴ１１、ｎ個
のセルトランジスタＣ１１１、Ｃ１１２、Ｃ１１
３、．．．、Ｃ１１ｎ及び接地選択トランジスタＧＳＴ
１１を含む。これと同じく、前記ｍ番目のストリングＳ
１ｍは前記ｍ番目のビットラインＢＬｍ’に順次に直列
に接続されたストリング選択トランジスタＳＳＴ１ｍ、
ｎ個のセルトランジスタＣ１ｍ１、Ｃ１ｍ２、Ｃ１ｍ
３、．．．、Ｃ１ｍｎ及び接地選択トランジスタＧＳＴ
１ｍを含む。ここで、前記ｍ個の接地選択トランジスタ
ＧＳＴ１１、．．．ＧＳＴ１ｍのソース領域は第１及び
第２セルブロックＢ１、Ｂ２が共有する一本の共通ソー
スラインＣＳと接続される。前記各セルトランジスタは
積層ゲート構造をもつ。言い換えれば、前記各セルトラ
ンジスタはソース領域及びドレイン領域間の半導体基板
上にトンネル絶縁膜、浮遊ゲート、ゲート層間絶縁膜及
び制御ゲート電極が順次に積層された構造をもつ。

【００３２】さらに、前記第１セルブロックＢ１は前記
ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を横切
るストリング選択ラインＳＳＬ１、ｎ本のワードライン
ＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎ及び
接地選択ラインＧＳＬ１を含む。前記ストリング選択ラ
インＳＳＬ１は前記ｍ個のストリング選択トランジスタ
ＳＳＴ１１、．．．、ＳＳＴ１ｍのゲート電極と接続さ
れ、前記接地選択ラインＧＳＬ１は前記ｍ個の接地選択
トランジスタＧＳＴ１１、．．．、ＧＳＴ１ｍのゲート
電極と接続される。さらに、前記第１ワードラインＷＬ
１１は前記ｍ個のストリングＳ１１、．．．、Ｓ１ｍの
第１セルトランジスタＣ１１１、．．．、Ｃ１ｍ１のゲ
ート電極と接続され、前記第２ワードラインＷＬ１２は
前記各ストリングの第２セルトランジスタＣ１１
２、．．．Ｃ１ｍ２のゲート電極と接続される。同じ
く、前記第３ワードラインＷＬ１３は前記各ストリング
の第３セルトランジスタＣ１１３、．．．、Ｃ１ｍ３の
ゲート電極と接続され、前記ｎ番目のワードラインＷＬ
１ｎは前記各ストリングのｎ番目のセルトランジスタＣ
１１ｎ、．．．Ｃ１ｍｎのゲート電極と接続される。

【００３３】前記第１セルブロックＢ１のストリング選
択ラインＳＳＬ１、ｎ本のワードラインＷＬ１１、ＷＬ
１２、ＷＬ１３、．．．、ＷＬ１ｎならびに接地選択ラ
インＧＳＬ１は前記第１ブロック駆動部３１０ａと接続
される。さらに具体的に、前記ストリング選択ラインＳ
ＳＬ１はストリング駆動トランジスタＳＤＴ１のドレイ
ン領域と接続され、前記接地選択ラインＧＳＬ１は接地
駆動トランジスタＧＤＴ１のドレイン領域と接続され
る。さらに、前記第１ワードラインＷＬ１１は第１ワー
ド駆動トランジスタＷＤＴ１１のドレイン領域と接続さ
れ、前記第２ワードラインＷＬ１２は第２ワード駆動ト
ランジスタＷＤＴ１２のドレイン領域と接続される。同
じく、前記第３ワードラインＷＬ１３は第３ワード駆動
トランジスタＷＤＴ１３のドレイン領域と接続され、ｎ
番目のワードラインＷＬ１ｎはｎ番目のワード駆動トラ
ンジスタＷＤＴ１ｎのドレイン領域と接続される。

【００３４】前記第２セルブロックＢ２もやはり第１セ
ルブロックＢ１と同じ構成をもつ。言い換えれば、前記
第２セルブロックＢ２は前記ｍ本のビットラインＢＬ
１’、．．．、ＢＬｍ’に各々接続されたｍ個のストリ
ングＳ２１、．．．、Ｓ２ｍを含む。前記各ストリング
Ｓ２１、．．．またはＳ２ｍは一般的なナンドストリン
グと同じように一本のビットラインに順次に直列に接続
された一つのストリング選択トランジスタ、ｎ個のセル
トランジスタ及び一つの接地選択トランジスタを含む。
たとえば、前記ｍ個のストリングＳ２１、．．．、Ｓ２
ｍの中第１ストリングＳ２１は前記第１ビットラインＢ
Ｌ１’に順次に直列に接続されたストリング選択トラン
ジスタＳＳＴ２１、ｎ個のセルトランジスタＣ２１１、
Ｃ２１２、Ｃ２１３、．．．、Ｃ２１ｎ及び接地選択ト
ランジスタＧＳＴ２１を含む。同じく、前記ｍ番目のス
トリングＳ２ｍは前記ｍ番目のビットラインＢＬｍ’に
順次に直列に接続されたストリング選択トランジスタＳ
ＳＴ２ｍ、ｎ個のセルトランジスタＣ２ｍ１、Ｃ２ｍ
２、Ｃ２ｍ３、．．．、Ｃ２ｍｎ及び接地選択トランジ
スタＧＳＴ２ｍを含む。ここで、前記ｍ個の接地選択ト
ランジスタＧＳＴ２１、．．．ＧＳＴ２ｍのソース領域
は前記共通ソースラインＣＳと接続される。

【００３５】さらに、前記第２セルブロックＢ２は第１
セルブロックＢ１と同じく、前記ｍ本のビットラインＢ
Ｌ１’、．．．、ＢＬｍ’を横切るストリング選択ライ
ンＳＳＬ２、ｎ本のワードラインＷＬ２１、ＷＬ２２、
ＷＬ２３、．．．、ＷＬ２ｎ及び接地選択ラインＧＳＬ
２を含む。前記ストリング選択ラインＳＳＬ２は前記ｍ
個のストリング選択トランジスタＳＳＴ２１、．．．、
ＳＳＴ２ｍのゲート電極と接続され、前記接地選択ライ
ンＧＳＬ２は前記ｍ個の接地選択トランジスタＧＳＴ２
１、．．．、ＧＳＴ２ｍのゲート電極と接続される。さ
らに、前記第１ワードラインＷＬ２１は前記ｍ個のスト
リングＳ２１、．．．、Ｓ２ｍの第１セルトランジスタ
Ｃ２１１、．．．、Ｃ２ｍ１のゲート電極と接続され、
前記第２ワードラインＷＬ２２は前記各ストリングの第
２セルトランジスタＣ２１２、．．．Ｃ２ｍ２のゲート
電極と接続される。同じく、前記第３ワードラインＷＬ
２３は前記各ストリングの第３セルトランジスタＣ２１
３、．．．、Ｃ２ｍ３のゲート電極と接続され、前記ｎ
番目のワードラインＷＬ２ｎは前記各ストリングのｎ番
目のセルトランジスタＣ２１ｎ、．．．Ｃ２ｍｎのゲー
ト電極と接続される。

【００３６】前記第２セルブロックＢ２のストリング選
択ラインＳＳＬ２、ｎ本のワードラインＷＬ２１、ＷＬ
２２、ＷＬ２３、．．．、ＷＬ２ｎ及び接地選択ライン
ＧＳＬ２は前記第２ブロック駆動部３１０ｂと接続され
る。もう少し具体的に、前記ストリング選択ラインＳＳ
Ｌ２はストリング駆動トランジスタＳＤＴ２のドレイン
領域と接続され、前記接地選択ラインＧＳＬ２は接地駆
動トランジスタＧＤＴ２のドレイン領域と接続される。
さらに、前記第１ワードラインＷＬ２１は第１ワード駆
動トランジスタＷＤＴ２１のドレイン領域と接続され、
前記第２ワードラインＷＬ２２は第２ワード駆動トラン
ジスタＷＤＴ２２のドレイン領域と接続される。これと
同じく、前記第３ワードラインＷＬ２３は第３ワード駆
動トランジスタＷＤＴ２３のドレイン領域と接続され、
ｎ番目のワードラインＷＬ２ｎはｎ番目のワード駆動ト
ランジスタＷＤＴ２ｎのドレイン領域と接続される。

【００３７】では、図５に示されたナンド型フラッシュ
メモリ素子の駆動方法を説明する。まず、前記２つのセ
ルブロックＢ１、Ｂ２のうち一つのセルブロック、たと
えば第１セルブロックＢ１を選択的に消去させる方法に
例えて説明する。前記ロウデコーダ３００ｂのストリン
グ制御ラインＳＣＬ及び接地制御ラインＧＣＬはどちら
もフローティングさせ、前記ｎ本のワード制御ラインＷ
１、Ｗ２、Ｗ３、．．．、Ｗｎに０Ｖを印加する。さら
に、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬ
ｍ’ならびに前記共通ソースラインＣＳもやはりフロー
ティングさせ、前記第１ブロック駆動部３１０ａの第１
ないし第３駆動制御ラインＤＣＬ１１、ＤＣＬ１２、Ｄ
ＣＬ１３には全て電源電圧を印加する。かつ、前記セル
アレイ領域１００ｂが形成される半導体基板、すなわち
全てのセルトランジスタのバルク領域に消去電圧Ｖｅｒ
ａｓｅ、たとえば約２０ボルトを印加する。この時、前
記選択された第１セルブロックＢ１を除外した非選択の
セルブロックと接続されたブロック駆動部の駆動制御ラ
イン、たとえば第２ブロック駆動部３１０ｂの第１ない
し第３駆動制御ラインＤＣＬ２１、ＤＣＬ２２、ＤＣＬ
２３には０ボルトを印加する。

【００３８】これにより、第２ブロック駆動部３１０ｂ
のｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２
２、ＷＤＴ２３、．．．、ＷＤＴ２ｎはターンオフさ
れ、第２セルブロックＢ２のｎ本のワードラインＷＬ２
１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎが全てフロ
ーティングされる。結果的に、前記第１セルブロックＢ
１のｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１
３、．．．、ＷＬ１ｎにだけ選択的に０ボルトが印加さ
れ、第１セルブロックＢ１の全てのセルトランジスタの
浮遊ゲートに正孔が注入される。従って、第１セルブロ
ックＢ１の全てのセルトランジスタは負のスレショルド
電圧、たとえば−３ボルト程度のスレショルド電圧を示
す。

【００３９】さらに、本実施例ではセルアレイ領域１０
０ｂの全てのセルトランジスタを消去させることもあ
る。たとえば、第１及び第２ブロック駆動部３１０ａ、
３１０ｂの全ての駆動制御ラインＤＣＬ１１、ＤＣＬ１
２、ＤＣＬ１３、ＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３
に電源電圧を印加すれば、第１及び第２セルブロックＢ
１、Ｂ２の全てのセルトランジスタが消去される。

【００４０】次に、前記第１セルブロックＢ１の全ての
セルトランジスタを消去した後に、第１セルブロックＢ
１の一つのセルトランジスタ、たとえば第１ストリング
Ｓ１１の第２セルトランジスタＣ１１２を選択的にプロ
グラムさせる方法を説明する。具体的に、前記選択され
たセルトランジスタＣ１１２を含む第１ストリングＳ１
１と接続されたビットライン、すなわち第１ビットライ
ンＢＬ１’に０ボルトを印加し、第２ないしｍ番目のビ
ットラインＢＬ２’、．．．、ＢＬｍ’にはプログラム
防止電圧Ｖ_PI、たとえば電源電圧を印加する。前記スト
リング制御ラインＳＣＬには電源電圧を印加し、前記接
地制御ラインＧＣＬ、共通ソースラインＣＳ及び前記セ
ルアレイ領域１００ｂが形成される半導体基板、すなわ
ちＰウェル領域には０ボルトを印加する。

【００４１】さらに、前記選択されたセルトランジスタ
Ｃ１１２の制御ゲート電極と連結された第２ワード制御
ラインＷ２には１８ボルトないし２３ボルト程度のプロ
グラム電圧Ｖ_PGMを印加し、前記第２ワード制御ライン
Ｗ２の両側に各々配置された第１及び第３ワード制御ラ
インＷ１、Ｗ３には０ボルトを印加する。かつ、前記第
４ないしｎ番目のワード制御ラインＷ４、．．．、Ｗｎ
には１０ボルトないし１２ボルト程度のパス電圧を印加
する。

【００４２】さらに、前記選択されたセルトランジスタ
Ｃ１１２を制御する第２ワード駆動トランジスタＷＤＴ
１２のゲート電極と接続された第２駆動制御ラインＤＣ
Ｌ１２にはプログラム電圧より高い第１電圧を印加し、
前記第１及び第３駆動制御ラインＤＣＬ１１、ＤＣＬ１
３には各々プログラム電圧より低くパス電圧より高い第
２電圧ならびにパス電圧より低く電源電圧より高い第３
電圧を印加する。この時、非選択のブロック駆動部の全
ての駆動制御ライン、すなわち第２ブロック駆動部３１
０ｂの第１ないし第３駆動制御ラインＤＣＬ２１、ＤＣ
Ｌ２２、ＤＣＬ２３には０ボルトを印加し、第２ブロッ
ク駆動部３１０ｂのストリング駆動トランジスタＳＤＴ
２、ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ
２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎ及び接地駆動ト
ランジスタＧＤＴ２をターンオフさせる。

【００４３】前記第１電圧はプログラム電圧にアルファ
αを足した電圧に該当し、第２電圧はパス電圧にベータ
βを足した電圧に該当し、第３電圧は電源電圧にガンマ
γを足した電圧に該当する。前記アルファαは前記ｎ個
の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１
３、．．．、ＷＤＴ１ｎのバルク領域にプログラム電圧
に該当するバックゲートバイアスを印加した状態で前記
ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤ
Ｔ１３、．．．、ＷＤＴ１ｎが示すスレショルド電圧と
同一であるかそれより高い電圧である。さらに、前記ベ
ータβは前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤ
Ｔ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのバルク領域
にパス電圧に該当するバックゲートバイアスを印加した
状態で前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ
１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎが示すスレショ
ルド電圧と同一であるかそれより高い電圧であり、前記
ガンマγは前記ストリング駆動トランジスタＳＤＴ１及
び接地駆動トランジスタＧＤＴ１のバルク領域に電源電
圧に該当するバックゲートバイアスを印加した状態で前
記ストリング駆動トランジスタＳＤＴ１及び接地駆動ト
ランジスタＧＤＴ１が示すスレショルド電圧と同一であ
るかそれより高い電圧である。

【００４４】これにより、前記第１セルブロックＢ１の
セルトランジスタＣ１１２だけ選択的にプログラムさ
れ、正のスレショルド電圧をもつ。図５に示されたナン
ド型フラッシュメモリ素子の駆動方法を要約すれば次の
表１のようである。

【表１】図６及び図７は図５のナンド型フラッシュメモリ素子の
セルトランジスタＣ１１２を選択的にプログラムさせる
間、第１ブロック駆動部３１０ａのワード駆動トランジ
スタに印加されるバイアス条件中で最悪のバイアス条件
だけを図示した断面図である。言い換えれば、図６は第
１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ
１３に印加されるバイアス条件を表す断面図であり、図
７は接地駆動トランジスタＧＤＴ１に印加されるバイア
ス条件を表す断面図である。

【００４５】図６を参照すれば、前記セルトランジスタ
Ｃ１１２を選択的にプログラムさせる間、第１及び第３
ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のゲー
ト電極１７ａには第１駆動制御ラインＤＣＬ１１を通じ
て前記第２電圧、すなわちパス電圧にベータβを足した
電圧が印加される。さらに、前記第１及び第３ワード駆
動トランジスタＷＤＴ１１、ＷＤＴ１３のソース領域１
３ａには全て第１及び第３ワード制御ラインＷ１、Ｗ３
を通じて０ボルトが印加され、バルク領域１１にも０ボ
ルトが印加される。従って、前記第１及び第３ワード駆
動トランジスタＷＤＴ１１、ＷＤＴ１３は全てターンオ
ンされ、これら駆動トランジスタＷＤＴ１１、ＷＤＴ１
３のドレイン領域１３ａに０ボルトが誘起される。結果
的に、前記ゲート電極１７ａ下のゲート絶縁膜１５ａに
印加される電界は従来の技術に比べて顕著に低くなるの
で、ゲート絶縁膜１５ａの信頼性を改善させることがで
きる。言い換えれば、いかなるセルトランジスタを選択
してプログラムさせてもワード駆動トランジスタに印加
される最大ゲートバイアスは顕著に減少する。

【００４６】引続き、図７を参照すれば、前記セルトラ
ンジスタＣ１１２を選択的にプログラムさせる間、接地
駆動トランジスタＧＤＴ１のゲート電極１７ｂには第３
駆動制御ラインＤＣＬ１３を通じて前記第３電圧、すな
わち電源電圧にガンマγを足した電圧が印加される。さ
らに、前記接地駆動トランジスタＧＤＴ１のソース領域
１３ｂには接地制御ラインＧＣＬを通じて０ボルトが印
加され、バルク領域１１にも０ボルトが印加される。従
って、前記接地駆動トランジスタＧＤＴ１はターンオン
され、前記接地駆動トランジスタＧＤＴ１のドレイン領
域１３ｂに０ボルトが誘起される。結果的に、前記ゲー
ト電極１７ｂ下のゲート絶縁膜１５ｂに印加される電界
は従来の技術に比べて顕著に低くなるので、ゲート絶縁
膜１５ｂの信頼性を改善させることができる。言い換え
れば、いかなるセルトランジスタを選択してプログラム
させても接地駆動トランジスタＧＤＴ１に印加される最
大ゲートバイアスは顕著に減少する。

【００４７】図８は本発明によるナンド型フラッシュメ
モリ素子の他の実施例を説明するための回路図である。
図８に示された本発明の他の実施例が図５に示された本
発明の一実施例と異なる点は各ブロック駆動部のストリ
ング駆動トランジスタ及び接地駆動トランジスタが各々
第１駆動制御ライン及び第２駆動制御ラインにより制御
されるということである。さらに、図８の変化された例
として、各ブロック駆動部のストリング駆動トランジス
タ及び接地駆動トランジスタは各々第２駆動制御ライン
及び第１駆動制御ラインにより制御されることもある。
図８のセルアレイ領域は図５のセルアレイ領域と同じ構
成をもつ。従って、本発明の一実施例と同じ構成を有す
るセルアレイ領域に関する説明は省略する。

【００４８】図８を参照すれば、ロウデコーダ３００ｃ
はストリング制御ラインＳＣＬ、ｎ本のワード制御ライ
ンＷ１、Ｗ２、Ｗ３、．．．、Ｗｎならびに接地制御ラ
インＧＣＬを含む。さらに、前記ロウデコーダ３００ｃ
は複数のブロック駆動部、たとえば第１及び第２ブロッ
ク駆動部３１０ａ’、３１０ｂ’を含む。前記第１ブロ
ック駆動部３１０ａ’は図５の第１ブロック駆動部３１
０ａと同じく、ストリング駆動トランジスタＳＤＴ１、
ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１
２、ＷＤＴ１３、．．．、ＷＤＴ１ｎならびに接地駆動
トランジスタＧＤＴ１から構成される。ここで、奇数番
目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１
３、．．．のゲート電極ならびにストリング駆動トラン
ジスタＳＤＴ１のゲート電極は全て第１駆動制御ライン
ＤＣＬ１１と接続され、偶数番目のワード駆動トランジ
スタＷＤＴ１２、．．．のゲート電極ならびに接地駆動
トランジスタＧＤＴ１のゲート電極は全て第２駆動制御
ラインＤＣＬ１２と接続される。これとは異なり、前記
ストリング駆動トランジスタＳＤＴ１のゲート電極なら
びに接地駆動トランジスタＧＤＴ１のゲート電極は各々
前記第２駆動制御ラインＤＣＬ１２及び第１駆動制御ラ
インＤＣＬ１１に接続されることもある。

【００４９】前記第２ブロック駆動部３１０ｂ’もやは
り第１ブロック駆動部３１０ａ’と同じ構成をもつ。す
なわち、奇数番目のワード駆動トランジスタＷＤＴ２
１、ＷＤＴ２３、．．．のゲート電極ならびにストリン
グ駆動トランジスタＳＤＴ２のゲート電極は第１駆動制
御ラインＤＣＬ２１と接続され、偶数番目のワード駆動
トランジスタＷＤＴ２２、．．．、ＷＤＴ２ｎのゲート
電極ならびに接地駆動トランジスタＧＤＴ２のゲート電
極は第２駆動制御ラインＤＣＬ２２と接続される。

【００５０】さて、図８に示されたナンド型フラッシュ
メモリ素子の駆動方法を説明する。まず、第１セルブロ
ックＢ１の全てのセルトランジスタを消去させるため
に、第１ブロック駆動部３１０ａ’の第１及び第２駆動
制御ラインＤＣＬ１１、ＤＣＬ１２に電源電圧を印加し
て第２ブロック駆動部３１０ｂ’の第１及び第２駆動制
御ラインＤＣＬ２１、ＤＣＬ２２に０ボルトを印加す
る。かつ、他の全ての制御ライン、たとえばストリング
制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ
２、Ｗ３、．．．、Ｗｎ、接地制御ラインＧＣＬなｒば
いにｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’に
は図５にて説明した消去方法と同一のバイアスを印加す
る。これにより、前記第１セルブロックＢ１の全てのセ
ルトランジスタは消去されて負のスレショルド電圧、た
とえば−３ボルト程度のスレショルド電圧をもつ。

【００５１】次に、前記第１セルブロックＢ１の全ての
セルトランジスタを消去した後に、第１セルブロックＢ
１の一つのセルトランジスタ、たとえば第１ストリング
Ｓ１１の第２セルトランジスタＣ１１２を選択的にプロ
グラムするための動作を説明する。具体的に、前記選択
されたセルトランジスタＣ１１２を制御する第２ワード
駆動トランジスタＷＤＴ１２のゲート電極と接続された
第２駆動制御ラインＤＣＬ１２に前記第１電圧Ｖ_PGM＋
αを印加する。かつ、前記第１駆動制御ラインＤＣＬ１
１には前記第２電圧Ｖ_PASS＋βを印加する。さらに、前
記第２ブロック駆動部３１０ｂ’の第１及び第２駆動制
御ラインＤＣＬ２１、ＤＣＬ２２には０ボルトを印加し
て第２ブロック駆動部３１０ｂ’の全ての駆動トランジ
スタをターンオフさせる。この時、他の全ての制御ライ
ン、たとえばストリング制御ラインＳＣＬ、ｎ本のワー
ド制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、接地制
御ラインＧＣＬならびにｍ本のビットラインＢＬ
１’、．．．、ＢＬｍ’には図５にて説明したプログラ
ム方法と同一のバイアスを印加する。これにより、前記
選択されたセルトランジスタＣ１１２だけプログラムさ
れる。

【００５２】図８に示されたナンド型フラッシュメモリ
素子の駆動方法を要約すれば次の表２のようである。

【表２】図９及び図１０は図８のナンド型フラッシュメモリ素子
のセルトランジスタＣ１１２を選択的にプログラムさせ
る間、第１ブロック駆動部３１０ａ’のワード駆動トラ
ンジスタに印加されるバイアス条件のうちで最悪のバイ
アス条件だけを図示した断面図である。言い換えれば、
図９は第１及び第３ワード駆動トランジスタＷＤＴ１
１、ＷＤＴ１３に印加されるバイアス条件を表す断面図
であり、図１０は接地駆動トランジスタＧＤＴ１に印加
されるバイアス条件を表す断面図である。

【００５３】図９を参照すれば、前記セルトランジスタ
Ｃ１１２を選択的にプログラムさせる間、第１及び第３
ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のゲー
ト電極２７ａには第１駆動制御ラインＤＣＬ１１を通じ
て前記第２電圧Ｖ_PASS＋βが印加される。さらに、前記
第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤ
Ｔ１３のソース領域２３ａには全て第１及び第３ワード
制御ラインＷ１、Ｗ３を通じて０ボルトが印加され、バ
ルク領域２１にも０ボルトが印加される。従って、前記
第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤ
Ｔ１３は全てターンオンされ、これらワード駆動トラン
ジスタＷＤＴ１１、ＷＤＴ１３のドレイン領域２３ａに
０ボルトが誘起される。結果的に、前記ゲート電極２７
ａ下のゲート絶縁膜２５ａに印加される電界は従来の技
術に比べて顕著に低くなるので、ゲート絶縁膜２５ａの
信頼性を改善させることができる。言い換えれば、いか
なるセルトランジスタを選択してプログラムさせてもワ
ード駆動トランジスタに印加される最大ゲートバイアス
は顕著に減少する。

【００５４】引続き、図１０を参照すれば、前記セルト
ランジスタＣ１１２を選択的にプログラムさせる間、接
地駆動トランジスタＧＤＴ１のゲート電極２７ｂには第
２駆動制御ラインＤＣＬ１２を通じて前記第１電圧Ｖ
_PGM＋αが印加される。さらに、前記接地駆動トランジ
スタＧＤＴ１のソース領域２３ｂには接地制御ラインＧ
ＣＬを通じて０ボルトが印加され、バルク領域２１にも
０ボルトが印加される。従って、前記接地駆動トランジ
スタＧＤＴ１はターンオンされ前記接地駆動トランジス
タＧＤＴ１のドレイン領域２３ｂに０ボルトが誘起され
る。結果的に、前記ゲート電極２７ｂ下のゲート絶縁膜
２５ｂに印加される電界は従来の技術と同一である。し
かし、前記接地駆動トランジスタＧＤＴ１のサブスレシ
ョルド特性は消去動作に直接的に影響を与えない。

【００５５】従って、本発明の他の実施例によれば、各
ブロック駆動部の駆動制御ラインの数を最小化させるこ
とができるのでナンド型フラッシュメモリ素子の集積度
を極大化させることができる。図１１は本発明によるナ
ンド型フラッシュメモリ素子のさらに他の実施例を説明
するための回路図である。図１１に示された本発明のさ
らに他の実施例が図８に示された本発明の他の実施例と
異なる点は各ブロック駆動部のストリング駆動トランジ
スタ及び接地駆動トランジスタが全て第２駆動制御ライ
ンにより制御されるということである。さらに、図１１
の変化された例として、各ブロック駆動部のストリング
駆動トランジスタ及び接地駆動トランジスタは全て第１
駆動制御ラインにより制御されることもある。図１１の
セルアレイ領域もやはり図５のセルアレイ領域と同じ構
成をもつのでこれに関する説明は省略する。

【００５６】図１１を参照すれば、ロウデコーダ３００
ｄは複数のブロック駆動部、たとえば第１及び第２ブロ
ック駆動部３１０ａ”、３１０ｂ”を含む。前記第１ブ
ロック駆動部３１０ａ”は図８の第１ブロック駆動部３
１０ａ’と同じようにストリング駆動トランジスタＳＤ
Ｔ１、ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤ
Ｔ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎならびに接地
駆動トランジスタＧＤＴ１を含む。さらに、前記第１ブ
ロック駆動部３１０ａ”は奇数番目のワード駆動トラン
ジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極と
接続された第１駆動制御ラインＤＣＬ１１と、偶数番目
のワード駆動トランジスタＷＤＴ１２、．．．、ＷＤＴ
１ｎのゲート電極、ストリング駆動トランジスタＳＤＴ
１のゲート電極ならびに接地駆動トランジスタＧＤＴ１
のゲート電極と接続された第２駆動制御ラインＤＣＬ１
２とを含む。これとは異なり、前記ストリング駆動トラ
ンジスタＳＤＴ１のゲート電極ならびに接地駆動トラン
ジスタＧＤＴ１のゲート電極は第１駆動制御ラインＤＣ
Ｌ１１と接続されることもある。

【００５７】前記第２ブロック駆動部３１０ｂ”もやは
り第１ブロック駆動部３１０ａ”と同じ構成をもつ。す
なわち、奇数番目のワード駆動トランジスタＷＤＴ２
１、ＷＤＴ２３、．．．のゲート電極は第１駆動制御ラ
インＤＣＬ２１と接続され、偶数番目のワード駆動トラ
ンジスタＷＤＴ２２、．．．、ＷＤＴ２ｎのゲート電
極、ストリング駆動トランジスタＳＤＴ２のゲート電極
ならびに接地駆動トランジスタＧＤＴ２のゲート電極は
第２駆動制御ラインＤＣＬ２２と接続される。

【００５８】図１１に示されたナンド型フラッシュメモ
リ素子の駆動方法は図８にて説明した方法と同一であ
る。従って、これに関する説明は省略する。さらに、図
１１のナンド型フラッシュメモリ素子の任意のセルトラ
ンジスタ、たとえばセルトランジスタＣ１１２をプログ
ラムさせる間、第１ブロック駆動部３１０ａ”の駆動ト
ランジスタに印加される最悪のバイアス条件もやはり図
９及び図１０にて説明したバイアス条件と同一である。

【００５９】

【発明の効果】前述したように本発明によれば、プログ
ラム動作時に、各セルブロックに接続された駆動ブロッ
ク部の駆動トランジスタに印加されるゲートバイアスを
最小化させることができる。これにより、駆動トランジ
スタの信頼性を改善させることができるので消去動作時
にエラーが生じる現象を防止できる。

【図面の簡単な説明】

【図１】一般的なナンド型フラッシュメモリ素子のブロ
ックダイアグラムである。

【図２】従来のナンド型フラッシュメモリ素子のセルア
レイ領域の一部ならびにこれを駆動させるロウデコーダ
の一部を示す回路図である。

【図３】図２に示されたセルアレイ領域の任意のセルを
プログラムさせる場合に、ロウデコーダの駆動トランジ
スタに印加される最悪のバイアス条件を示す断面図であ
る。

【図４】図３に示されたバイアスが印加される駆動トラ
ンジスタの信頼性を測定した結果を示すグラフである。

【図５】本発明の一実施例によるナンド型フラッシュメ
モリ素子のロウデコーダの一部ならびにこれにより駆動
されるセルアレイ領域の一部を示す回路図である。

【図６】図５の駆動トランジスタに印加される最悪のバ
イアス条件を示す断面図である。

【図７】図５の駆動トランジスタに印加される最悪のバ
イアス条件を示す断面図である。

【図８】本発明の他の実施例によるナンド型フラッシュ
メモリ素子のロウデコーダの一部ならびにこれにより駆
動されるセルアレイ領域の一部を示す回路図である。

【図９】図８の駆動トランジスタに印加される最悪のバ
イアス条件を示す断面図である。

【図１０】図８の駆動トランジスタに印加される最悪の
バイアス条件を示す断面図である。

【図１１】本発明のさらに他の実施例によるナンド型フ
ラッシュメモリ素子のロウデコーダの一部ならびにこれ
により駆動されるセルアレイ領域の一部を示す回路図で
ある。

【符号の説明】

１００ｂセルアレイ領域３１０ａ、３１０ｂブロック駆動部Ｂ１第1セルブロックＢ２第２セルブロックＳ２ｍストリング

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】ｍ本のビットラインを共有する複数のセ
ルブロックを有し、前記各セルブロックはストリング選
択ライン、ｎ本のワードラインならびに接地選択ライン
を含むセルアレイ領域と、前記複数のセルブロックと各
々接続された複数のブロック駆動部、前記複数のブロッ
ク駆動部と接続されたストリング制御ライン、ｎ本のワ
ード制御ラインならびに接地制御ラインを有するロウデ
コーダとを備えるナンド型フラッシュメモリ素子であっ
て、前記各ブロック駆動部は、前記各セルブロックのストリング選択ラインと前記スト
リング制御ラインとの間に介在するストリング駆動トラ
ンジスタと、前記各セルブロックのｎ本のワードラインと前記ｎ本の
ワード制御ラインとの間に介在するｎ個のワード駆動ト
ランジスタと、前記各セルブロックの接地選択ラインと前記接地制御ラ
インとの間に介在する接地駆動トランジスタと、前記ｎ個のワード駆動トランジスタのうち奇数番目のワ
ード駆動トランジスタのゲート電極と接続された第１駆
動制御ラインと、前記ｎ個のワード駆動トランジスタのうち偶数番目のワ
ード駆動トランジスタのゲート電極と接続された第２駆
動制御ラインとを含むことを特徴とするナンド型フラッ
シュメモリ素子。
【請求項２】前記各セルブロックは、前記ｍ本のビッ
トラインと各々接続されたｍ個のストリングを含むこと
を特徴とする請求項１に記載のナンド型フラッシュメモ
リ素子。
【請求項３】前記各ストリングは、前記各ビットライ
ンに順次に直列に連結されたストリング選択トランジス
タ、ｎ個のセルトランジスタならびに接地選択トランジ
スタから構成され、前記ストリング選択トランジスタの
ゲート電極は前記ストリング選択ラインと接続され、前
記ｎ個のセルトランジスタの制御ゲート電極は各々前記
ｎ本のワードラインと１：１に接続され、前記接地選択
トランジスタのゲート電極は前記接地選択ラインと接続
されることを特徴とする請求項２に記載のナンド型フラ
ッシュメモリ素子。
【請求項４】前記ストリング駆動トランジスタのゲー
ト電極ならびに前記接地駆動トランジスタのゲート電極
と接続された第３駆動制御ラインをさらに備えることを
特徴とする請求項１に記載のナンド型フラッシュメモリ
素子。
【請求項５】前記ストリング駆動トランジスタのゲー
ト電極は前記第１及び第２駆動制御ラインのうちいずれ
か一つに接続されることを特徴とする請求項１に記載の
ナンド型フラッシュメモリ素子。
【請求項６】前記接地駆動トランジスタのゲート電極
は前記第１及び第２駆動制御ラインのうちいずれか一つ
に接続されることを特徴とする請求項１に記載のナンド
型フラッシュメモリ素子。
【請求項７】ｍ本のビットラインを共有する複数のセ
ルブロックを有し、前記各セルブロックは前記ｍ本のビ
ットラインに各々接続されたｍ個のストリング、前記ｍ
本のビットラインを横切るストリング選択ライン、ｎ本
のワードラインならびに接地選択ラインを含むセルアレ
イ領域と、前記複数のセルブロックと各々接続された複
数のブロック駆動部、前記複数のブロック駆動部と接続
されたストリング制御ライン、ｎ本のワード制御ライン
ならびに接地制御ラインを有し、前記各ブロック駆動部
は前記ストリング制御ラインと前記各セルブロックのス
トリング選択ラインとの間に介在するストリング駆動ト
ランジスタ、前記ｎ本のワード制御ラインと前記各セル
ブロックのｎ本のワードラインとの間に介在するｎ個の
ワード駆動トランジスタ、ならびに前記接地制御ライン
と前記各セルブロックの接地選択ラインとの間に介在す
る接地駆動トランジスタを含むロウデコーダとから構成
されたナンド型フラッシュメモリ素子の駆動方法であっ
て、前記ｍ本のビットラインのうちいずれか一本のビットラ
インを選択する段階と、前記選択されたビットラインに接続された複数のストリ
ングのうちいずれか一つのストリングを選択する段階
と、前記選択されたストリングと接続されたブロック駆動部
の奇数番目のワード駆動トランジスタのゲート電極なら
びに偶数番目のワード駆動トランジスタのゲート電極の
うちいずれか一つのグループのゲート電極にプログラム
電圧より高い第１電圧を印加し、他の一つのグループの
ゲート電極にプログラム電圧より低くパス電圧より高い
第２電圧を印加し、前記選択されたストリングのｎ個の
セルトランジスタのうちいずれか一つのセルトランジス
タを選択的にプログラムさせる段階とを含むことを特徴
とするナンド型フラッシュメモリ素子の駆動方法。
【請求項８】前記一本のビットラインを選択する段階
は、前記ｍ本のビットラインのうちいずれか一本のビットラ
インを接地させて選択する段階と、前記ｍ本のビットラインのうち非選択のビットラインに
プログラム防止電圧を印加する段階とを含むことを特徴
とする請求項７に記載のナンド型フラッシュメモリ素子
の駆動方法。
【請求項９】前記プログラム防止電圧は、電源電圧と
同一であることを特徴とする請求項８に記載のナンド型
フラッシュメモリ素子の駆動方法。
【請求項１０】前記一つのストリングを選択する段階
は、前記ストリング制御ラインに電源電圧を印加する段階
と、前記接地制御ラインを接地させる段階と、前記選択されたビットラインに接続された複数のストリ
ングのうちいずれか一つのストリングと接続されたスト
リング駆動トランジスタ及び接地駆動トランジスタをタ
ーンオンさせる段階とを含むことを特徴とする請求項７
に記載のナンド型フラッシュメモリ素子の駆動方法。
【請求項１１】前記ストリング駆動トランジスタ及び
前記接地駆動トランジスタをターンオンさせる段階は、前記ストリング駆動トランジスタのゲート電極に前記第
１電圧または前記第２電圧を印加する段階と、前記接地駆動トランジスタのゲート電極に前記第１電圧
または前記第２電圧を印加する段階とを含むことを特徴
とする請求項１０に記載のナンド型フラッシュメモリ素
子の駆動方法。
【請求項１２】前記ストリング駆動トランジスタ及び
前記接地駆動トランジスタをターンオンさせる段階は、前記ストリング駆動トランジスタのゲート電極ならびに
前記接地駆動トランジスタのゲート電極に前記第２電圧
より低く電源電圧より高い第３電圧を印加することによ
り実施することを特徴とする請求項１０に記載のナンド
型フラッシュメモリ素子の駆動方法。
【請求項１３】前記いずれか一つのセルトランジスタ
を選択的にプログラムさせる段階は、前記第１電圧が印加されたゲート電極を有するワード駆
動トランジスタのうちいずれか一つのワード駆動トラン
ジスタと接続されたワード制御ラインを選択してプログ
ラム電圧を印加する段階と、前記選択されたワード制御ラインの両側に各々配置され
た一対のワード制御ラインを接地させる段階と、前記ｎ本のワード制御ラインのうち前記選択されたワー
ド制御ラインならびに前記接地された一対のワード制御
ラインを除外した残りのワード制御ラインにパス電圧を
印加する段階とを含むことを特徴とする請求項７に記載
のナンド型フラッシュメモリ素子の駆動方法。
【請求項１４】前記選択されたビットラインに接続さ
れた複数のストリングのうち前記選択されたストリング
を除外した残りの非選択のストリングと接続された駆動
トランジスタのゲート電極に全て０ボルトを印加する段
階をさらに含むことを特徴とする請求項７に記載のナン
ド型フラッシュメモリ素子の駆動方法。