KR101604417B1 - 비휘발성 기억 소자 - Google Patents

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Abstract

비휘발성 기억 소자를 제공한다. 이 소자는 서로 이격된 제1 영역 및 제2 영역을 포함하는 기판을 구비한다. 제1 영역의 기판 상에 스트링 라인 그룹이 배치되고, 제2 영역의 기판 상부에 바이어스 배선 그룹이 배치된다. 바이어스 배선 그룹은 스트링 라인 그룹 내 스트링 선택 라인, 워드 라인들 및 접지 선택 라인에 각각 전기적으로 접속된 스트링 선택 바이어스 배선, 셀 바이어스 배선들, 및 접지 선택 바이어스 배선을 포함한다. 바이어스 배선 그룹 내에서 스트링 선택 바이어스 배선은 접지 선택 바이어스 배선 및 셀 바이어스 배선들 사이에 배치된다.

Description

비휘발성 기억 소자{NONVOLATILE MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 비휘발성 기억 소자에 관한 것이다.
반도체 기억 소자들은 휘발성 기억 소자 및 비휘발성 기억 소자로 구분될 수 있다. 휘발성 기억 소자는 전원 공급이 중단되면 저장된 데이터를 잃어버리는 휘발성 특성을 갖는다. 디램 소자(DRAM device) 및 에스램 소자(SRAM device) 등은 휘발성 기억 소자들에 포함될 수 있다. 비휘발성 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 특성을 갖는다. 상변화 기억 소자(PRAM device), 자기 기억 소자(MARM device) 및/또는 플래쉬 기억 소자(flash memory device) 등은 비휘발성 기억 소자들에 포함될 수 있다.
플래쉬 기억 소자는 전기적으로 데이터(data)를 기입하거나 소거할 수 있다. 플래쉬 기억 소자는 노어형 플래쉬 기억 소자(NOR type flash memory devcie) 및 낸드형 플래쉬 기억 소자(NAND type flash memory device)으로 구분될 수 있다. 노어형 플래쉬 기억 소자는 고속 랜덤 억세스(high speed random access)가 가능하여 고속 동작이 요구되는 장치에 널리 사용될 수 있다. 낸드형 플래쉬 기억 소자는 프로그램 및 소거속도가 우수하고 고집적화가 용이하여 대용량의 저장장치로 사용될 수 있다.
반도체 산업이 고도로 발전함에 따라, 비휘발성 기억 소자를 구현하기 위한 패턴들의 선폭 및/또는 간격 등이 점점 미세화되고 있다. 이에 따라, 비휘발성 기억 소자의 신뢰성이 저하되고 있다. 최근에, 반도체 산업 및/또는 전자 산업이 발전함에 따라 비휘발성 기억 소자에 대한 고집적화 뿐만 아니라 우수한 신뢰성에 대한 요구도 증가되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 비휘발성 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 비휘발성 기억 소자를 제공하는 데 있다.
상술된 기술적 과제를 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 서로 이격된 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상에 배치되고, 스트링 선택 라인, 워드 라인들 및 접지 선택 라인을 포함하는 스트링 라인 그룹; 및 상기 제2 영역의 기판 상부에 배치되고, 상기 스트링 라인 그룹 내 스트링 선택 라인, 워드 라인들 및 접지 선택 라인에 각각 전기적으로 접속된 스트링 선택 바이어스 배선, 셀 바이어스 배선들, 및 접지 선택 바이어스 배선을 포함하는 바이어스 배선 그룹을 포함한다. 상기 바이어스 배선 그룹 내에서 상기 스트링 선택 바이어스 배선은 상기 접지 선택 바이어스 배선 및 상기 셀 바이어스 배선들 사이에 배치된다.
일 실시예에 따르면, 상기 바이어스 배선 그룹 내 바이어스 배선들은 상기 기판의 상면으로부터 상기 스트링 라인 그룹 내 라인들에 비하여 높게 위치할 수 있다.
일 실시예에 따르면, 상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 상기 기판의 상면으로부터 동일한 레벨(level)에 위치할 수 있다.
일 실시예에 따르면, 상기 스트링 선택, 셀 및 접지 선택 바이어스 배선들은 상기 기판의 상면에 평행한 제1 방향으로 나란히 연장될 수 있으며, 상기 스트링 선택 라인, 워드 라인들 및 접지 선택 라인도 상기 제1 방향으로 나란히 연장될 수 있다.
일 실시예에 따르면, 상기 스트링 라인 그룹 내에서 상기 워드 라인들은 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 접지 선택 바이어스 배선, 상기 스트링 선택 바이어스 배선 및 상기 셀 바이어스 배선들은 등 간격으로 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 스트링 라인 그룹 내 라인들을 덮고 상기 기판 전면 상에 배치된 적어도 하나의 층간 유전막; 및 상기 제1 영역의 상기 층간 유전막 상에 배치되고, 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 나란히 연장된 비트 라인들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 상기 기판의 상면으로부터 상기 비트 라인들과 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 상기 기판의 상면으로부터 상기 비트 라인들과 서로 다른 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 접지 선택 라인 일 측의 기판 내에 형성된 스트링 소오스 영역; 상기 스트링 소오스 영역에 접속되고, 상기 제1 방향으로 연장된 공통 소오스 라인; 및 상기 스트링 선택 라인 일 측의 기판 내에 형성된 스트링 드레인 영역을 더 포함할 수 있다. 상기 적어도 하나의 층간 유전막은 차례로 적층된 제1 층간 유전막 및 제2 층간 유전막을 포함하고, 상기 제2 층간 유전막은 상기 공통 소오스 라인의 상면을 덮을 수 있으며, 상기 비트 라인은 상기 제2 층간 유전막 상에 배치되고, 상기 비트 라인은 상기 제2 및 제1 층간 유전막들을 연속적으로 관통하는 콘택 플러그에 의하여 상기 스트링 드레인 영역에 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 기판은 상기 제1 영역 및 제2 영역 사이에 개재된 제3 영역을 더 포함할 수 있다. 이 경우에, 상기 스트링 라인 그룹 내 라인들의 각각은 상기 제3 영역 내로 연장된 연장부를 포함할 수 있으며, 상기 바이어스 배선 그룹 내 바이어스 배선들의 각각은 상기 제3 영역 내로 연장된 연장부를 포함할 수 있다. 서로 전기적으로 접속된 라인 및 바이어스 배선의 연장부들은 부분적으로 중첩될 수 있으며, 상기 중첩된 연장부들은 그 사이에 개재된 콘택 플러그에 의하여 서로 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 스트링 라인 그룹은 상기 제1 영역 내에 복수로 제공될 수 있으며, 상기 바이어스 배선 그룹은 상기 제2 영역 내에 복수로 제공될 수 있다. 상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 제1 방향으로 나란히 연장될 수 있으며, 상기 스트링 선택, 워드 및 접지 선택 라인들도 상기 제1 방향으로 나란히 연장될 수 있다. 상기 스트링 라인 그룹들은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 거울 대칭적으로 배열될 수 있으며, 상기 바이어스 배선 그룹들도 상기 제2 방향으로 거울 대칭적으로 배열될 수 있다.
일 실시예에 따르면, 상기 복수의 바이어스 배선 그룹들은 서로 인접한 한 쌍의 바이어스 배선 그룹들을 포함할 수 있다. 상기 한 쌍의 바이어스 배선 그룹들 내에 포함된 한 쌍의 접지 선택 바이어스 배선들은 상기 한 쌍의 바이어스 배선들 내에 포함된 한 쌍의 스트링 선택 바이어스 배선들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 영역의 기판 내에 형성된 깊은 웰 영역(deep well region); 상기 깊은 웰 영역 내에 형성된 포켓 웰 영역(pocket well region; 상기 한 쌍의 접지 선택 바이어스 배선들 사이에 배치되고, 상기 깊은 웰 영역에 전기적으로 접속된 제1 픽업 바이어스 배선(first pickup bias interconnection); 상기 한 쌍의 접지 선택 바이어스 배선들 사이에 배치되고, 상기 포켓 웰 영역에 전기적으로 접속된 제2 픽업 바이어스 배선; 및 상기 한 쌍의 접지 선택 바이어스 배선들 사이에 배치되고, 상기 기판에 전기적으로 접속된 제3 픽업 바이어스 배선을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1, 제2 및 제3 픽업 바이어스 배선들은 상기 한 쌍의 바이어스 배선 그룹들 내 바이어스 배선들과 동일한 레벨에 위치할 수 있으며, 상기 제1, 제2 및 제3 픽업 바이어스 배선들 및 상기 한 쌍의 바이어스 배선 그룹들 내 바이어스 배선들은 등 간격으로 배열될 수 있다.
일 실시예에 따르면, 상기 한 쌍의 바이어스 배선들 내 바이어스 배선들은 등 간격으로 배열될 수 있다.
본 발명의 기술적 사상에 따르면, 상기 바이어스 배선 그룹 내에서 상기 스트링 선택 바이어스 배선은 상기 접지 선택 바이어스 배선 및 셀 바이어스 배선 사이에 개재된다. 이에 따라, 상기 접지 선택 바이어스 배선은 상기 스트링 선택 바이어스 배선을 사이에 두고 상기 셀 바이어스 배선으로부터 이격 되어 있다. 이에 따라, 상기 접지 선택 바이어스 배선 및 상기 셀 바이어스 배선간에 간섭 현상을 최소화하여 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다. 또한, 상기 바이어스 배선들의 선폭 및/또는 이들간의 간격을 스케일링 다운(scaling down)하여 고집적화에 최적화된 비휘발성 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도.
도 2a는 도 1의 I-I' 및 II-II'을 따라 취해진 단면도.
도 2b는 도 1의 III-III'을 따라 취해진 단면도.
도 2c는 도 2a의 셀 트랜지스터를 설명하기 위하여 확대한 단면도.
도 3은 도 1의 구동 트랜지스터 영역 내에 형성되는 구동 트랜지스터를 설명하기 위한 등가회로도.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 1의 I-I' 및 II-II'을 따라 취해진 단면도.
도 4b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 1의 III-III'을 따라 취해진 단면도.
도 5a 및 도 6a는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 I-I' 및 II-II'을 따라 취해진 단면도들.
도 5b 및 도 6b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 III-III'을 따라 취해진 단면도들.
도 7a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예의 형성 방법을 설명하기 위하여 도 1의 I-I' 및 II-II'을 따라 취해진 단면도.
도 7b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예의 형성 방법을 설명하기 위하여 도 1의 III-III'을 따라 취해진 단면도.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도.
도 9는 도 8의 IV-IV' 및 V-V'을 따라 취해진 단면도.
도 10은 본 발명의 기술적 사상에 기초한 비휘발성 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 11은 본 발명의 기술적 사상에 기초한 비휘발성 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 2a는 도 1의 I-I' 및 II-II'을 따라 취해진 단면도이며, 도 2b는 도 1의 III-III'을 따라 취해진 단면도이다. 도 2a에서 참조부호 A 는 도 1의 I-I' 을 따라 취해진 단면도를 나타내고, 참조부호 B는 도 1의 II-II' 을 따라 취해진 단면도이다. 설명의 편의를 위하여 도 2b는 도 1의 III-III'을 따라 취해진 단면도를 확대한 도면이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(100, 이하 기판 이라 함)은 제1 영역(80), 제2 영역(85) 및 제3 영역(90)을 포함할 수 있다. 도 1에 개시된 바와 같이, 상기 제1 영역(80) 및 제2 영역(85)은 서로 이격되고, 상기 제3 영역(90)은 상기 제1 및 제2 영역들(80, 85) 사이에 배치될 수 있다. 상기 제1 영역(80)은 복수의 기억 셀들이 배치되는 셀 어레이 영역들일 수 있다. 상기 제2 영역(85)은 주변회로 영역의 일부분일 수 있다. 예컨대, 상기 제2 영역(85)은 워드 라인들에 연결된 디코더(decoder)들이 배치되는 디코더 영역일 수 있다. 상기 제3 영역(90)은 후술될 상기 제1 영역(80)의 라인들 및 상기 제2 영역(85)의 배선들을 서로 전기적으로 접속시키기 위한 연결 영역일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 제1 영역(80)의 기판(100) 내에 제2 타입의 도펀트로 도핑된 깊은 웰 영역(101, deep well region)이 배치될 수 있다. 상기 깊은 웰 영역(101)은 상기 제3 영역(90) 및 제2 영역(85) 내로 옆으로 연장될 수 있다. 상기 깊은 웰 영역(101) 내에 상기 제1 타입의 도펀트로 도핑된 포켓 웰 영역(102, pocket well region)이 배치될 수 있다. 상기 포켓 웰 영역(102)도 상기 제3 영역(90) 및 제2 영역(85) 내로 옆으로 연장될 수 있다. 상기 제1 타입의 도펀트 및 상기 제2 타입의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하는 p형 도펀트이다. 본 발명의 일 실시예에 따르면, 상기 제1 타입의 도펀트는 p형 도펀트이고, 상기 제2 타입의 도펀트는 n형 도펀트일 수 있다.
상기 기판(100) 내에 소자분리 패턴(103)이 배치될 수 있다. 상기 소자분리 패턴(103)은 상기 제1 영역(80) 내에 스트링 활성 영역들(string active regions)을 정의할 수 있다. 상기 각 스트링 활성 영역은 상기 소자분리 패턴(103)에 의하여 둘러싸인 상기 포켓 웰 영역(102)이 형성된 기판(100)의 일부분일 수 있다. 따라서, 상기 스트링 활성 영역은 상기 제1 타입의 도펀트로 도핑된다. 상기 포켓 웰 영역(102)의 하부면은 상기 소자분리 패턴(103)의 하부면 보다 낮고, 상기 깊은 웰 영역(101)의 하부면은 상기 포켓 웰 영역(102)의 하부면 보다 낮다.
상기 스트링 활성 영역들은 제1 방향으로 서로 이격될 수 있다. 또한, 상기 스트링 활성 영역들은 상기 제1 방향에 수직한(perpendicular) 제2 방향을 따라 나란히 연장된 라인 형태일 수 있다. 상기 제1 및 제2 방향들은 상기 기판(100)의 상면에 평행하다. 상기 제1 방향은 도 1의 x축 방향일 수 있으며, 상기 제2 방향은 도 1의 y축 방향일 수 있다. 도 1에 개시된 절취선 I-I' 및 II-II'과 같이, 도 2a의 단면도들(A, B)은 상기 제2 방향(예컨대, y축 방향)을 따라 취해진 단면도들이며, 도 1에 개시된 절취선 III-III'과 같이 도 2b의 단면도는 상기 제1 방향을 따라 취해진 단면도이다. 즉, 도 2b는 상기 스트링 활성 영역들이 상기 제1 방향으로 서로 이격된 것을 개시하고 있으며, 도 2a의 단면도(A)는 상기 스트링 활성 영역의 길이 방향(즉, 상기 제2 방향, y축 방향)으로 취해진 단면도를 개시하고 있다. 도 1을 참조하면, 스트링 활성 영역들은 비트 라인들(BL)과 각각 실질적으로 완전히 중첩될 수 있으며, 상기 비트 라인들(BL)은 상기 스트링 활성 영역들을 실질적으로 완전히 덮을 수 있다. 이에 따라, 도 1에서 스트링 활성 영역들은 상기 비트 라인들(BL)에 의하여 완전히 가려진 상태이다. 일 실시예에 따르면, 상기 제2 영역(85) 내에 형성된 소자분리 패턴(103)은 구동 트랜지스터들이 형성되는 구동 활성 영역들(미도시함)을 정의할 수 있다.
상기 제1 영역(80)의 기판(100) 상에 복수의 스트링 라인 그룹들이 배치될 수 있다. 상기 복수의 스트링 라인 그룹들의 각각은 하나의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 하나의 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 각 스트링 라인 그룹 내에서 상기 복수의 워드 라인들(WL)은 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이에 배치된다. 상기 복수의 스트링 라인 그룹들은 상기 제2 방향을 따라 배열되고, 또한, 상기 제2 방향으로 거울 대칭적으로 반복적으로 배열될 수 있다.
상기 복수의 스트링 라인 그룹들은 서로 인접한 한쌍의 스트링 라인 그룹들(S1, S2)을 포함할 수 있다. 상기 한쌍의 스트링 라인 그룹들(S1, S2)도 서로 거울 대칭적이다. 예컨대, 제1 스트링 라인 그룹(S1)은 상기 한쌍의 스트링 라인 그룹들(S1, S2) 사이를 지나고 상기 제1 방향으로 연장된 가상의 직선을 기준으로 제2 스트링 라인 그룹(S2)과 대칭적인 구조일 수 있다. 상기 제1 스트링 라인 그룹(S1)의 라인들(SSL, WL, GSL) 중에서 스트링 선택 라인(SSL)이 상기 제2 스트링 라인 그룹(S2)에 가장 가깝게 위치할 수 있으며, 상기 제2 스트링 라인 그룹(S2)의 라인들(SSL, WL, GSL) 중에서 스트링 선택 라인(SSL)이 상기 제1 스트링 라인 그룹(S1)에 가장 가깝게 위치할 수 있다.
상기 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)은 상기 제2 방향으로 나란히 연장된 복수의 상기 스트링 활성 영역들을 가로지른다. 이때, 상기 라인들(SSL, WL, GSL)은 상기 스트링 활성 영역으로부터 절연되어 있다. 예컨대, 게이트 유전막(108)이 상기 스트링 선택 라인(SSL) 및 상기 스트링 활성 영역 사이, 및 상기 접지 선택 라인(GSL) 및 상기 스트링 활성 영역 사이에 개재될 수 있다. 다층막이 상기 워드 라인(WL) 및 스트링 활성 영역 사이에 개재될 수 있다. 상기 워드 라인(WL) 및 스트링 활성 영역 사이의 다층막에 대한 구체적인 설명은 후술한다.
상기 각 스트링 활성 영역 및 상기 각 스트링 라인 그룹(S1 또는 S2)의 중첩된 부분들은 하나의 셀 스트링에 포함된다. 따라서, 상기 제1 영역(100)의 기판(100)에 복수의 셀 스트링들이 상기 제1 방향 및 제2 방향들을 따라 2차원적으로 배열될 수 있다. 상기 각 셀 스트링은 서로 직렬로 연결된 복수의 셀 트랜지스터들, 상기 복수의 셀 트랜지스터들의 일단에 직렬로 연결된 스트링 선택 트랜지스터, 및 상기 복수의 셀 트랜지스터들의 타단에 직렬로 연결된 접지 선택 트랜지스터를 포함할 수 있다. 상기 스트링 선택 라인(SSL)은 상기 스트링 선택 트랜지스터의 게이트를 포함하고, 상기 접지 선택 라인(GSL)은 상기 접지 선택 트랜지스터의 게이트를 포함하며, 상기 워드 라인(WL)은 상기 셀 트랜지스터의 게이트를 포함할 수 있다.
도 2a에 개시된 바와 같이, 상기 접지 선택 라인(GSL) 일측의 스트링 활성 영역 내에 스트링 소오스 영역(110s)이 배치될 수 있으며, 상기 스트링 선택 라인(SSL) 일측의 스트링 활성 영역 내에 스트링 드레인 영역(110d)이 배치될 수 있다. 상기 각 워드 라인(WL)의 양측에 인접한 셀 스트링 활성 영역 내에 셀 소오스/드레인(110c)이 정의될 수 있다. 상기 스트링 소오스 영역(110s) 및 스트링 드레인 영역(110d)은 상기 제2 타입의 도펀트로 도핑된 영역들일 수 있다. 일 실시예에 따르면, 상기 셀 소오스/드레인(110c)도 상기 제2 타입의 도펀트로 도핑된 영역일 수 있다. 이와는 달리, 다른 실시예에 따르면, 상기 셀 소오스/드레인(110c)은 상기 워드 라인에 공급되는 동작 전압에 의하여 생성된 반전층(inversion layer)으로 정의될 수도 있다.
상기 스트링 드레인 영역(110d)은 도 1에 개시된 상기 한쌍의 스트링 라인 그룹들(S1, S2)에 포함된 한쌍의 스트링 선택 라인들(SSL) 사이에 배치될 수 있다. 다시 말해서, 상기 한쌍의 스트링 라인 그룹들(S1, S2)을 포함하는 한쌍의 셀 스트링들은 상기 스트링 드레인 영역(110d)을 공유할 수 있다. 이와 유사하게, 상기 스트링 소오스 영역(110s)은 상기 스트링 소오스 영역(110s)을 사이에 둔 인접한 2개의 셀 스트링들(two cell strings)에 의해 공유될 수 있다.
도 1을 참조하여 설명한 것과 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 상기 제1 방향으로 배열된 복수의 스트링 활성 영역들을 가로지를 수 있다. 따라서, 복수의 스트링 드레인 영역들(110d)이 상기 제1 방향으로 배열된 복수의 스트링 활성 영역들 내에 각각 배치될 수 있으며, 복수의 스트링 소오스 영역들(110s)이 상기 제1 방향으로 배열된 복수의 스트링 활성 영역들 내에 각각 배치될 수 있다.
상술된 셀 트랜지스터를 도 2c에 도시하였다. 도 2c는 도 2a의 셀 트랜지스터를 설명하기 위하여 확대한 단면도이다.
도 2c를 참조하면, 상술된 바와 같이, 워드 라인(WL) 양측에 인접한 스트링 활성 영역 내에 셀 소오스/드레인(110c)이 정의될 수 있다. 전하저장층(106)이 상기 워드 라인(WL) 및 상기 스트링 활성 영역 사이에 개재될 수 있다. 터널 유전막(105)이 상기 전하저장층(106) 및 스트링 활성 영역 사이에 개재되고, 블로킹 유전막(107)이 상기 워드 라인(WL) 및 상기 전하저장층(106) 사이에 개재된다. 일 실시예에 따르면, 상기 전하저장층(106)은 전하를 저장하는 깊은 준위의 트랩들을 갖는 트랩 유전막을 포함할 수 있다. 예컨대, 상기 전하저장층(106)은 실리콘 질화막 및 금속산화막(ex, 하프늄 산화막 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 이와는 다르게, 일 실시예에 따르면, 상기 전하저장층(106)은 4A족 원소(또는 14족 원소)로 형성될 수 있다. 상기 전하저장층(106)이 4A족 원소(또는 14족 원소)로 형성되는 경우에, 상기 전하저장층(106)은 도펀트에 의하여 도핑된 상태이거나, 언도프트(undoped) 상태일 수 있다. 상기 전하저장층(106)이 도핑된 4A족 원소(또는 14족 원소)인 경우에, 상기 전하저장층(106)은 상기 워드 라인(WL) 아래의 스트링 활성 영역과 다른 타입(즉, 상기 제2 타입의 도펀트)로 도핑될 수 있다. 예컨대, 상기 워드 라인(WL) 아래의 스트링 활성 영역은 p형 도펀트로 도핑되고, 상기 전하저장층(106)은 n형 도펀트로 도핑될 수 있다. 이와는 달리, 상기 전하저장층(106)이 도핑된 4A족 원소(또는 14족 원소)인 경우에, 상기 전하저장층(106)은 상기 워드 라인(WL) 아래의 스트링 활성 영역과 동일한 타입(즉, 상기 제1 타입의 도펀트)로 도핑될 수 있다. 예컨대, 상기 워드 라인(WL) 아래의 스트링 활성 영역 및 전하저장층(106)은 p형 도펀트로 도핑될 수 있다.
상기 터널 유전막(105)은 단일막 또는 다층막으로 형성될 수 있다. 예컨대, 상기 터널 유전막(105)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다. 상기 블로킹 유전막(107)은 산화막, 질화막 및 고유전막 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 상기 터널 유전막(105)에 비하여 높은 유전상수를 갖는 유전막인 것이 바람직하다. 예컨대, 상기 고유전막은 하프늄 산화막 및 알루미늄 산화막 등과 같은 금속 산화막을 포함할 수 있다. 상기 블로킹 유전막(107)은 단일막 또는 다층막으로 형성될 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 라인들(SSL, WL, GSL)은 도전물질로 형성된다. 예컨대, 상기 라인들(SSL, WL, GSL)은 도핑된 4A족 원소(또는 도핑된 14족 원소), 금속(ex, 티타늄, 탄탈늄, 텅스텐 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 도전성 금속-4A족(14족) 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 라인들(SSL, WL, GSL)의 각각은 상기 제3 영역(90) 내로 옆으로 연장된 연장부들(SSLe, WLe, GSLe)을 포함할 수 있다. 상기 연장부들(SSLe, WLe, GSLe)은 상기 기판(100)의 상면을 기준으로 상기 라인들(SSL, WL, GSL)과 동일한 레벨(level)에 위치한다. 상기 연장부들(SSLe, WLe, GSLe)은 서로 이격 되어 있다. 일 실시예에 따르면, 상기 연장부들(SSLe, WLe, GSLe)은 상기 제1 방향으로의 길이들이 서로 다를 수 있다. 예컨대, 상기 연장부들(SSLe, WLe, GSLe) 중에서 상기 스트링 선택 라인(SSL)의 연장부(SSLe)의 상기 길이가 가장 길고, 상기 스트링 선택 라인(GSL)의 연장부(GSLe)의 상기 길이가 가장 짧을 수 있다. 상기 스트링 선택 라인(SSL)의 연장부(SSLe)로부터 상기 접지 선택 라인(GSL)의 연장부(GSLe)를 향하여 상기 워드 라인들(WLe)의 연장부들(WLe)의 상기 길이들은 단계적으로 감소될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 연장부들(SSLe, WLe, GSLe)은 다양한 형태로 구현될 수 있다.
도 1에 개시된 바와 같이, 상기 제2 영역(85) 내에 구동 트랜지스터 영역(200)이 배치될 수 있다. 상기 구동 트랜지스터 영역(200) 내에 구동 트랜지스터 페어(driving transistor pair)가 배치될 수 있다. 상기 구동 트랜지스터 페어를 도 3을 참조하여 설명한다.
도 3은 도 1의 구동 트랜지스터 영역 내에 형성되는 구동 트랜지스터를 설명하기 위한 등가회로도이다.
도 1 및 도 3을 참조하면, 상기 구동 트랜지스터 페어(205)는 서로 직렬로 연결된 제1 구동 트랜지스터(DTR1) 및 제2 구동 트랜지스터(DTR2)를 포함한다. 상기 제1 구동 트랜지스터(DTR1)의 제1 소오스/드레인은 상기 제2 구동 트랜지스터(DTR2)의 제1 소오스/드레인과 연결되어 노드(215, node)를 이룬다. 신호 라인(230)이 상기 노드(215)에 연결된다. 상기 제1 및 제2 구동 트랜지스터들(DTR1, DTR2)은 상기 신호 라인(230)을 공유한다. 상기 제1 구동 트랜지스터(DTR1)의 제2 소오스/드레인(210)은 상기 제1 스트링 라인 그룹(S1) 내 라인들(SSL, WL, GSL) 중에서 어느 하나와 전기적으로 접속되고, 상기 제2 구동 트랜지스터(DTR2)의 제2 소오스/드레인(220)은 상기 제2 스트링 라인 그룹(S2) 내 라인들(SSL, WL, GSL) 중에서 어느 하나와 전기적으로 접속된다. 이때, 상기 제1 및 제2 구동 트랜지스터들(DTR1, DTR2)에 전기적으로 접속된 상기 제1 및 제2 스트링 라인 그룹들(S1, S2)내 한 쌍의 라인들은 동일한 기능을 수행한다. 다시 말해서, 상기 제1 및 제2 구동 트랜지스터들(DTR1, DTR2)은 상기 신호 라인(230)을 공유함으로써, 상기 제1 및 제2 구동 트랜지스터들(DTR1, DTR2)에 전기적으로 접속된 상기 라인들은 서로 동일한 동작을 수행하는 것이 바람직하다. 예컨대, 상기 제1 구동 트랜지스터(DTR1)의 제2 소오스/드레인(210)이 상기 제1 스트링 라인 그룹(S1) 내 스트링 선택 라인(SSL)에 전기적으로 접속되는 경우에, 상기 제2 구동 트랜지스터(DTR2)의 제2 소오스/드레인(220)은 상기 제2 스트링 라인 그룹(S2) 내 스트링 선택 라인(SSL)에 전기적으로 접속된다.
상기 제1 스트링 라인 그룹(S1)을 포함하는 셀 스트링이 동작하는 경우에, 상기 제2 구동 트랜지스터(DTR2)의 게이트에 턴오프(turn-off) 전압이 인가되고 상기 제1 구동 트랜지스터(DTR1)의 게이트에 턴온 전압이 인가되어 상기 신호 라인(230)의 동작 바이어스가 상기 제1 스트링 라인 그룹(S1)내 라인으로 제공될 수 있다. 이와는 달리, 상기 제2 스트링 라인 그룹(S2)을 포함하는 셀 스트링이 동작하는 경우에, 상기 제1 구동 트랜지스터(DTR1)의 게이트에 턴오프 전압이 인가되고 상기 제2 구동 트랜지스터(DTR2)의 게이트에 턴온 전압이 인가되어 상기 신호 라인(230)의 동작 바이어스가 상기 제2 스트링 라인 그룹(S2) 내 라인으로 제공될 수 있다. 상기 제1 및 제2 구동 트랜지스터들(DTR1, DTR2)은 전원 전압에 비하여 높은 전압을 제어하는 고전압 트랜지스터들인 것이 바람직하다. 상기 제1 및 제2 구동 트랜지스터들(DTR1, DTR2)은 상기 라인들(SSL, WL, GSL)과 동일한 레벨에 위치할 수 있다.
상기 구동 트랜지스터 페어(205)는 상기 구동 트랜지스터 영역(200) 내에 복수로 제공될 수 있다. 상기 구동 트랜지스터 영역(200) 내에 구동 트랜지스터 페어들(205)의 개수는 상기 제1 스트링 라인 그룹(S1) 내 라인들(SSL, WL, GSL)의 개수와 동일할 수 있다. 다시 말해서, 상기 복수의 구동 트랜지스터 페어들(205)의 제1 구동 트랜지스터들(DTR1)은 상기 제1 스트링 라인 그룹(S1) 내 라인들(SSL, WL, GSL)에 각각 전기적으로 접속되고, 상기 복수의 구동 트랜지스터 페어들(205)의 제2 구동 트랜지스터들(DTR2)은 상기 제2 스트링 라인 그룹(S2) 내 라인들(SSL, WL, GSL)에 각각 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 복수의 구동 트랜지스터 페어들(205)은 상기 구동 트랜지스터 영역(200) 내에서 상기 제1 방향으로 배열될 수 있다. 상술된 바와 같이, 상기 한쌍의 스트링 라인 그룹들(S1, S2)은 상기 제1 영역(80) 내에 복수로 제공될 수 있다. 이에 대응하여, 상기 상기 구동 트랜지스터 영역(200)도 상기 제2 영역(85) 내에 복수로 제공될 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 기판(100) 전면 상에 적어도 하나의 층간 유전막(115, 120)이 배치될 수 있다. 상기 제1 영역(80) 내 상기 적어도 하나의 층간 유전막(115, 120)은 상기 스트링 라인 그룹들(S1, S2) 및 연장부들(SSLe, WLe, GSLe)을 덮는다. 즉, 상기 적어도 하나의 층간 유전막(115, 120)은 상기 스트링 라인 그룹들(S1, S2) 및 연장부들(SSLe, WLe, GSLe) 상에 배치될 수 있다. 상기 제2 영역(85) 내 상기 적어도 하나의 층간 유전막(115, 120)은 상기 구동 트랜지스터 영역(200) 내 구동 트랜지스터들 상에 배치될 수 있다.
예를 들면, 상기 기판(100) 전면 상에 제1 층간 유전막(115)이 배치될 수 있다. 상기 제1 영역(80) 내의 제1 층간 유전막(115) 내에 공통 소오스 라인(CSL)이 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 스트링 소오스 영역(110s)에 전기적으로 접속되는 것이 바람직하다. 상기 공통 소오스 라인(CSL)은 상기 접지 선택 라인(GSL) 일측에 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 제1 방향으로 연장될 수 있다. 즉, 상기 공통 소오스 라인(CSL)은 상기 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)과 평행하게 연장될 수 있다. 이에 따라, 상기 공통 소오스 라인(CSL)은 상기 제1 방향을 따라 배열된 복수의 스트링 소오스 영역들(110s)과 전기적으로 접속될 수 있다. 상기 공통 소오스 라인(CSL)의 상면은 상기 제1 층간 유전막(115)의 상면과 공면(coplanar)을 이룰 수 있다. 제2 층간 유전막(120)이 상기 제1 층간 유전막(115) 및 공통 소오스 라인(CSL) 상에 배치될 수 있다. 상기 제1 층간 유전막(115)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다. 상기 제2 층간 유전막(120)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
상기 제2 영역(85)의 제2 층간 유전막(120) 상에 복수의 바이어스 배선 그룹들이 배치될 수 있다. 상기 복수의 바이어스 배선들은 상기 제2 방향으로 배열될 수 있다. 상기 복수의 바이어스 배선 그룹들은 서로 인접한 한쌍의 바이어스 배선 그룹들(K1, K2)을 포함할 수 있다. 상기 한쌍의 바이어스 배선 그룹들의 제1 바이어스 배선 그룹(K1)은 상기 제1 스트링 라인 그룹(S1) 내 라인들(SSL, WL, GSL)에 각각 전기적으로 접속된 바이어스 배선들(150S, 150C, 150G)을 포함하고, 제2 바이어스 배선 그룹(K2)은 상기 제2 스트링 라인 그룹(S2) 내 라인들(SSL, WL, GSL)에 각각 전기적으로 접속된 바이어스 배선들(150S, 150C, 150G)을 포함한다. 상기 스트링 선택 라인(SSL)에 전기적으로 접속된 바이어스 배선(150S)을 스트링 선택 바이어스 배선(150S)이라 정의하고, 상기 접지 선택 라인(GSL)에 전기적으로 접속된 바이어스 배선(150G)을 접지 선택 바이어스 배선(150G)이라 정의하며, 상기 워드 라인(WL)에 전기적으로 접속된 바이어스 배선(150C)을 셀 바이어스 배선(150C)이라 정의한다.
상기 각 바이어스 배선 그룹(K1 또는 K2)는 하나의 접지 선택 바이어스 배선(150G), 하나의 스트링 선택 바이어스 배선(150S) 및 복수의 셀 바이어스 배선들(150C)을 포함할 수 있다. 상기 제1 바이어스 배선 그룹(K1) 내 바이어스 배선들(150G, 150S, 150C)은 상기 구동 트랜지스터 영역(200) 내 제1 구동 트랜지스터들(도 3의 DTR1)의 제2 소오스/드레인들(도 3의 210)에 각각 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 바이어스 배선 그룹(K2) 내 바이어스 배선들(150G, 150S, 150C)은 상기 구동 트랜지스터 영역(200) 내 제2 구동 트랜지스터들(도 3의 DTR2)의 제2 소오스/드레인들(도 3의 220)에 각각 전기적으로 접속된다. 즉, 상기 바이어스 배선들(150G, 150S, 150C)은 상기 구동 트랜지스터들과 상기 접지 선택, 스트링 선택 및 워드 라인들(GSL, SSL, WL)을 서로 전기적으로 접속시킨다. 일 실시예에 따르면, 도 3의 신호 라인(230)은 상기 바이어스 배선들(150G, 150S, 150C)에 비하여 높게 형성될 수 있다.
도 1에 개시된 바와 같이, 상기 바이어스 배선들(150G, 150S, 150C)은 상기 제1 방향으로 나란히 연장될 수 있다. 도 2a에 개시된 바와 같이, 상기 바이어스 배선들(150G, 150S, 150C)은 상기 기판(100)의 상면으로부터 실질적으로 동일한 레벨(level)에 위치할 수 있다. 상기 바이어스 배선들(150G, 150S, 150C)은 상기 스트링 라인 그룹들(S1, S2)내 라인들(SSL, WL, GSL)에 비하여 높게 배치되는 것이 바람직하다.
상기 제1 바이어스 배선 그룹(K1) 내에서 상기 스트링 선택 바이어스 배선(150S)은 상기 접지 선택 바이어스 배선(150G)과 셀 바이어스 배선(150C) 사이에 배치된다. 다시 말해서, 상기 접지 선택 바이어스 배선(150G)은 상기 스트링 선택 바이어스 배선(150S)을 사이에 두고 상기 셀 바이어스 배선들(150C)로부터 이격되어 있다. 이에 따라, 상기 접지 선택 바이어스 배선(150G) 및 상기 셀 바이어스 배선들(150C)간의 간섭 현상을 최소화할 수 있다.
상기 제2 바이어스 배선 그룹(K2) 내 바이어스 배선들(150G, 150S, 150C)은 상기 제2 방향으로 상기 제1 바이어스 배선 그룹(K1) 내 바이어스 배선들(150G, 150S, 150C)과 거울 대칭적으로 배치될 수 있다. 다시 말해서, 상기 제1 및 제2 바이어스 배선 그룹들(K1, K2) 사이를 지나고 상기 제1 방향으로 연장된 가상의 직선을 기준으로 하여, 상기 제1 바이어스 배선 그룹(K1) 및 상기 제2 바이어스 배선 그룹(K2)은 서로 대칭적인 구조일 수 있다. 일 실시예에 따르면, 상기 제1 바이어스 배선 그룹(K1)내 바이어스 배선들(150G, 150S, 150C) 중에서 접지 선택 바이어스 배선(150G)이 상기 제2 바이어스 배선 그룹(K2)에 가장 가깝게 배치될 수 있다. 이와 마찬가지로, 상기 제2 바이어스 배선 그룹(K2)내 바이어스 배선들(150G, 150S, 150C) 중에서 접지 선택 바이어스 배선(150G)이 상기 제1 바이어스 배선 그룹(K1)에 가장 가깝게 배치될 수 있다. 따라서, 서로 인접한 한쌍의 바이어스 배선 그룹들(K1, K2) 내에 각각 포함된 한쌍의 접지 선택 바이어스 배선들(150G)은 상기 한쌍의 바이어스 배선 그룹들(K1, K2)내에 각각 포함된 한쌍의 스트링 선택 바이어스 배선들(150S) 사이에 배치될 수 있다.
도 1에 개시된 바와 같이, 본 발명의 일 실시예에 따르면, 상기 한쌍의 접지 선택 바이어스 배선들(150G) 사이에 픽업 바이어스 배선들(151, 152, 153)이 배치될 수 있다. 도 2a에 개시된 바와 같이, 상기 픽업 바이어스 배선들(151, 152, 153)은 상기 기판(100)의 상면으로부터 상기 바이어스 배선 그룹들(K1, K2)의 바이어스 배선들(150G, 150S, 150C)과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 픽업 바이어스 배선(151)은 상기 제2 타입의 도펀트로 도핑된 깊은 웰 영역(101)에 전기적으로 접속될 수 있으며, 제2 픽업 바이어스 배선(151)은 상기 제1 타입의 도펀트로 도핑된 기판(100)에 전기적으로 접속될 수 있다. 제3 픽업 바이어스 배선(153)은 상기 제1 타입의 도펀트로 도핑된 포켓 웰 영역(102)에 전기적으로 접속될 수 있다. 상기 제1, 제2 및 제3 픽업 바이어스 배선들(151, 152, 153)은 상기 제2 및 제1 층간 유전막들(120, 115)을 관통하는 픽업 콘택 플러그들을 통하여 상기 깊은 웰 영역(101), 기판(100) 및 포켓 웰 영역(102)에 각각 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 픽업 바이어스 배선들(151, 152, 153) 및 상기 바이어스 배선 그룹들(K1, K2)내 바이어스 배선들(150G, 150S, 150C)은 등 간격으로 배열될 수 있다.
상기 바이어스 배선 그룹들(K1, K2)내 바이어스 배선들(150G, 150S, 150C)은 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄, 구리 등) 및/또는 도전성 금속질화물(ex, 질화티타늄, 질화 탄탈늄 등) 등을 포함할 수 있다. 상기 픽업 바이어스 배선들(151, 152, 153)이 상기 바이어스 배선 그룹들(K1, K2)내 바이어스 배선들(150G, 150S, 150C)과 동일한 레벨에 위치하는 경우에, 상기 픽업 바이어스 배선들(151, 152, 153)은 상기 바이어스 배선 그룹들(K1, K2)내 바이어스 배선들(150G, 150S, 150C)과 동일한 도전물질로 형성될 수 있다.
상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들(150G, 150S, 150C)은 각각 상기 제3 영역(90) 내로 옆으로 연장된 연장부들(150Ge, 150Se, 150Ce)을 포함할 수 있다. 일 실시예에 따르면, 상기 연장부들(150Ge, 150Se, 150Ce) 중에서 상기 접지 선택 바이어스 배선(150G)의 연장부(150Ge)가 가장 길고, 상기 스트링 선택 바이어스 배선(150S)의 연장부(150Se)가 가장 짧을 수 있다. 상기 각 바이어스 배선 그룹(K1 또는 K2) 내에서 상기 스트링 선택 바이어스 배선(150S)의 연장부(150Se)로부터 멀어질수록 상기 셀 바이어스 배선들(150C)의 연장부들(150Ce)의 길이는 단계적으로 감소될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 바이어스 배선들(150G, 150S, 150C)의 연장부들(150Ge, 150Se, 150Ce)은 다양한 형태로 구현될 수 있다.
상기 바이어스 배선들(150G, 150S, 150C)의 연장부들은 각각 이에 대응되는 접지 선택, 스트링 선택 및 워드 라인들(GSL, SSL, WL)의 연장부들(GSLe, SSLe, WLe)과 부분적으로 중첩될 수 있다. 상기 각 중첩된 영역 내에 콘택 플러그(125)가 배치되어, 상기 각 바이어스 배선들(150G, 150S 또는 150C)은 상기 각 라인들(GSL, SSL 또는 WL)에 전기적으로 접속될 수 있다. 예컨대, 도 2b에 개시된 바와 같이, 서로 중첩된 상기 접지 선택 바이어스 배선의 연장부(150Ge) 및 접지 선택 라인의 연장부(GSLe) 사이에 상기 제2 및 제1 층간 유전막들(120, 115)을 관통하는 콘택 플러그(125)가 배치될 수 있다. 상기 콘택 플러그(125)의 하부면은 상기 접지 선택 라인의 연장부(GSLe)에 접촉될 수 있으며, 상기 콘택 플러그(125)의 상부면은 상기 접지 선택 바이어스 배선의 연장부(150Ge)에 접촉될 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 제1 영역(80)의 제2 층간 유전막(120) 상에 비트 라인들(BL)이 배치될 수 있다. 도 1에 개시된 바와 같이, 상기 비트 라인들(BL)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 비트 라인들(BL)은 상기 스트링 선택, 워드 및 접지 선택 라인들(SSL, WL, GSL)의 상부를 가로지를 수 있다. 도 2a에 개시된 바와 같이, 상기 각 비트 라인(BL)은 상기 제2 및 제2 층간 유전막들(120, 115)을 관통하는 비트라인 콘택 플러그(123)을 통하여 상기 스트링 드레인 영역(110d)과 전기적으로 접속될 수 있다. 상기 비트 라인들(BL)은 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄, 구리 등) 및/또는 도전성 금속질화물(ex, 질화티타늄, 질화 탄탈늄 등) 등을 포함할 수 있다.
일 실시예에 따르면, 상기 바이어스 배선 그룹들(K1, K2)내 바이어스 배선들(150G, 150S, 150C)은 상기 기판(100)의 상면으로부터 상기 비트 라인들(BL)과 실질적으로 동일한 레벨에 위치할 수 있다. 이 경우에, 상기 비트 라인들(BL)은 상기 바이어스 배선들(150G, 150S, 150C)과 동일한 도전물질로 형성될 수 있다.
상술된 실시예에 따른 비휘발성 기억 소자에 따르면, 상기 접지 선택 바이어스 배선(150G)은 상기 스트링 선택 바이어스 배선(150S)을 사이에 두고 상기 셀 바이어스 배선(150C)으로부터 이격되어 있다. 이에 따라, 상기 접지 선택 바이어스 배선(150G) 및 상기 셀 바이어스 배선(150C)간에 간섭 현상을 최소화하여 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다.
상기 비휘발성 기억 소자의 동작시에, 상기 접지 선택 바이어스 배선(150G)으로 공급되는 제1 동작 바이어스 및 상기 셀 바이어스 배선(150C)에 공급되는 바이어스의 제2 동작 바이어스간의 전압차가 클 수 있다. 예컨대, 상기 비휘발성 기억 소자의 프로그램 동작시에, 상기 접지 선택 바이어스 배선(150G)에 접지 전압이 인가될 수 있으며, 상기 셀 바이어스 배선(150C)에 고전압의 프로그램 전압(예컨대, 약 15 V 내지 약 25 V)이 인가될 수 있다. 상술한 바와 같이, 본 발명의 기술적 사상에 따르면, 상기 접지 선택 바이어스 배선(150G)이 상기 스트링 선택 바이어스 배선(150S)을 사이에 두고 상기 셀 바이어스 배선(150C)으로부터 이격됨으로써, 상기 접지 선택 바이어스 배선(150G) 및 셀 바이어스 배선(150C)간의 간섭 현상을 최소화시킬 수 있다.
만약, 접지 선택 바이어스 배선이 셀 바이어스 배선에 가깝게 배치되는 경우에, 높은 전압차로 인하여 셀 바이어스 배선에 공급되는 동작 전압이 작아지거나, 접지 선택 바이어스 배선 및 셀 바이어스 배선 간에 브레이크 다운(break down)이 발생될 수 있다. 이로써, 프로그램 오동작 등이 발생되어 비휘발성 기억 소자의 신뢰성이 저하될 수 있다. 특히, 고집적화에 의하여 배선들간의 간격이 감소함에 따라 비휘발성 기억 소자의 신뢰성은 더욱 열화될 수 있다.
하지만, 상술된 본 발명의 기술적 사상에 따르면, 상기 스트링 선택 바이어스 배선(150S)이 상기 접지 선택 바이어스 배선(150G) 및 상기 셀 바이어스 배선들(150C) 사이에 개재됨으로써, 상기 접지 선택 바이어스 배선(150G) 및 셀 바이어스 배선들(150C)간의 간섭 현상을 최소화하여 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다. 또한, 상기 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)의 선폭 및/또는 이들(150G, 150S, 150C, 151, 152, 153)간의 간격을 스케일링 다운(scaling down)하여 고집적화에 최적화된 비휘발성 기억 소자를 구현할 수 있다.
상기 프로그램 동작 시에, 상기 스트링 선택 바이어스 배선(150S)에는 스트링 선택 트랜지스터를 턴온 시키기 위한 턴온 전압이 인가될 수 있다. 이에 따라, 상기 스트링 선택 바이어스 배선(150S) 및 셀 바이어스 배선(150C)간의 전압차는 감소될 수 있다. 또한, 상기 셀 바이어스 배선들(150C) 중에서 비 선택된 셀 바이어스 배선들(150C)에도 비 선택된 셀 트랜지스터들을 턴온 시키기 위한 턴온 전압이 인가될 수 있다. 이에 따라, 셀 바이어스 배선들(150C)간의 전압차도 감소될 수 있다.
한편, 상술된 실시예에 따르면, 상기 바이어스 배선 그룹들(K1, K2)내 바이어스 배선들(150G, 150S, 150C)은 상기 비트 라인들(BL)과 동일한 레벨에 위치할 수 있다. 이와는 다르게, 상기 비트 라인들(BL)과 상기 바이어스 배선들(150G, 150S, 150C)은 서로 다른 레벨에 위치할 수도 있다. 이를 도면을 참조하여 설명한다.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 1의 I-I' 및 II-II'을 따라 취해진 단면도이고, 도 4b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 1의 III-III'을 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 제3 층간 유전막(130)이 비트 라인들(BL) 및 제2 층간 유전막(120) 상에 배치될 수 있다. 이때, 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)은 상기 제3 층간 유전막(130) 상에 배치될 수 있다. 다시 말해서, 상기 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)은 기판(100)의 상면을 기준으로 상기 비트 라인들(BL) 보다 높게 배치될 수 있다.
이 경우에, 도 4b에 도시된 바와 같이, 상기 접지 선택 바이어스 배선의 연장부(150Ge)와 접지 선택 라인의 연장부(GSLe) 사이에 적층된 제1 및 제2 콘택 플러그들(125, 135)이 개재될 수 있다. 상기 제1 콘택 플러그(125)는 제2 및 제1 층간 유전막들(120, 115)을 관통하여 상기 접지 선택 라인의 연장부(GSLe)에 접촉될 수 있으며, 상기 제2 콘택 플러그(135)는 상기 제3 층간 유전막(130)을 관통하여 상기 제1 콘택 플러그(125) 상에 배치될 수 있다. 상기 제2 콘택 플러그(135)의 상부면이 상기 접지 선택 바이어스 배선의 연장부(150Ge)이 접촉될 수 있다. 상기 제2 콘택 플러그(135)의 하부면은 상기 제1 콘택 플러그(125)의 상면 보다 좁을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 제1 콘택 플러그(125)가 생략되고, 상기 제2 콘택 플러그(135)가 상기 제3, 제2 및 제1 층간 유전막들(130, 120, 115)을 연속적으로 관통할 수도 있다.
본 변형예에 따르면, 상기 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)이 상기 비트 라인들(BL)에 비하여 높게 배치될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 일 실시예에 따르면, 상기 비트 라인들(BL)이 상기 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)에 비하여 높게 배치될 수 있다. 이 경우에, 상기 비트 라인들(BL)이 상기 제3 층간 유전막(130) 상에 배치될 수 있으며, 상기 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)이 상기 제3 층간 유전막(130) 및 제2 층간 유전막(120) 사이에 배치될 수 있다. 이 경우에, 상기 비트 라인(BL) 및 스트링 드레인 영역(110d) 사이에는 도 4b에 도시된 상기 연장부들(150Ge, GSLe) 사이의 2층 구조의 콘택 구조체가 적용될 수 있다.
다음으로, 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 5a 및 도 6a는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 I-I' 및 II-II'을 따라 취해진 단면도들이고, 도 5b 및 도 6b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 III-III'을 따라 취해진 단면도들이다.
도 1, 도 5a 및 도 5b를 참조하면, 제1 타입의 도펀트로 도핑된 기판(100)내에 제2 타입의 도펀트를 제공하여 깊은 웰 영역(101)을 형성할 수 있다. 이어서, 상기 깊은 웰 영역(101) 내에 상기 제1 타입의 도펀트를 제공하여 포켓 웰 영역(102)을 형성할 수 있다. 상기 기판(100)에 소자분리 패턴(103)을 형성하여 제1 영역(80) 내에 스트링 활성 영역들을 정의할 수 있다. 일 실시예에 따르면, 상기 깊은 웰 영역(101) 및 포켓 웰 영역(102)을 형성한 후에, 상기 소자분리 패턴(103)을 형성할 수 있다. 이와는 다르게, 상기 소자분리 패턴(103)을 형성한 후에, 상기 깊은 웰 영역(101) 및 포켓 웰 영역(102)을 형성할 수도 있다.
상기 제1 영역(80)의 기판(100) 상에 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 형성할 수 있다. 상기 접지 선택, 워드 및 스트링 선택 라인(GSL, WL, SSL)을 마스크로 사용하여 상기 제2 타입의 도펀트를 주입하여 스트링 소오스 영역(110s), 스트링 드레인 영역(110d) 및 셀 소오스/드레인(110c)을 형성할 수 있다.
일 실시예에 따르면, 상기 제2 타입의 도펀트를 주입하기 전에, 상기 워드라인들(WL)을 덮는 이온 주입 마스크 패턴(미도시함)을 형성할 수 있다. 이때, 상기 스트링 소오스 및 드레인 영역들(110s, 110d)이 형성되는 영역들은 상기 이온 주입 마스크 패턴에 의하여 덮혀지지 않는 것이 바람직하다. 상기 이온 주입 마스크 패턴을 마스크로 사용하여 상기 제2 타입의 도펀트를 주입함으로써, 상기 스트링 소오스 및/드레인 영역들(110s, 110d)을 형성할 수 있다. 이 경우에, 상기 셀 소오스/드레인(110c)이 정의되는 영역에는 상기 제2 타입의 도펀트가 주입되지 않는다. 이 경우에, 상기 셀 소오스/드레인(110c)은 상기 워드 라인들(WL)에 공급되는 동작 전압에 의하여 생성되는 반전층으로 정의될 수 있다. 이어서, 상기 기판(100) 전면 상에 제1 층간 유전막(115)을 형성할 수 있다. 미도시하였지만, 상기 제1 층간 유전막(115)을 형성하기 전에, 제2 영역(85) 내에 도 3을 참조하여 설명한 구동 트랜지스터들을 형성할 수 있다. 상기 구동 트랜지스터들의 게이트들은 상기 접지 선택, 워드 및 스트링 선택 라인들(GSL, WL, GSL)과 동시에 형성될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 제1 영역(80)의 제1 층간 유전막(115)을 관통하여 상기 스트링 소오스 영역(110s)과 전기적으로 접속되는 공통 소오스 라인(CSL)을 형성할 수 있다. 이어서, 상기 기판(100) 전면 상에 제2 층간 유전막(120)을 형성할 수 있다. 상기 제2 층간 유전막(120)은 상기 공통 소오스 라인(CSL)을 덮는다.
제1 영역(80)내의 상기 제2 및 제1 층간 유전막들(120, 115)을 연속적으로 관통하여 상기 스트링 드레인 영역(110d)과 접속된 비트라인 콘택 플러그(123)를 형성할 수 있다. 제3 영역(90)내의 상기 제2 및 제1 층간 유전막들(120, 115)을 연속적으로 관통하여 상기 접지 선택, 워드 및 스트링 선택 라인들(GSL, WL, SSL)의 연장부들(GSLe, WLe, SSL)에 각각 접촉되는 콘택 플러그들(125)을 형성할 수 있다. 상기 콘택 플러그(125) 및 상기 비트라인 콘택 플러그(123)는 동시에 형성될 수 있다. 상기 콘택 플러그(125) 및 비트라인 콘택 플러그(123)는 도핑된 4A족(14족) 원소, 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐 등) 및 금속-4A족(14족) 원소 화합물(ex, 텅스텐 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
이어서, 도 1, 도 2a 및 도 2b를 참조하여 설명한 비트 라인들(BL) 및 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)을 형성할 수 있다. 비트 라인들(BL) 및 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)은 동시에 형성될 수 있다. 이에 따라, 도 1, 도 2a 및 도 2b를 참조하여 설명한 비휘발성 기억 소자를 구현할 수 있다.
한편, 도 4a 및 도 4b를 참조하여 설명한 비휘발성 기억 소자의 형성 방법을 도면을 참조하여 설명한다. 이 방법은 도 5a, 도 5b, 도 6a 및 도 6b를 참조하여 설명한 방법들을 포함할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예의 형성 방법을 설명하기 위하여 도 1의 I-I' 및 II-II'을 따라 취해진 단면도이고, 도 7b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예의 형성 방법을 설명하기 위하여 도 1의 III-III'을 따라 취해진 단면도이다.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하면, 비트라인(BL)을 형성한다. 이때, 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)은 형성하지 않을 수 있다. 이어서, 상기 기판(100) 전면 상에 제3 층간 유전막(130)을 형성할 수 있다. 상기 제3 영역(90)의 제3 층간 유전막(130)을 관통하는 제2 콘택 플러그(135)를 형성할 수 있다. 상기 제2 콘택 플러그(135)는 콘택 플러그(125) 상에 형성될 수 있다. 일 실시예에 따르면, 상기 콘택 플러그(125)의 형성은 생략될 수 있다. 이 경우에, 상기 제2 콘택 플러그(135)가 상기 제3, 제2 및 제1 층간 유전막들(130, 120, 115)을 연속적으로 관통하도록 형성할 수 있다.
이어서, 상기 제2 영역(85)의 제3 층간 유전막(130) 상에 도 4a 및 도 4b에 개시된 바이어스 배선들(150G, 150S, 150C, 151, 152, 153)을 형성할 수 있다. 이로써, 도 4a 및 도 4b를 참조하여 설명한 비휘발성 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서, 상술된 제1 실시예와 동일한 구성요소들은 동일한 참조부호를 사용한다. 또한, 설명의 중복을 피하기 위하여 상술된 제1 실시예와 동일한 설명은 생략한다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 9는 도 8의 IV-IV' 및 V-V'을 따라 취해진 단면도이다. 도 9에서 참조부호 C는 도 8의 IV-IV'을 따라 취해진 단면도를 나타내고, 참조부호 D는 도 8의 V-V'을 따라 취해진 단면도를 나타낸다.
도 8 및 도 9를 참조하면, 기판(100)은 제1 영역(80), 제2 영역(85) 및 제3 영역(90)과 더불어 제4 영역(95)을 포함할 수 있다. 상기 제4 영역(95)은 주변회로 영역의 일부분일 수 있다. 상기 제4 영역(95)은 상기 제3 영역(90)의 반대편인 상기 제1 영역(80)의 일측에 배치될 수 있다. 상기 제1 영역(80)은 상기 제4 영역(95) 및 제3 영역(90) 사이에 배치될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제4 영역(95)은 상기 제1 영역(80)에 인접하고 상기 제2 영역(85)과 중첩되지 않는 위치에 배치될 수 있다.
픽업 바이어스 배선들(151a, 152a, 153a)이 상기 제4 영역(95) 내에 배치될 수 있다. 깊은 웰 영역(101) 및 포켓 웰 영역(102)은 상기 제4 영역(95)내로 연장될 수 있다. 제1, 제2 및 제3 픽업 바이어스 배선들(151a, 152a, 153a)은 상기 제4 영역(95)내 제2 층간 유전막(120) 상에 배치될 수 있다. 상기 제1 픽업 바이어스 배선(151a)은 깊은 웰 영역(101)에 전기적으로 접속되고, 상기 제2 픽업 바이어스 배선(152a)은 기판(100)에 전기적으로 접속되며, 상기 제3 픽업 바이어스 배선(153a)은 포켓 웰 영역(102)에 전기적으로 접속될 수 있다. 도 9에 도시된 바와 같이, 상기 제1, 제2 및 제3 픽업 바이어스 배선들(151a, 152a, 153a)은 상기 기판(100)으로부터 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1, 제2 및 제3 픽업 바이어스 배선들(151a, 152a, 153a)은 서로 다른 높이에 위치할 수도 있다.
상기 제2 영역(85) 내에서, 서로 인접한 한쌍의 바이어스 배선 그룹들(K1, K2)에 각각 포함된 한쌍의 접지 선택 바이어스 배선들(GSL) 사이에는 다른 배선들이 배치되지 않을 수 있다. 예컨대, 상기 픽업 바이어스 배선들(151a, 152a, 153a)이 상기 제4 영역(95) 내에 배치됨으로써, 상기 한쌍의 접지 선택 바이어스 배선들(GSL) 사이에는 다른 배선들이 배치되지 않을 수 있다. 즉, 제1 바이어스 배선 그룹(K1)내 접지 선택 바이어스 배선(150G) 양측에 가장 가깝게 배치된 바이어스 배선들은 상기 제1 바이어스 배선 그룹(K1)내 스트링 선택 바이어스 배선(150S) 및 상기 제2 바이어스 배선 그룹(K2)내 접지 선택 바이어스 배선(150G)일 수 있다.
일 실시예에 따르면, 상기 제2 영역(85) 내에서 상기 제1 및 제2 바이어스 배선 그룹들(K1, K2) 내 바이어스 배선들(150G, 150S, 150C)은 등 간격으로 배치될 수 있다.
도 9에 도시된 바와 같이, 상기 픽업 바이어스 배선들(151a, 152a, 153a)은 상기 바이어스 배선 그룹들(K1, K2) 내 바이어스 배선들(150G, 150S, 150C)과 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 픽업 바이어스 배선들(151a, 152a, 153a)은 상기 바이어스 배선 그룹들(K1, K2) 내 바이어스 배선들(150G, 150S, 150C)과 다른 레벨에 위치할 수 있다.
상술된 제1 실시예와 같이, 본 실시예에 따른 상기 바이어스 배선 그룹들(K1, K2) 내 바이어스 배선들(150G, 150S, 150C)은 비트 라인들(BL)과 동일한 레벨에 위치하거나, 비트 라인들(BL)과 다른 레벨에 위치할 수 있다.
상술된 실시예들에서 개시된 비휘발성 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 비휘발성 기억 소자가 실장된 패키지는 상기 비휘발성 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 10은 본 발명의 기술적 사상에 기초한 비휘발성 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 따른 비휘발성 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 11은 본 발명의 기술적 사상에 기초한 비휘발성 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 이격된 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 기판 상에 배치되고, 스트링 선택 라인, 워드 라인들 및 접지 선택 라인을 포함하는 스트링 라인 그룹; 및
    상기 제2 영역의 기판 상부에 배치되고, 상기 스트링 라인 그룹 내 상기 스트링 선택 라인, 상기 워드 라인들 및 상기 접지 선택 라인에 각각 전기적으로 접속된 스트링 선택 바이어스 배선, 셀 바이어스 배선들, 및 접지 선택 바이어스 배선을 포함하는 바이어스 배선 그룹을 포함하되,
    상기 바이어스 배선 그룹 내에서 상기 스트링 선택 바이어스 배선은 상기 접지 선택 바이어스 배선 및 상기 셀 바이어스 배선들 사이에 배치된 비휘발성 기억 소자.
  2. 청구항 1항에 있어서,
    상기 바이어스 배선 그룹 내 바이어스 배선들은 상기 기판의 상면으로부터 상기 스트링 라인 그룹 내 라인들에 비하여 높게 위치한 비휘발성 기억 소자.
  3. 청구항 1항에 있어서,
    상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 상기 기판의 상면으로부터 동일한 레벨(level)에 위치한 비휘발성 기억 소자.
  4. 청구항 1항에 있어서,
    상기 스트링 선택, 셀 및 접지 선택 바이어스 배선들은 상기 기판의 상면에 평행한 제1 방향으로 나란히 연장되고,
    상기 스트링 선택 라인, 상기 워드 라인들 및 상기 접지 선택 라인도 상기 제1 방향으로 나란히 연장된 비휘발성 기억 소자.
  5. 청구항 4항에 있어서,
    상기 스트링 라인 그룹 내에서 상기 워드 라인들은 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치된 비휘발성 기억 소자.
  6. 청구항 4항에 있어서,
    상기 스트링 라인 그룹 내 라인들을 덮고 상기 기판 전면 상에 배치된 적어도 하나의 층간 유전막; 및
    상기 제1 영역의 상기 층간 유전막 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 나란히 연장된 비트 라인들을 더 포함하는 비휘발성 기억 소자.
  7. 청구항 6항에 있어서,
    상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 상기 기판의 상기 상면으로부터 상기 비트 라인들과 동일한 레벨에 위치한 비휘발성 기억 소자.
  8. 청구항 1항에 있어서,
    상기 기판은 상기 제1 영역 및 제2 영역 사이에 개재된 제3 영역을 더 포함하고,
    상기 스트링 라인 그룹 내 라인들의 각각은 상기 제3 영역 내로 연장된 연장부를 포함하고,
    상기 바이어스 배선 그룹 내 바이어스 배선들의 각각은 상기 제3 영역 내로 연장된 연장부를 포함하고,
    서로 전기적으로 접속된 라인 및 바이어스 배선의 연장부들은 부분적으로 중첩되고,
    상기 중첩된 연장부들은 그 사이에 개재된 콘택 플러그에 의하여 서로 전기적으로 접속된 비휘발성 기억 소자.
  9. 청구항 1항에 있어서,
    상기 스트링 라인 그룹은 상기 제1 영역 내에 복수로 제공되고,
    상기 바이어스 배선 그룹은 상기 제2 영역 내에 복수로 제공되고,
    상기 접지 선택, 스트링 선택 및 셀 바이어스 배선들은 상기 기판의 상면에 평행한 제1 방향으로 나란히 연장되고,
    상기 스트링 선택, 워드 및 접지 선택 라인들도 상기 제1 방향으로 나란히 연장되고,
    상기 스트링 라인 그룹들은, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 거울 대칭적으로 배열되고,
    상기 바이어스 배선 그룹들도 상기 제2 방향으로 거울 대칭적으로 배열된 비휘발성 기억 소자.
  10. 청구항 9항에 있어서,
    상기 복수의 바이어스 배선 그룹들은 서로 인접한 한 쌍의 바이어스 배선 그룹들을 포함하고,
    상기 한 쌍의 바이어스 배선 그룹들 내에 포함된 한 쌍의 접지 선택 바이어스 배선들은 상기 한 쌍의 바이어스 배선 그룹들 내에 포함된 한 쌍의 스트링 선택 바이어스 배선들 사이에 배치된 비휘발성 기억 소자.
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