KR20130022227A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 도전 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 반도체 장치에 있어서, 제1방향으로 확장된 제1 영역 및 상기 제1 영역과 연결되며 상기 제1방향과 교차되는 제2방향으로 확장된 제2 영역을 포함하고 평행하게 확장된 복수의 도전 라인들; 및 상기 복수의 도전 라인들의 제2 영역에 각각 연결된 복수의 콘택 패드들을 포함하고, 상기 복수의 도전 라인들은 복수의 그룹들로 그룹화되어 배열되며, 제1 그룹의 상기 제1 영역은 제2 그룹의 상기 제1 영역에 비해 길이가 길고, 상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역은 이격되어 배열된다. 본 발명에 따르면, 복수의 도전라인들 및 복수의 패드들을 좁은 면적에 효율적으로 배치시킬 수 있다. 따라서, 빈 공간 없이 복수의 도전라인들 및 복수의 패드들을 균일하게 배열시킬 수 있으며, 그에 따라, 더미 라인을 형성할 필요가 없다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURIG THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 도전 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치가 미세화, 고집적화됨에 따라 한정된 영역 내에 보다 많은 패턴을 형성하기 위해서는 패턴의 라인 폭 및 스페이스 폭을 감소시킬 필요가 있다. 종래에는 주로 포토리소그래피 공정에 의해 패턴을 형성하였으나, 포토리소그래피는 해상도의 한계에 따라 패턴의 라인 폭 및 스페이스 폭을 감소시키는데 한계가 있다.
따라서, 포토리소그래피 공정의 해상 한계 이상의 미세한 폭을 가지는 미세 패턴을 형성하기 위해, 패턴을 이중으로 중첩시켜 미세 패턴을 형성하는 더블 패터닝 기술(Double patterning Technology) 및 스페이서를 이용하여 미세 패턴을 형성하는 스페이서 패터닝 기술(Spacer Patterning Technology)이 제안되었다.
한편, 반도체 장치는 복수의 금속배선들 및 복수의 금속배선들에 연결된 복수의 콘택 패드들을 포함한다. 따라서, 좁은 면적에 복수의 금속배선들 및 복수의 콘택 패드들을 효율적으로 배치시키기 위한 레이아웃이 요구된다.
본 발명은 상기 요구에 부응하기 위해 제안된 것으로, 복수의 도전라인들 및 복수의 콘택 패드들을 효율적으로 배치시킨 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치에 있어서, 제1방향으로 확장된 제1 영역 및 상기 제1 영역과 연결되며 상기 제1방향과 교차되는 제2방향으로 확장된 제2 영역을 포함하고 평행하게 확장된 복수의 도전 라인들; 및 상기 복수의 도전 라인들의 제2 영역에 각각 연결된 복수의 콘택 패드들을 포함하고, 상기 복수의 도전 라인들은 복수의 그룹들로 그룹화되어 배열되며, 제1 그룹의 상기 제1 영역은 제2 그룹의 상기 제1 영역에 비해 길이가 길고, 상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역은 이격되어 배열된 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 도전막 상에 도전라인 및 콘택 패드 형성용 마스크 패턴을 형성하는 단계; 및 상기 도전라인 및 콘택 패드 형성용 마스크 패턴을 식각베리어로 상기 도전막을 식각하여, 제1방향으로 확장된 제1 영역 및 상기 제1 영역과 연결되며 상기 제1방향과 교차되는 제2방향으로 확장된 제2 영역을 포함하고 평행하게 확장된 복수의 도전 라인들 및 상기 복수의 도전 라인들의 제2 영역에 각각 연결된 복수의 콘택 패드들을 형성하는 단계를 포함하고, 상기 복수의 도전 라인들은 복수의 그룹들로 그룹화되어 배열되며, 제1 그룹의 상기 제1 영역은 제2 그룹의 상기 제1 영역에 비해 길이가 길고, 상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역은 이격되어 배열된 를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 꺽어진 형태로 도전 라인을 형성하고 복수의 도전 라인들을 그룹 별로 배열시킴으로써, 이웃한 메모리 블록들 간의 간섭을 최소화하고 메모리 소자의 집적도를 향상시킬 수 있다. 특히, 도전 라인들 사이의 빈 공간에 콘택 패드를 배열시킴으로써, 복수의 도전라인들 및 복수의 패드들을 좁은 면적에 효율적으로 배치시킬 수 있다. 따라서, 빈 공간 없이 복수의 도전라인들 및 복수의 패드들을 균일하게 배열시킬 수 있으며, 더미 라인을 형성할 필요가 없다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도로서, 복수의 도전라인들 및 복수의 콘택 패드들이 형성되는 영역을 나타낸다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 도전 라인 및 콘택 패드 형성 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치의 도전 라인 및 콘택 패드 형성 방법을 설명하기 위한 단면도이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 제1, 제2 및 제3 마스크 패턴을 나타낸 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도로서, 복수의 도전라인들 및 복수의 콘택 패드들이 형성되는 영역을 나타낸다.
도 1a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1,MB2)을 포함하는데, 각 메모리 블록(MB1,MB2)은 "ㄴ" 과 같이 꺾어진 형태를 가지며 평행하게 확장된 복수의 도전 라인들(101~30N)을 포함하고, 복수의 도전 라인들(101~30R)의 말단에 각각 연결된 복수의 콘택 패드들(40)을 포함한다. 여기서, 도전 라인(101~30R)은 워드라인일 수 있다.
또한, 각 메모리 블록(MB1,MB2)은 복수의 도전 라인들(101~30R)의 일측 및 타측에 복수의 도전 라인들(101~30R)보다 넓은 폭의 도전 라인들(51,52)을 더 포함하는데, 이는 드레인 선택라인 및 소스 선택라인일 수 있다.
이와 같은 레이아웃에 의하면, 각 메모리 블록(MB1,MB2)은 "ㄴ" 과 같이 꺾어진 형태를 갖게 되며, 이웃한 메모리 블록들(MB1,MB2)을 180° 회전시켜 서로 포개진 형태로 배열시킴으로써, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
이하, 제1 메모리 블록(MB1)에 포함된 복수의 도전 라인들(101~30N)의 형태 및 레이아웃에 대해 구체적으로 살펴보도록 한다.
하나의 메모리 블록(MB1)에 포함된 복수의 도전 라인들(101~30R)은 복수의 그룹들(G1~GM)로 그룹화되어 배열되며, 각 그룹(G1~GM)에 속한 도전 라인들(101~30R)의 개수는 동일하거나 상이할 수 있다. 본 실시예에서는 일 예로 복수의 도전 라인들(101~30R)을 3개의 그룹(G1~G3)으로 분류하고, 제1 그룹(G1)은 P개의 도전 라인들(101~10P)을 포함하고, 제2 그룹(G2)은 Q개의 도전 라인들(201~20Q)을 포함하고, 제3 그룹은 R개의 도전 라인들(301~30R)을 포함하는 경우에 대해 설명하도록 한다. 또한, 설명의 편의를 위해, 제1 그룹(G1)에 속한 도전 라인들을 제1 도전 라인(101~10P)으로 명명하고, 제2 그룹(G2)에 속한 도전 라인들을 제2 도전 라인(201~20Q)으로 명명하고, 제3 그룹에 속한 도전 라인들을 제3 도전 라인(301~30R)으로 명명한다. 여기서, P, Q 및 R은 자연수를 나타낸다.
도 1b는 하나의 도전 라인을 확대하여 도시한 확대도이다.
도 1b에 도시된 바와 같이, 각 도전 라인(101~30R)은 제1방향(I-I')으로 확장된 제1 영역(①) 및 제1 영역(①)과 연결되며 제1방향(I-I')과 교차되는 제2방향(Ⅱ-Ⅱ')으로 확장된 제2 영역(②)을 포함한다.
여기서, 제2 영역(②)에는 콘택 패드(40)가 연결된다. 본 도면에서는 콘택 패드(40)가 음(-)의 제1 방향(I-I')으로 연결된 경우를 도시하였으나, 양(+)의 제1 방향(I-I')으로 연결되는 것 또한 가능하다.
이하, 도 1a 및 도 1b를 참조하여, 복수의 도전 라인들(101~30R) 및 복수의 콘택 패드들(40)의 레이아웃에 대해 구체적으로 설명하도록 한다.
본 발명에 따르면, 복수의 도전 라인들(101~30R)은 제1 영역(①) 및 제2 영역(②)이 평행하게 확장되도록 배열된다. 이때, 빈 공간 없이 복수의 도전 라인들(101~30R) 및 복수의 콘택 패드들(40)을 균일하게 배열시키기 위해, 각 도전 라인들(101~30R)의 제1 영역(①)과 제2 영역(②)의 길이를 조절하고, 제2 영역(②)과 콘택 패드(40)가 연결되는 방향을 조절한다. 따라서, 각 그룹(G1~G3)마다 제1 영역(①)과 제2 영역(②)의 길이가 상이하며, 하나의 그룹(G1~G3)에 속한 도전 라인들(101~30R)일지라도 각 도전 라인(101~30N) 마다 제1 영역(①) 및 제2 영역(②)의 길이에 차이가 있게 된다.
제1 그룹(G1) 내지 제M 그룹(GM)은 차례로 배열되는데, 제1 그룹(G1)에 속한 제1 도전 라인들(101~10P)의 제1 영역(①)은 제2 그룹(G2)에 속한 제2 도전 라인들(201~20Q)의 제1 영역(①)보다 길이가 길다. 따라서, 제1 그룹(G1)에 속한 제1 도전 라인들(101~10P)의 제2 영역(②)과 제2 그룹(G2)에 속한 제2 도전 라인들(201~20Q)의 제2 영역(②)은 이격되어 배열되고, 이웃한 그룹들(G1~GN) 간의 빈 공간에는 복수의 도전 라인들(101~30R)의 제2 영역(②)에 각각 연결된 복수의 콘택 패드들(40)이 배열된다.
하나의 그룹(G1)에 속한 도전 라인들(101~10P)은 중심에 위치된 도전 라인을 기준으로 좌우 대칭 형태로 배열된다. 특히, 중심에 위치된 도전 라인의 제2 영역(②)이 제2 방향(Ⅱ-Ⅱ')으로 가장 돌출되고, 외곽에 위치된 도전 라인일수록 제2 방향(Ⅱ-Ⅱ')으로 덜 돌출되도록 형성될 수 있다. 이러한 경우, 각 그룹(G1)의 제2 영역(②)이 삼각형의 좌우 대칭 형태를 갖게 된다.
또한, 중심에 위치된 도전 라인을 기준으로 좌측에 형성된 도전라인들은 좌측(음의 제1 방향)으로 콘택 패드(40)가 연결되고, 우측에 형성된 도전라인들은 우측(양의 제1 방향)으로 콘택 패드(40)가 연결된다. 따라서, 이웃한 그룹들(G1~G3) 간의 빈 공간에 콘택 패드들(40)이 배열된다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 도전 라인 및 콘택 패드 형성 방법을 설명하기 위한 평면도이고, 도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치의 도전 라인 및 콘택 패드 형성 방법을 설명하기 위한 단면도이다.
도 2a 및 도 3a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(100) 상에 피식각층인 도전막(110)을 형성한 후, 제1 하드마스크막(120) 및 제2 하드마스크막(130)을 차례로 형성한다.
이어서, 제2 하드마스크층(130) 상에 복수의 라인 패턴들(141~151)을 포함하는 제1 마스크 패턴(140)을 형성한다. 제1 마스크 패턴(140)은 SPT(Spacer Patterning Technology) 공정의 스페이서를 형성하기 위해 사용되는 일종의 보조 패턴이다. 따라서, 제1 마스크 패턴(140)의 측벽에 형성될 스페이서의 폭을 고려하여 라인 패턴들(141~151)의 라인 폭 및 스페이스 폭을 결정한다.
복수의 라인 패턴들은 제1방향(I-I')으로 확장된 제1 영역(①), 제1 영역(①)과 연결되고 제2방향(Ⅱ-Ⅱ')으로 확장된 제2 영역(②) 및 제2 영역(②)의 끝단에 연결된 제3 영역(③)을 포함한다.
제1 영역(①) 및 제2 영역(②)은 도전 라인을 형성하기 위한 것으로, 제1폭(W1) 및 제2 폭(W2)을 갖는다. 또한, 제3 영역(③)은 콘택 패드를 형성하기 위한 것으로, 제1 영역(①) 및 제2 영역(②)보다 넓은 폭(W3)을 갖는다. 제3 영역(③)은 제2 영역(②)의 끝단에 양(+)의 제1 방향(I-I')으로 연결되거나, 음(-)의 제1 방향(I-I')으로 연결될 수 있다.
복수의 라인 패턴들은 복수의 그룹들로 그룹화되어 배열되며, 각 그룹에 속한 라인 패턴들(141~151)의 개수는 동일하거나 상이할 수 있다. 본 실시예에서는 제1 그룹(G1)에 6개의 제1 라인 패턴들(141~146)을 포함하고, 제2 그룹(G2)에 5개의 제2 라인 패턴들(147~151)을 포함하는 경우에 대해 설명하도록 한다.
제1 그룹(G1)의 제1 영역(①)은 제2 그룹(G2)의 제1 영역(①)보다 길이가 길다. 따라서, 제1 그룹(G1)의 제2 영역(②)과 제2 그룹(G2)의 제2 영역(②)은 서로 이격되어 배열되고, 이웃한 그룹들(G1,G2)의 제2 영역(②) 간의 빈 공간에 제2 영역(②)과 연결된 제3 영역(③)이 형성된다.
이때, 이웃한 그룹들(G1,G2)의 제3 영역(③)은 서로 분리되거나 연결될 수 있다. 도면 부호 "④"는 이웃한 그룹들(G1,G2)의 제3 영역(③)이 서로 연결된 경우를 나타낸다. 마스크 패턴 형성시 패턴의 형상에 따라 꺾어지는 영역 또는 모서리 영역에서 오차가 발생하게 되는데, 이러한 오차를 보정하기 위해 OPC(Optical Proximity Correction)가 행해진다. 따라서, 이웃한 그룹들(G1,G2)의 제3 영역(③)을 서로 연결시킴으로써 모서리 영역의 형상을 보정할 필요가 없게 된다.
또한, 하나의 그룹(G1)에 속한 라인 패턴들(141~146)은 중심에 위치된 라인패턴(143,144)을 기준으로 좌우 대칭 형태로 형성된다. 특히, 중심에 위치된 도전 라인(143,144)의 제2 영역(②)이 제2 방향(Ⅱ-Ⅱ')으로 가장 돌출되고, 외곽에 위치된 도전 라인(141,142,145,146)일수록 제2 방향(Ⅱ-Ⅱ')으로 덜 돌출되도록 형성될 수 있다. 이러한 경우, 각 그룹(G1)의 제2 영역(②)이 삼각형의 좌우 대칭 형태를 갖게 된다.
도 2b 및 도 3b에 도시된 바와 같이, 제1 마스크 패턴(140)의 측벽을 둘러싸는 스페이서(160)를 형성한다. 예를 들어, 제1 마스크 패턴(140)이 형성된 결과물의 전면을 따라 스페이서용 물질막을 형성한 후, 전면 식각 공정을 수행하여 스페이서(160)를 형성할 수 있다. 스페이서(160)는 도전 라인을 형성하기 위한 것으로, 라인 패턴들(141~151)의 제1 영역(①), 제2 영역(②) 및 제3 영역(③)을 모두 둘러싸도록 형성된다.
도 2c 및 도 3c에 도시된 바와 같이, 스페이서(160)는 잔류시키면서 제1 마스크 패턴(140)을 선택적으로 제거한다. 이어서, 스페이서(160)를 식각베리어로 제2 하드마스크층(130)을 식각하여 제2 하드마스크 패턴(130A)을 형성한다.
도 2d 및 도 3d에 도시된 바와 같이, 제2 하드마스크 패턴(130A) 상에 콘택 패드 형성을 위한 제2 마스크 패턴(170)을 형성한다. 제2 마스크 패턴(170)은 라인 패턴들(140)의 제3 영역(③)을 둘러싼 위치에 형성된 제2 하드마스크 패턴(130A)을 덮고 제2 하드마스크 패턴(130A)보다 넓은 폭을 갖는 복수의 아일랜드 패턴들을 포함한다. 여기서, 복수의 아일랜드 패턴들은 제1 그룹(G1)과 제2 그룹(G2) 사이의 빈 공간에 위치된다. 제2 마스크 패턴(170)은 포토레지스트 패턴일 수 있다.
도 2e 및 도 3e에 도시된 바와 같이, 제2 하드마스크 패턴(130A) 및 제2 마스크 패턴(170)을 식각베리어로 제1 하드마스크층(120)을 식각하여 제1 하드마스크 패턴(120A)을 형성한다.
도 2f 및 도 3f에 도시된 바와 같이, 제1 하드마스크 패턴(120A)을 식각 베리어로 도전막(110)을 식각하여 도전 패턴(110A)을 형성한다. 이로써, 제1방향(I-I')으로 확장된 제1 영역(①) 및 제1 영역(①)과 연결되며 제2방향(Ⅱ-Ⅱ')으로 확장된 제2 영역(②)을 포함하는 복수의 도전 라인들 및 복수의 도전 라인들의 제2 영역(②)에 각각 연결된 복수의 콘택 패드들이 형성된다. 단, 도전 패턴(110A)은 이웃한 콘택 패드들이 도전 라인에 의해 서로 연결되어 있다.
이어서, 도전 패턴(110A)이 형성된 결과물 상에 콘택 패드들 사이에 연결된 도전 라인을 식각하기 위한 제3 마스크 패턴(180)을 형성한다. 제3 마스크 패턴(180)은 콘택 패드들 사이의 도전 라인을 노출시키는 복수의 개구부들을 갖는다. 일 예로, 제1 마스크 패턴(140) 형성시 이웃한 그룹들(G1,G2)의 제3 영역(③)을 서로 분리시킨 경우, 콘택 패드들 사이의 도전 라인을 노출시키는 복수의 아일랜드형 개구부들(⑤)을 갖도록 제3 마스크 패턴(180)을 형성한다. 다른 예로, 제1 마스크 패턴(140) 형성시 이웃한 그룹들(G1,G2)의 제3 영역(③)을 서로 연결시킨 경우, 콘택 패드들 사이의 도전 라인을 노출시키는 복수의 라인형 개구부(⑥)들을 갖도록 제3 마스크 패턴(180)을 형성한다. 물론, 이러한 경우에도 외곽에 형성된 그룹의 콘택 패드들을 분리시키기 위한 아일랜드형 개구부(⑤)가 제3 마스크 패턴(180)에 함께 포함된다.
도 2g 및 도 3g에 도시된 바와 같이, 제3 마스크 패턴(180)을 식각베리어로 도전 패턴(110A)을 식각하여 이웃한 콘택 패드들을 서로 전기적으로 분리시킴으로써, 복수의 도전 라인들 및 복수의 콘택 패드들을 포함하는 도전 패턴(110B)의 형성이 완료된다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 제1, 제2 및 제3 마스크 패턴을 나타낸 도면으로서, 특히, 도 2a 내지 도 3g를 참조하여 설명한 방법에 의해 도 1a의 도전 패턴을 형성하고자하는 경우에 필요한 제1, 제2 및 제3 마스크 패턴의 형상을 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101~30R: 도전 라인 40: 콘택 패드
51, 52, 53: 더미라인 100: 기판
110: 도전막 110A, 110B: 도전 패턴
120: 제1 하드마스크층
120A: 제1 하드마스크 패턴 130: 제2 하드마스크층
130A: 제2 하드마스크 패턴 140: 제1 마스크 패턴
141~151: 라인 패턴 160: 스페이서
170: 제2 마스크 패턴 180: 제3 마스크 패턴

Claims (12)

  1. 제1방향으로 확장된 제1 영역 및 상기 제1 영역과 연결되며 상기 제1방향과 교차되는 제2방향으로 확장된 제2 영역을 포함하고 평행하게 확장된 복수의 도전 라인들; 및
    상기 복수의 도전 라인들의 제2 영역에 각각 연결된 복수의 콘택 패드들
    을 포함하고,
    상기 복수의 도전 라인들은 복수의 그룹들로 그룹화되어 배열되며, 제1 그룹의 상기 제1 영역은 제2 그룹의 상기 제1 영역에 비해 길이가 길고, 상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역은 이격되어 배열된
    반도체 장치.
  2. 제1항에 있어서,
    하나의 상기 그룹에 포함된 복수의 도전 라인들은,
    증심에 위치된 도전 라인을 기준으로 좌우 대칭 형태로 배열되는
    반도체 장치.
  3. 제1항에 있어서,
    하나의 상기 그룹에 포함된 복수의 도전 라인들은,
    중심에 위치된 도전 라인의 상기 제2 영역이 상기 제2방향으로 가장 돌출되고, 외곽에 위치된 도전 라인일수록 상기 제2 영역이 상기 제2방향으로 덜 돌출되어 상기 제2 영역이 삼각형의 좌우 대칭 형태를 갖는
    반도체 장치.
  4. 제1항에 있어서,
    하나의 상기 그룹에 포함된 복수의 도전 라인들은,
    중심에 위치된 도전 라인을 기준으로 좌측에 배열된 도전 라인들은 좌측으로 상기 콘택 패드가 연결되고, 우측에 배열된 도전 라인들은 우측으로 상기 콘택 패드가 연결된
    반도체 장치.

  5. 제1항에 있어서,
    상기 복수의 콘택 패드들은,
    상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역 사이의 빈 공간에 배열되어 상기 복수의 도전라인들의 제2 영역에 각각 연결된
    반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 그룹들로 그룹화되어 배열된 도전 라인들이 하나의 메모리 블록을 구성하고, 각 메모리 블록은 복수의 도전 라인들의 일측 및 타측에 상기 도전 라인보다 넓은 폭의 선택라인을 더 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    각 메모리 블록은 "ㄴ" 형태를 갖고, 이웃한 상기 메모리 블록들은 180°회전되어 포개진 형태로 배열되는
    반도체 장치.
  8. 도전막 상에 도전라인 및 콘택 패드 형성용 마스크 패턴을 형성하는 단계; 및
    상기 도전라인 및 콘택 패드 형성용 마스크 패턴을 식각베리어로 상기 도전막을 식각하여, 제1방향으로 확장된 제1 영역 및 상기 제1 영역과 연결되며 상기 제1방향과 교차되는 제2방향으로 확장된 제2 영역을 포함하고 평행하게 확장된 복수의 도전 라인들 및 상기 복수의 도전 라인들의 제2 영역에 각각 연결된 복수의 콘택 패드들을 형성하는 단계
    를 포함하고,
    상기 복수의 도전 라인들은 복수의 그룹들로 그룹화되어 배열되며, 제1 그룹의 상기 제1 영역은 제2 그룹의 상기 제1 영역에 비해 길이가 길고, 상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역은 이격되어 배열된
    반도체 장치 제조 방법
  9. 제8항에 있어서,
    상기 도전라인 및 콘택 패드 형성용 마스크 패턴을 형성하는 단계는,
    상기 도전막 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에, 제1방향으로 확장된 제1 영역, 상기 제1 영역과 연결되고 상기 제1방향과 교차되는 제2방향으로 확장된 제2 영역 및 상기 제2 영역과 연결된 제3 영역을 포함하며 평행하게 확장된 복수의 라인 패턴들을 포함하고, 상기 복수의 라인 패턴들은 복수의 그룹들로 그룹화되어 배열되며, 제1 그룹의 상기 제1 영역은 제2 그룹의 상기 제1 영역보다 길이가 길고, 상기 제1 그룹의 제2 영역과 상기 제2 그룹의 제2 영역은 이격되어 배열된 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴의 측벽을 둘러싸는 스페이서를 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계;
    상기 스페이서 상에, 상기 제3 영역을 둘러싼 스페이서를 덮고 상기 스페이서보다 넓은 폭을 갖는 복수의 아일랜드 패턴들을 포함하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 스페이서 및 상기 제2 마스크 패턴을 식각베리어로 상기 하드마스크층을 식각하여 상기 도전라인 및 콘택 패드 형성용 마스크 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 제3 영역은,
    상기 제1 영역 및 상기 제2 영역보다 넓은 폭을 갖고, 상기 제1 방향으로 상기 제2 영역과 연결된
    반도체 장치 제조 방법.
  11. 제9항에 있어서,
    이웃한 상기 그룹들의 상기 제3 영역은 서로 연결된
    반도체 장치 제조 방법.
  12. 제9항에 있어서,
    상기 복수의 도전 라인들 및 상기 복수의 콘택 패드들을 형성하는 단계 후에,
    상기 복수의 도전 라인들 및 상기 복수의 콘택 패드들이 형성된 결과물 상에 상기 콘택 패드들 사이에 연결된 도전 라인을 노출시키는 복수의 개구부들을 갖는 제3 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각베리어로 상기 도전 라인을 식각하여 상기 콘택 패드들을 상호 분리시키는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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