JPH01133290A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH01133290A JPH01133290A JP62290853A JP29085387A JPH01133290A JP H01133290 A JPH01133290 A JP H01133290A JP 62290853 A JP62290853 A JP 62290853A JP 29085387 A JP29085387 A JP 29085387A JP H01133290 A JPH01133290 A JP H01133290A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
（従来の技術）
ＥＦＲＯＭの分野で、浮遊ゲートをもつＭＯＳＦＥＴ構
造のメモリセルを用いた紫外線消去型不揮発性メモリ装
置が広く知られている。ＥＦＲＯＭの中で電気的消去を
可能としたものはＥ２ＦＲＯＭとして知られる。この種
のＥＦＲＯＭのメモリアレイは、互いに交差する行線と
列線の各交点にメモリセル・を配置して構成される。実
際のパターン上では、二つのメモリセルのドレインを共
通にして、ここに列線がコンタクトするようにしてセル
占有面積をできるだけ小さくしている。しかしこれでも
、二つのメモリセルの共通ドレイン毎に列線とのコンタ
クト部を必要とし、このコンタクト部がセル占有面積の
大きい部分を占めている。
造のメモリセルを用いた紫外線消去型不揮発性メモリ装
置が広く知られている。ＥＦＲＯＭの中で電気的消去を
可能としたものはＥ２ＦＲＯＭとして知られる。この種
のＥＦＲＯＭのメモリアレイは、互いに交差する行線と
列線の各交点にメモリセル・を配置して構成される。実
際のパターン上では、二つのメモリセルのドレインを共
通にして、ここに列線がコンタクトするようにしてセル
占有面積をできるだけ小さくしている。しかしこれでも
、二つのメモリセルの共通ドレイン毎に列線とのコンタ
クト部を必要とし、このコンタクト部がセル占有面積の
大きい部分を占めている。
これに対して最近、メモリセルを直列接続してＮＡＮＤ
セルを構成し、コンタクト部を大幅に減らすことを可能
としたＥＰＲＯＭが提案されている。しかし従来提案さ
れているこの種のＥＰＲＯＭでは、浮遊ゲートと基板間
の結合容量が、浮遊ゲートと制御ゲート間のそれより大
きく設定される。そして、紫外線照射により基板から電
子を浮遊ゲートに注入することにより、全面消去を行な
い、データ書込みは選択されたメモリセルで浮遊ゲート
の電子を制御ゲート側に放゛出することにより行う。
セルを構成し、コンタクト部を大幅に減らすことを可能
としたＥＰＲＯＭが提案されている。しかし従来提案さ
れているこの種のＥＰＲＯＭでは、浮遊ゲートと基板間
の結合容量が、浮遊ゲートと制御ゲート間のそれより大
きく設定される。そして、紫外線照射により基板から電
子を浮遊ゲートに注入することにより、全面消去を行な
い、データ書込みは選択されたメモリセルで浮遊ゲート
の電子を制御ゲート側に放゛出することにより行う。
しかしこの様なＮＡＮＤセルを用いたＥＦＲＯＭでは、
信頼性の点で問題がある。。通常、浮遊ゲートと制御ゲ
ートは２層多結晶シリコン膜の積層構造として形成され
、その間の絶縁膜には多結晶シリコン膜の熱酸化膜が用
いられる。この酸化膜は単結晶シリコンのそれに比べる
と膜質が劣る。
信頼性の点で問題がある。。通常、浮遊ゲートと制御ゲ
ートは２層多結晶シリコン膜の積層構造として形成され
、その間の絶縁膜には多結晶シリコン膜の熱酸化膜が用
いられる。この酸化膜は単結晶シリコンのそれに比べる
と膜質が劣る。
このため、制御ゲートと浮遊ゲート間に電界をかけてこ
こで電荷のやりとりを行うことは、メモリセルの特性劣
化をもたらすのである。
こで電荷のやりとりを行うことは、メモリセルの特性劣
化をもたらすのである。
（発明が解決しようとする問題点）
以上のように従来提案されているＮＡＮＤセルを用いた
ＥＰＲＯＭは、電気的ストレスに対して信頼性が十分で
ない、という問題があった。
ＥＰＲＯＭは、電気的ストレスに対して信頼性が十分で
ない、という問題があった。
本発明はこの様な問題を解決した不揮発性半導体メモリ
装置を提供することを目的とする。
装置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかるＥ２ ＦＲＯＭでは、浮遊ゲートと制御
ゲートををするメモリセルが複数個直列接続されてＮＡ
ＮＤセルを構成して、これがマトリクス配列されてメモ
リアレイを構成する。メモリセルは、浮遊ゲートと基板
との間で電子のトンネリングにより書込みおよび消去を
行うものとする。このような動作原理のＮＡＮＤセルを
用いたＥ２ ＦＲＯＭにおいて本発明では、消去動作と
して、ＮＡＮＤセルのドレインおよびソースをフローテ
ィング状態に保って制御ゲートに“Ｈ＃レベル電位を与
え、各メモリセルのチャネル領域反転層のみからの浮遊
ゲートへの電子注入を利用する。
ゲートををするメモリセルが複数個直列接続されてＮＡ
ＮＤセルを構成して、これがマトリクス配列されてメモ
リアレイを構成する。メモリセルは、浮遊ゲートと基板
との間で電子のトンネリングにより書込みおよび消去を
行うものとする。このような動作原理のＮＡＮＤセルを
用いたＥ２ ＦＲＯＭにおいて本発明では、消去動作と
して、ＮＡＮＤセルのドレインおよびソースをフローテ
ィング状態に保って制御ゲートに“Ｈ＃レベル電位を与
え、各メモリセルのチャネル領域反転層のみからの浮遊
ゲートへの電子注入を利用する。
（作用）
本発明では、膜質の優れた酸化膜が得られる浮遊ゲート
と基板間のトンネリングにより、書込みおよび消去が行
われる。従ってＥ２ ＦＲＯＭの信頼性が高いものとな
る。
と基板間のトンネリングにより、書込みおよび消去が行
われる。従ってＥ２ ＦＲＯＭの信頼性が高いものとな
る。
本発明におけるＮＡＮＤセルでの消去動作は、ＮＡＮＤ
セルを構成する全てのメモリセルの制御ゲートに“Ｈル
ーベル電位を与え、ドレインおよびソースをフローティ
ング状態として、チャネル領域反転層のみからの電子を
浮遊ゲートにトンネリングにより注入する。これにより
、全てのメモリセルでしきい値が正方回に移動した“０
°状態となる。この消去動作では、ソース、ドレインを
接地しないために、読み出し動作での誤消去が防止され
る。この誤消去の問題とこれが本発明により解決される
理由を詳しく説明すれば、次の通りである。
セルを構成する全てのメモリセルの制御ゲートに“Ｈル
ーベル電位を与え、ドレインおよびソースをフローティ
ング状態として、チャネル領域反転層のみからの電子を
浮遊ゲートにトンネリングにより注入する。これにより
、全てのメモリセルでしきい値が正方回に移動した“０
°状態となる。この消去動作では、ソース、ドレインを
接地しないために、読み出し動作での誤消去が防止され
る。この誤消去の問題とこれが本発明により解決される
理由を詳しく説明すれば、次の通りである。
消去後のメモリセルのしきい値は、データの読み出しの
際非選択メモリセルの制御ゲートに印加する“１”レベ
ル電位より低くなければならない。
際非選択メモリセルの制御ゲートに印加する“１”レベ
ル電位より低くなければならない。
一方書込み後のメモリセルのしきい値はセンス感度を良
くするためにできるだけ低いことが望まれる。ところが
本発明におけるように、浮遊ゲートと基板間での電子や
りとりのみを利用するメモリセルでは、一般に消去し易
いメモリセルは書込みもされ易い。センス感度を上げる
ために書込みし易いメモリセル設計を行うと、データ読
み出し時における“１″レベルも上げる必要が生じる。
くするためにできるだけ低いことが望まれる。ところが
本発明におけるように、浮遊ゲートと基板間での電子や
りとりのみを利用するメモリセルでは、一般に消去し易
いメモリセルは書込みもされ易い。センス感度を上げる
ために書込みし易いメモリセル設計を行うと、データ読
み出し時における“１″レベルも上げる必要が生じる。
この場合、“１”レベルの電位を非選択のメモリセルに
印加した場合、誤消去を生じる危険が生じる。
印加した場合、誤消去を生じる危険が生じる。
これに対して本発明のように消去モードにおいて、ＮＡ
ＮＤセルのドレイン、ソースをフローティングに保つと
、電子濃度の高いドレイン、ソースから浮遊ゲートへの
電子注入がないから、これらを接地した場合に比べて浮
遊ゲートへの電子の注入量か少なくなり、しき°い値の
変化を小さくおさえることができるのである。
ＮＤセルのドレイン、ソースをフローティングに保つと
、電子濃度の高いドレイン、ソースから浮遊ゲートへの
電子注入がないから、これらを接地した場合に比べて浮
遊ゲートへの電子の注入量か少なくなり、しき°い値の
変化を小さくおさえることができるのである。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のＥ２ ＰＲＯＭのメモリアレイであ
る。この実施例では４つのメモリセルＭ１〜Ｍ４が直列
接続されてＮＡＮＤセルを構成して、この様なＮＡＮＤ
セルがマトリクス配列される。ＮＡＮＤセルのドレイン
は第１の選択ＭＯＳｌ−ランジスタＳ１を介してビット
線ＢＬに接続され、ソースは第２の選択ＭｏＳトランジ
スタＳ２を介して接地される。各メモリセルの制御ゲー
トはビット線ＢＬと交差するワード線ＷＬに接続される
。
る。この実施例では４つのメモリセルＭ１〜Ｍ４が直列
接続されてＮＡＮＤセルを構成して、この様なＮＡＮＤ
セルがマトリクス配列される。ＮＡＮＤセルのドレイン
は第１の選択ＭＯＳｌ−ランジスタＳ１を介してビット
線ＢＬに接続され、ソースは第２の選択ＭｏＳトランジ
スタＳ２を介して接地される。各メモリセルの制御ゲー
トはビット線ＢＬと交差するワード線ＷＬに接続される
。
第２図はこのＥ２ ＦＲＯＭにおける一つのＮＡＮＤセ
ルを示す平面図であり、第３図（ａ）（ｂ）はそのＡ−
Ａ’、Ｂ−Ｂ’断面図である。シリコン基板１の素子分
離絶縁膜２で囲まれた一つの領域に、この実施例では４
個のメモリセルが形成されている。各メモリセルは、基
板１上に熱酸化膜からなる第１ゲート絶縁膜３を介して
第１層多結晶シリコン膜により浮遊ゲート４が形成され
、この上に熱酸化膜からなる第２ゲート絶縁膜５を介し
て第２層多結晶シリコン膜からなる制御ゲート６が形成
されている。各メモリセルの制御ゲート６は一方向に連
続的に配設されてワード線ＷＬとなる。各メモリセルの
ソース、ドレインとなるｎ十型層９は隣接するもの同士
で共用する形で、４個のメモリセルが直列接続されてい
る。ＮＡＮＤセルの一端のドレインは、ゲート電極６．
により構成される第１の選択ＭＯＳトランジスタＳ１を
介してビット線８に接続され、他端のソースはゲート電
極６６により構成される第２の選択ＭＯＳトランジスタ
を介して接地線（図示せず）に接続されている。
ルを示す平面図であり、第３図（ａ）（ｂ）はそのＡ−
Ａ’、Ｂ−Ｂ’断面図である。シリコン基板１の素子分
離絶縁膜２で囲まれた一つの領域に、この実施例では４
個のメモリセルが形成されている。各メモリセルは、基
板１上に熱酸化膜からなる第１ゲート絶縁膜３を介して
第１層多結晶シリコン膜により浮遊ゲート４が形成され
、この上に熱酸化膜からなる第２ゲート絶縁膜５を介し
て第２層多結晶シリコン膜からなる制御ゲート６が形成
されている。各メモリセルの制御ゲート６は一方向に連
続的に配設されてワード線ＷＬとなる。各メモリセルの
ソース、ドレインとなるｎ十型層９は隣接するもの同士
で共用する形で、４個のメモリセルが直列接続されてい
る。ＮＡＮＤセルの一端のドレインは、ゲート電極６．
により構成される第１の選択ＭＯＳトランジスタＳ１を
介してビット線８に接続され、他端のソースはゲート電
極６６により構成される第２の選択ＭＯＳトランジスタ
を介して接地線（図示せず）に接続されている。
この様な構成において、各メモリセルでの浮遊ゲート４
と基板１間の結合容量Ｃ１は、浮遊ゲート４と制御ゲー
ト６間の結合容ｆｆ１Ｃ２に比べて小さく設定されてい
る。これを具体的なセル・パラメータを挙げて説明すれ
ば、パターン寸法は例えば１μｍルールに従って浮遊ゲ
ート４および制御ゲート６共に幅１μｍ１チヤネル幅１
μｍであり、を乎遊ゲート４はフィールド領域上に両側
１μｍずつ延在させている。第１ゲート絶縁膜は例えば
２００人の熱酸化膜、第２ゲート絶縁膜５は３５０人の
熱酸化膜である。熱酸化膜の誘電率をεとすると、 Ｃ１−ε１０゜０２ てあり、 Ｃ２−３ε１０．０３５ である。即ち、Ｃ１くＣ２となっている。
と基板１間の結合容量Ｃ１は、浮遊ゲート４と制御ゲー
ト６間の結合容ｆｆ１Ｃ２に比べて小さく設定されてい
る。これを具体的なセル・パラメータを挙げて説明すれ
ば、パターン寸法は例えば１μｍルールに従って浮遊ゲ
ート４および制御ゲート６共に幅１μｍ１チヤネル幅１
μｍであり、を乎遊ゲート４はフィールド領域上に両側
１μｍずつ延在させている。第１ゲート絶縁膜は例えば
２００人の熱酸化膜、第２ゲート絶縁膜５は３５０人の
熱酸化膜である。熱酸化膜の誘電率をεとすると、 Ｃ１−ε１０゜０２ てあり、 Ｃ２−３ε１０．０３５ である。即ち、Ｃ１くＣ２となっている。
第４図は、この実施例のＮＡＮＤセルでの書込みおよび
消去の動作を説明するための波形図である。第１図のメ
モリセルＭ１〜Ｍ４からなるＮＡＮＤセルに着目して説
明すると、まず、ＮＡＮＤセルを構成するメモリセルＭ
１〜Ｍ４を一括して消去する。そのためにこの実施例で
は、選択ＭＯＳトランジスタｓ、、ｓ２のゲート電極Ｓ
Ｇ、、ＳＧ２ともに“Ｌ”レベルとして、これらをオフ
とし、ＮＡＮＤセル内の全てのメモリセルのドレイン、
ソースをフローティング状態に保ち、ワード線ＷＬ、〜
ＷＬ４に“Ｈ″レベル例えば昇圧昇圧電位Ｖｐｐ−２０
Ｖ）を与える。即ち全メモリセルＭ１〜Ｍ４の制御ゲー
トに“Ｈルベルを与える。これによりメモリセルＭ１〜
Ｍ４の制御ゲートと基板間に電界がかかり、基板表面に
形成される反転層から、トンネル効果によって電子が浮
遊ゲートに注入される。メモリセルＭ１〜Ｍ、１はこれ
によりしきい値が正方向に移動し、“０”状態となる。
消去の動作を説明するための波形図である。第１図のメ
モリセルＭ１〜Ｍ４からなるＮＡＮＤセルに着目して説
明すると、まず、ＮＡＮＤセルを構成するメモリセルＭ
１〜Ｍ４を一括して消去する。そのためにこの実施例で
は、選択ＭＯＳトランジスタｓ、、ｓ２のゲート電極Ｓ
Ｇ、、ＳＧ２ともに“Ｌ”レベルとして、これらをオフ
とし、ＮＡＮＤセル内の全てのメモリセルのドレイン、
ソースをフローティング状態に保ち、ワード線ＷＬ、〜
ＷＬ４に“Ｈ″レベル例えば昇圧昇圧電位Ｖｐｐ−２０
Ｖ）を与える。即ち全メモリセルＭ１〜Ｍ４の制御ゲー
トに“Ｈルベルを与える。これによりメモリセルＭ１〜
Ｍ４の制御ゲートと基板間に電界がかかり、基板表面に
形成される反転層から、トンネル効果によって電子が浮
遊ゲートに注入される。メモリセルＭ１〜Ｍ、１はこれ
によりしきい値が正方向に移動し、“０”状態となる。
こうして、ワード線ＷＬ、〜ＷＬ４に沿うう全てのＮＡ
ＮＤセルの一括消去が行われる。
ＮＤセルの一括消去が行われる。
次にＮＡＮＤセルへのデータ書込みを行う。データ書込
みは、ビット線ＢＬから遠い方のメモリセルＭ４から順
に行う。次の説明から明らかなように、書込み動作時に
選択メモリセルよりビット線ＢＬ側のメモリセルは消去
モードになるためである。まず、メモリセルＭ４への書
込みは、第４図に示すように、選択トランジスタＳ、、
Ｓ２のゲートＳＧ＋、ＳＧ２およびワード線ＷＬ１〜Ｗ
Ｌ３に昇圧電位Ｖｐｐ＋Ｖｔｈ（メモリセルの消去状態
のしきい値）以上の“Ｈ”レベル（例えば２３ｖ）を印
加する。選択メモリセルＭ４の制御ゲートにつながるワ
ード線ＷＬ４は“Ｌ” レベル（例えばＯＶ）とする。
みは、ビット線ＢＬから遠い方のメモリセルＭ４から順
に行う。次の説明から明らかなように、書込み動作時に
選択メモリセルよりビット線ＢＬ側のメモリセルは消去
モードになるためである。まず、メモリセルＭ４への書
込みは、第４図に示すように、選択トランジスタＳ、、
Ｓ２のゲートＳＧ＋、ＳＧ２およびワード線ＷＬ１〜Ｗ
Ｌ３に昇圧電位Ｖｐｐ＋Ｖｔｈ（メモリセルの消去状態
のしきい値）以上の“Ｈ”レベル（例えば２３ｖ）を印
加する。選択メモリセルＭ４の制御ゲートにつながるワ
ード線ＷＬ４は“Ｌ” レベル（例えばＯＶ）とする。
このとき、ビット線ＢＬに“Ｈ”レベルを与えるとこれ
は選択トランジスタＳ、およびメモリセルＭ１〜Ｍ３の
チャネルを通ってメモリセルＭ４のドレインまで伝達さ
れ、メモリセルＭ４では制御ゲートと基板間に高電界が
かかる。この結果浮遊ゲートの電子はトンネル効果によ
り基板に放出され、しきい値が負方向に移動して、例え
ばしきい値−２ｖの状態“１°になる。このときメモリ
セルＭ１〜Ｍ、では制御ゲートと基板間に電界がかから
ず、消去状態を保つ。
は選択トランジスタＳ、およびメモリセルＭ１〜Ｍ３の
チャネルを通ってメモリセルＭ４のドレインまで伝達さ
れ、メモリセルＭ４では制御ゲートと基板間に高電界が
かかる。この結果浮遊ゲートの電子はトンネル効果によ
り基板に放出され、しきい値が負方向に移動して、例え
ばしきい値−２ｖの状態“１°になる。このときメモリ
セルＭ１〜Ｍ、では制御ゲートと基板間に電界がかから
ず、消去状態を保つ。
“０”書込みの場合は、ビット線ＢＬに“Ｌ°レベルを
与える。このとき選択メモリセルＭ４よりビット線ＢＬ
側にあるメモリセルＭ１〜Ｍ３では消去モードになるが
、これらは未だデータ書込みがなされていないので間通
ない。次に第４図に示すように、メモリセルＭ３の書込
みに移る。即ち選択ゲートｓｃ、、ＳＧ２は“Ｈ２レベ
ルに保つたまま、ワード線ＷＬ３を“Ｌ”レベルに落と
す。
与える。このとき選択メモリセルＭ４よりビット線ＢＬ
側にあるメモリセルＭ１〜Ｍ３では消去モードになるが
、これらは未だデータ書込みがなされていないので間通
ない。次に第４図に示すように、メモリセルＭ３の書込
みに移る。即ち選択ゲートｓｃ、、ＳＧ２は“Ｈ２レベ
ルに保つたまま、ワード線ＷＬ３を“Ｌ”レベルに落と
す。
このときビット線ＢＬに“Ｈ”レベルが与えられると、
メモリセルＭ３で“１”書込みがなされる。
メモリセルＭ３で“１”書込みがなされる。
以下同様に、メモリセルＭ２．Ｍｌに順次書込みを行う
。
。
読み出し動作は、例えばメモリセルＭ３のデータを読み
出す場合を説明すると、選択ＭＯＳトランジスタＳ１＋
Ｓ２をオンとし、非選択のメモリセルにつながるワード
線Ｗｌ、ＷＬ２およびＷＬ４には消去状態にあるメモリ
セルがオンする程度の“Ｈ”レベル電位を与え、選択ワ
ード線ＷＬ３を“Ｌ”レベル（例えばＯＶ）とする。こ
れにより、電流が流れるか否かにより、メモリセルＭ３
の“０”、“１”の判定ができる。
出す場合を説明すると、選択ＭＯＳトランジスタＳ１＋
Ｓ２をオンとし、非選択のメモリセルにつながるワード
線Ｗｌ、ＷＬ２およびＷＬ４には消去状態にあるメモリ
セルがオンする程度の“Ｈ”レベル電位を与え、選択ワ
ード線ＷＬ３を“Ｌ”レベル（例えばＯＶ）とする。こ
れにより、電流が流れるか否かにより、メモリセルＭ３
の“０”、“１”の判定ができる。
第５図は、この実施例のＮＡＮＤセルでの消去および書
込み特性（実線）を比較例（破線）と共に示したもので
ある。比較例は、第４図に破線で示したように、消去モ
ードにおいて、ゲートＳＧ１．ＳＧ２に“Ｈ”レベルを
与えて選択ＭＯＳトランジスタｓ、、ｓ２をオンとし、
ＮＡＮＤセルのソース、ドレインをＩＩ Ｌ ｅ レベ
ル（Ｏｖ）に設定した場合である。書込み条件は、実施
例と比較例とで異ならない。比較例においては、ＮＡＮ
Ｄセルのソース、ドレインから・の電子注入もあるため
に、実施例に比べてしきい値か正方向に大きく変化する
。
込み特性（実線）を比較例（破線）と共に示したもので
ある。比較例は、第４図に破線で示したように、消去モ
ードにおいて、ゲートＳＧ１．ＳＧ２に“Ｈ”レベルを
与えて選択ＭＯＳトランジスタｓ、、ｓ２をオンとし、
ＮＡＮＤセルのソース、ドレインをＩＩ Ｌ ｅ レベ
ル（Ｏｖ）に設定した場合である。書込み条件は、実施
例と比較例とで異ならない。比較例においては、ＮＡＮ
Ｄセルのソース、ドレインから・の電子注入もあるため
に、実施例に比べてしきい値か正方向に大きく変化する
。
以上述べたようにこの実施例によれば、基板と浮遊ゲー
ト間でのトンネル電流により書込みおよび消去を行うメ
モリセルをＮＡＮＤ構成として、信頓性の高いＥ２ Ｐ
ＲＯＭを得ることができる。
ト間でのトンネル電流により書込みおよび消去を行うメ
モリセルをＮＡＮＤ構成として、信頓性の高いＥ２ Ｐ
ＲＯＭを得ることができる。
そして特に消去モードでは、ＮＡＮＤセルのソース、ド
レインをフローティングとして基板表面の反転層のみか
らの電子注入を利用することにより、しきい値が正方向
に大きくなり過ぎるのを防止することができる。“０°
状態のしきい値が余り大きいと、読み出し動作時、非選
択のメモリセルの制御ゲートに大きい正電圧をかけなけ
ればならず、これは非選択メモリセルでの誤消去の原因
となる。
レインをフローティングとして基板表面の反転層のみか
らの電子注入を利用することにより、しきい値が正方向
に大きくなり過ぎるのを防止することができる。“０°
状態のしきい値が余り大きいと、読み出し動作時、非選
択のメモリセルの制御ゲートに大きい正電圧をかけなけ
ればならず、これは非選択メモリセルでの誤消去の原因
となる。
この実施例では“０°状態のしきい値がそれ程大きくな
らないので、読み出し時の非選択セルでの制御ゲート電
極をそれ程大きくすることなく、従って誤消去を防止し
て安定な読み出し特性を得ることができる。
らないので、読み出し時の非選択セルでの制御ゲート電
極をそれ程大きくすることなく、従って誤消去を防止し
て安定な読み出し特性を得ることができる。
第６図は、本発明の他の実施例のメモリアレイを第１図
に対応させて示したものである。この実施例では、ＮＡ
ＮＤセルのソース側の第２の選択ＭＯＳトランジスタＳ
２を複゛数個のセルの共通に設けている。
に対応させて示したものである。この実施例では、ＮＡ
ＮＤセルのソース側の第２の選択ＭＯＳトランジスタＳ
２を複゛数個のセルの共通に設けている。
第７図はこの実施例での消去モードでの波形図である。
先の実施例と同様に消去モードでは、選択ＭＯＳトラン
ジスタＳ１．Ｓ２をオフとして、基板反転層のみからの
浮遊ゲートへの電子注入を利用する。従ってこの実施例
でも先の実施例と同様の効果が得られる。
ジスタＳ１．Ｓ２をオフとして、基板反転層のみからの
浮遊ゲートへの電子注入を利用する。従ってこの実施例
でも先の実施例と同様の効果が得られる。
本発明は上記実施例に限られない。例えば以上の実施例
では、４つのメモリセルが直列接続されてＮＡＮＤセル
を構成する場合を説明したが、ＮＡＮＤセルを構成する
メモリセル数は任意である。その池水発明は、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。
では、４つのメモリセルが直列接続されてＮＡＮＤセル
を構成する場合を説明したが、ＮＡＮＤセルを構成する
メモリセル数は任意である。その池水発明は、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。
［発明の効果］
以上述べたように本発明によれば、基板と浮遊ゲート間
でのトンネリングのみを利用して書込みおよび消去を可
能としたＮＡＮＤセルを用いて、高い信頼性を実現し、
特に消去モードではソース。
でのトンネリングのみを利用して書込みおよび消去を可
能としたＮＡＮＤセルを用いて、高い信頼性を実現し、
特に消去モードではソース。
ドレインをフローティグ状態に保ってしきい値の変化を
抑制することにより、安定した読み出しを可能としたＥ
２ ＦＲＯＭを得ることができる。
抑制することにより、安定した読み出しを可能としたＥ
２ ＦＲＯＭを得ることができる。
第１図は、本発明の一実施例のＥＰＲＯＭのメモリアレ
イを示す図、第２図はそのＮＡＮＤセルの平面図、第３
図（ａ）（ｂ）は第２図のＡ−Ａ’、Ｂ−Ｂ’断面図、
第４図はこの実施例のＥＰＲＯＭの消去および書込み動
作を説明するための信号波形図、第５図はこの実施例の
セルでの書込みおよび消去特性を比較例と共に示す図、
第６図は本発明の他の実施例のメモリアレイを示す図、
第７図はその消去動作を説明するための信号波形図であ
る。 １・・・シリコン基板、４・・・浮遊ゲート、６・・・
制御ゲート、８・・・ビット線、９・・・ソース、ドレ
イン拡散層、Ｍ （Ｍｌ、Ｍ２、−）−メモリセル、Ｓ
１＋Ｓ２・・・選択ＭＯＳトランジスタ、ＢＬ （ＢＬ
ｌ。 Ｂ Ｌ２． −） −１：’ ット線、Ｗ Ｌ （Ｗ
Ｌ １ 、 Ｗ Ｌ ２１・・・）・・・ワード線。 出願人代理人 弁理士 鈴江武彦
イを示す図、第２図はそのＮＡＮＤセルの平面図、第３
図（ａ）（ｂ）は第２図のＡ−Ａ’、Ｂ−Ｂ’断面図、
第４図はこの実施例のＥＰＲＯＭの消去および書込み動
作を説明するための信号波形図、第５図はこの実施例の
セルでの書込みおよび消去特性を比較例と共に示す図、
第６図は本発明の他の実施例のメモリアレイを示す図、
第７図はその消去動作を説明するための信号波形図であ
る。 １・・・シリコン基板、４・・・浮遊ゲート、６・・・
制御ゲート、８・・・ビット線、９・・・ソース、ドレ
イン拡散層、Ｍ （Ｍｌ、Ｍ２、−）−メモリセル、Ｓ
１＋Ｓ２・・・選択ＭＯＳトランジスタ、ＢＬ （ＢＬ
ｌ。 Ｂ Ｌ２． −） −１：’ ット線、Ｗ Ｌ （Ｗ
Ｌ １ 、 Ｗ Ｌ ２１・・・）・・・ワード線。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）半導体基板上に浮遊ゲートと制御ゲートが積層さ
れ、浮遊ゲートと基板の間でトンネル電流により電荷の
やりとりをして書込みおよび消去を行う書替え可能なメ
モリセルが複数個ずつ直列接続されたＮＡＮＤセルを構
成してマトリクス状に配列され、前記消去動作は、前記
ＮＡＮＤセルのドレインおよびソースをフローティング
状態に保って制御ゲートに“Ｈ”レベル電位を与えるこ
とにより行うようにしたことをことを特徴とする不揮発
性半導体メモリ装置。 - （２）前記ＮＡＮＤセルのドレインおよびソースは、そ
れぞれ第１および第２の選択ＭＯＳトランジスタを介し
てビット線および接地電位に接続され、前記消去動作は
前記第１および第２の選択ＭＯＳトランジスタをオフと
して前記各ワード線に“Ｈ”レベル電位を与えることに
より行う特許請求の範囲第１項記載の特許請求の範囲第
１項記載の不揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29085387A JP2635630B2 (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
| DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
| KR1019880011972A KR950004865B1 (ko) | 1987-09-18 | 1988-09-16 | Nand셀구조를 갖는 불휘발성 반도체기억장치 |
| US08/312,072 US5508957A (en) | 1987-09-18 | 1994-09-26 | Non-volatile semiconductor memory with NAND cell structure and switching transistors with different channel lengths to reduce punch-through |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29085387A JP2635630B2 (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133290A true JPH01133290A (ja) | 1989-05-25 |
| JP2635630B2 JP2635630B2 (ja) | 1997-07-30 |
Family
ID=17761336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29085387A Expired - Lifetime JP2635630B2 (ja) | 1987-09-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635630B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
| US5511022A (en) * | 1988-12-15 | 1996-04-23 | Samsung Electronics Co., Ltd. | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
-
1987
- 1987-11-18 JP JP29085387A patent/JP2635630B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511022A (en) * | 1988-12-15 | 1996-04-23 | Samsung Electronics Co., Ltd. | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2635630B2 (ja) | 1997-07-30 |
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