KR100537816B1 - 디코드 경로를 멀티플렉싱함에 의해 판독 및 기입동작을 동시에 인에이블하는 비휘발성 메모리 - Google Patents

디코드 경로를 멀티플렉싱함에 의해 판독 및 기입동작을 동시에 인에이블하는 비휘발성 메모리 Download PDF

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Abstract

비휘발성 메모리가 판독과 기입동작 사이에서 단일 X-디코드 경로를 시간 멀티프렉싱함으로써 동시적인 판독 및 기입동작을 할 수 있게 한다. 이는 적절한 타이밍 신호를 이용 또는 제1 동작동안 제1 워드라인을 저장/래칭하고, 이어서 제2 동작이 어드레스를 로딩하고 제2 워드라인을 억세스할 수 있도록 x- 디코드 경로를 버림으로써 달성된다.

Description

디코드 경로를 멀티플렉싱함에 의해 판독 및 기입동작을 동시에 인에이블하는 비휘발성 메모리{NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND WRITING BY TIME MULTIPLEXING A DECODE PATH}

도 1은 본 발명에 따른 메모리디바이스의 블록도

도 2는 도 1에 기술된 x디코더(120)의 상세 블록도.

도 3은 도 2에 도시된 디코드 로직(202)의 상세도.

도 4는 도 3에 도시된 디코드 로직회로(234)의 개략도.

도 5는 도 3에 도시된 워드라인 선택회로(24)의 개략도.

도 6은 도 1의 메모리디바이스를 어떻게 프로그램하는지 나타낸 플로우 차트.

도 7은 도 1에 있는 상태머신이 어떻게 프로그래밍 시퀀스를 수행하는지를 설명한 플로우 차트.

도 8은 도 1의 메모리디바이스를 어떻게 소거하는지를 나타낸 플로우차트.

도 9A 및 도 9B는 도 1의 상태머신이 어떻게 소거시퀀스를 수행하는지를 설명한 플로우차트.

도 10은 본 발명의 동시 판독/기입 능력을 설명한 타이밍도.

도 11은 본 발명에 따른 메모리디바이스의 제2실시예를 나타낸 블록도.

도 12는 도 11에 도시된 메모리디바이스에서 사용하기에 적당한 메모리셀의 하나의 표준 어레이를 도시한 도면

도 1에는 판독 및 기입동작을 동시에 인에이블하는 비휘발성 메모리디바이스(100)이 도시되어 있다. 상기 메모리디바이스(100)는 외부 어드레스 입력(EXT_addr), 8비트 데이터 입력/출력(데이타), 파워입력들(미도시) 및 제어입력들로 구성된다.

상기 제어입력들은 칩 인에이블(ce), 출력 인에이블(oe) 및 기입 인에이블(we)로 구성된다. 상기 칩 인에이블신호(ce)는 칩의 제어로직과 입력 버퍼들을 활성화시킨다. 칩 인에이블(ce)이 인가되지 않았을 때 메모리디바이스는 스탠바이모드에서 동작한다. 칩 인에이블(ce)은 적어도 어드레스 천이검출기(102)와 상태머신 및 제어로직(104)에 의해 수신된다. 출력 인에이블(oe)은 판독 싸이클동안 I/O버퍼를 통하여 디바이스의 출력들을 게이트시키기 위하여 사용된다. 기입 인에이블(we)은 메모리디바이스의 기입기능을 인에이블시키기 위하여 사용된다.

출력 인에이블(oe) 및 기입 인에이블(we)은 모두 상태머신과 제어로직(104)에 의해 수신된다. 제1실시예에서, 도 1의 모든 구성요소들은 단일 집적회로 칩에 포함된다.

어드레스 입력(EXT_addr)은 트랜지스터(106)와 어드레스 천이검출기(102)로 출력된다. 트랜지스터(106)는 인버터(108)의 출력과 트랜지스터(110)에 접속된다. 상기 트랜지스터(106)의 게이트는 인버터(112)의 출력에 접속된다. 인버터(108)의 출력은 인버터(114)(116)의 입력에 접속되며, 인버터(116)의 출력은 인버터(108)의 입력에 접속된다. 인버터(114)의 출력(addr)은 X 디코드(120), Y 디코드(122) 및 Y 디코드(124)에 접속된다. 이때, 어드레스(EXT_addr)는 다수의 비트들을 포함하고 있다. 따라서, 회로는 각 비트를 위한 일련의 구성요소들을 포함하며, 인버터(114)의 출력은 디코더들로 적절히 전송될 다수의 비트들을 포함하고 있다.

뱅크 0과 뱅크 1 은 메모리셀들의 어레이들(또는 세트들)이다. 또한 다른 비활성메모리들도 본 발명의 범위내에 있다. 2개의 뱅크들이 도 1 에 기술되었지만 본 발명은 2개 이상의 뱅크들로 이루어질 수 있다. 예를 들면, 많은 뱅크들이 포함될 수 있는데, 각 뱅크는 X 디코드(120)를 공유하고 자신의 Y 디코드로직을 갖는다. 메모리셀들의 각 뱅크는 하나 또는 그 이상의 섹터들로 구성되며, 각 섹터는 일련의 메모리셀들로 구성된다. 본 발명은 셀을 뱅크 또는 섹터로 구성하지 않은 디자인에 사용될 수 있다.

뱅크 0 을 위한 어드레스 디코드로직은 X 디코드(120) 및 Y 디코드(122)로 구성된다. 상기 X 디코드(120)는 양 뱅크들을 위한 워드라인 디코드 로직 및 섹터 디코드 로직으로 구성된다. 뱅크 1 을 위한 어드레스 디코드 로직은 X 디코드(120) 및 Y 디코드(124)로 구성된다. 제 1 실시예에서, 디코더들 또는 다른 회로들은 디코드될 어드레스를 저장하기 위하여 래치를 포함할 수 있다. 어드레스 천이 검출기(102)는 외부어드레스(EXT_addr)를 입력받아 외부 어드레스(EXT_addr)가 변할때 자신의 출력(loadxr)을 발생한다. 따라서 loadxr은 판독동작동안 출력되며, 다른 내부 동작들이 수행될 수 있어도 출력된다. 상기 신호(loadxr)는 판독싸이클에 최고의 우선권이 주어질 수 있기 때문에 기입동작동안 처리될 것이다.

외부 어드레스(EXT_addr)는 메모리디바이스에 외부적으로 발생된 어드레스이다. 예를 들어, 메모리디바이스를 억세스하는 프로세서가 외부 어드레스를 발생할 수 있다. 상기 어드레스 천이검출기(102)의 출력은 인버터(130), 상태머신 및 제어로직(104)과 X 디코드(120)에 접속된다. 상기 인버터(130)의 출력은 앤드게이트(132)의 제 1 입력에 접속되며, 상기 앤드게이트(132)의 제 2 입력은 상태머신 및 제어로직(104)에 의해 발생된 신호(sm_atd)이다. 상기 앤드게이트(132)의 출력(loadxw)은 X 디코드(120), 인버터(112)의 입력 및 트랜지스터(110)의 게이트로 전송된다. 상기 전송은 신호가 다른 회로의 소자들을 경유하여 직/간접적으로 전파되고 전달됨을 의미한다.

상기 신호(loadxw)는 새로운 기입어드레스가 발생되었음을 나타내며, 그로인하여 기입 동작이 수행된다. 상태머신 및 제어로직(104)는 기입동작동안 어드레스를 발생하기 위하여 어드레스 시퀀서(sequencer)(또는 다른 어드레스 발생기)를 포함한다. 상기 상태머신 및 제어로직(104)에 발생된 어드레스는 SM_addr로 나타내어진다. 어드레스(SM_addr)가 변하면, 신호(SM_atd)가 상태머신 및 제어로직(104)에 의해 출력된다. 상태 어드레스(SM_addr)는 트랜지스터(110)로 입력된다.

사용자가 메모리(100)를 억세스할 때 어드레스가 EXT_addr에 제공된다. 어드레스 천이 검출기(102)는 loadxr에서, loadxw가 로직 "0"으로 되도록 하여, 트랜지스터(110)를 턴오프, 트랜지스터(106)를 턴온시키기 위한 로직 "1"을 발생하며, 그러므로써, 디코딩을 위한 EXT_addr가 선택된다. 따라서, 신호(addr)는 외부 어드레스(EXT_addr)를 디코더들로 운반한다. 만약, EXT_addr에 제공된 새로운 어드레스가 없고, 상태머신 및 제어로직(104)에 의해 발생된 새로운 어드레스가 존재하면, SM_atd는 로직 "1"이 되고, loadxr은 로직 "0"가 될 것이다. 따라서, loadxw는 로직"1"이 되고, 트랜지스터(110),(106)는 각각 턴온 및 턴오프되며, 이로 인하여 디코딩을 위한 SM_addr이 선택된다. 따라서, 신호(addr)는 상태머신 발생 어드레 SM_addr을 상기 디코더들로 운반한다.

도 1에 3 입력 즉, 부스터(booster) 0(142), VPXGG 펌프(144) 및 VCC가 도시되어 있다. VPXGG 펌프(144)는 워드라인을 경유하여 선택된 플래시 메모리셀의 제어게이트에 조정된 양의 전위를 발생하여 제공하기 위한 양의 전원공급디바이스이다. 이 기술분야에서 알려진 많은 다른 전압펌프들도 본 발명에서 사용될 수 있다. VPXGG 펌프(144)에 포함될 수 있는 한 기술의 상세한 설명이 미합중국 특허번호 5,291,446, '조정된 양의 전위를 제어하기 위한 조정회로를 갖는 Vpp 파워 서플라이'에서 개시되어 있는데, 이는 참고문헌으로서 본 출원에 인용한다.

부스터 0(142)는 판독동작동안 워드라인을 부스트하기 위하여 사용된다. 멀티플렉서(140)는 상태머신 및 제어로직(104)으로부터 제어신호를 입력받아, X 디코더(120)를 경유하여 뱅크 0 의 워드라인으로 전송하기 위하여 자신의 3 입력중의 하나를 선택한다. 멀티플렉서(140)의 출력은 VPXG0 로 표시된다. 도 1 에는 간략화를 위하여 멀티플렉서에 접속된 3 입력(142, 144, VCC)만이 도시되어 있다. 보다 상세한 설명이 1995년 11월 17일에 출원된 미합중국 특허번호 08/560,459 의 "고속 3-상태 부스터회로"에 개시되어 있는데, 이는 참고문헌으로서 본 출원에 인용한다. 또한 이 기술분야에서 알려진 많은 부스터회로 및 선택회로들이 본 발명에 사용될 수 있다.

또한 도 1 은 3 입력 즉 부스터1(146), VPXGG 펌프(144) 및 VCC를 갖는 멀티플렉서(148)를 포함한다. 부스터1 (146)는 부스터 0(142)와 유사하다. 멀티플렉서(148)는 멀티플렉서(140)와 유사하며, 상태머신 및 제어로직(104)로부터 자신의 선택신호를 수신한다. 상기 멀티플렉서(148)의 출력은 VPXG1이며, 뱅크 1 의 워드라인으로 전송된다. 멀티플렉서(140), (148)의 목적은 메모리셀의 특정 뱅크상에서 수행되는 동작에 따라 전압을 스위치하기 위함이다.

VPPIG 펌프(152)는 메모리 셀의 드레인으로 고전압을 통과시키기 위하여 사용된 고전압 펌프이다. 상기 VPPIG 펌프(152)의 출력은 멀티플렉서(150), (154)로 입력된다. 또한 상기 두개의 멀티플렉서(150), (154)는 입력으로 VCC를 가지며, 상태머신 및 제어로직(104)로부터의 신호에 근거하여 입력들 사이에서 스위치한다. 상기 멀티플렉서(150), (154)의 출력은 각각 VPPI0 및 VPPI1 이다. 정상 판독동작동안, VPPI1 및 VPPI0는 VCC에 접속된다. 상기 VPPI0는 트랜지스터(162)의 게이트에 접속되고, VPPI1은 트랜지스터(164)의 게이트에 접속된다. 상기 트랜지스터(162)의 소스는 Y 디코드(122) 및 멀티플렉서(180),(182)에 접속되며, 트랜지스터(162)의 드레인은 Dpump(170) 및 트랜지스터(164)의 게이트에 접속된다. 상기 Dpump(170)는 드레인 파워 서플라이이다. 이 기술분야에서 알려진 다양한 드레인 파워 서플라이들이 본 발명에 사용될 수 있다.

한가지 표준 드레인 파워 서플라이는 미합중국 특허번호 5,263,000에 기술된 Van Buskirk의 "드레인 파워 서플라이"에 개시되어 있으며, 이는 참고 문헌으로서 본 출원에 인용한다. 트랜지스터(164)의 소오스는 멀티플렉서(180), (182) 및 Y 디코드(124)에 접속된다. 멀티플렉서(180),(182)로의 접속은 뱅크 0 과 뱅크 1로부터 데이타를 판독하기 위한 경로를 제공한다. 멀티플렉서(180)는 상태머신 및 제어로직(104)으로부터 선택제어신호를 입력받아, 판독감지증폭기(184)로 전송하기 위한 2개의 입력신호중의 하나를 선택적으로 선택한다.

멀티플렉서(182)는 상태머신 및 제어로직(104)으로부터 선택제어신호를 입력받아, 검증 감지증폭기(186)으로 2개의 입력중의 하나를 선택적으로 전송한다. 뱅크 0 또는 뱅크 1 로부터의 데이타는 판독 감지증폭기(184) 또는 검증 감지증폭기(186)로 전송될 수 있다. 상기 두 감지증폭기들은 상태머신 및 제어로직(104)와 통신한다. 뱅크 0 로부터의 데이타가 판독감지증폭기(184)로 전송되는 동안 뱅크 1 로 부터의 데이타는 검증 감지증폭기(186)로 전송될 수 있고, 뱅크 0 으로부터의 데이타가 검증 감지증폭기(186)로 전송되는 동안 뱅크 1로부터의 데이타는 판독감지증폭기(184)로 전송될 수 있다.

상기 검증 감지증폭기(186)의 출력은 상태머신 및 제어로직(104)로 전송되어, 특정 바이트가 프로그램 또는 소거된 것을 검증하기 위하여 사용된다. 따라서, 기입과정이 다른 뱅크에서 수행되는 동안 데이타가 한 뱅크로부터 판독될 수 있다. 다른 실시예에서, 두 뱅크 사이에서 다중화된 입력을 갖는 하나의 감지증폭기는 판독 및 검증을 위하여 사용될 것이다.

판독 감지증폭기(184)로부터의 데이타는 멀티플렉서(192)로 출력된다. 상기 멀티플렉서(190)의 제 2 입력은 상태머신 및 제어로직(104)에서 출력된 상태정보를 포함하며, 상기 멀티플렉서(190)의 선택신호는 상태머신 및 제어로직(104)에 의해 제공된다. I/O 버퍼(192)는 데이타를 출력하고, 메모리디바이스(100)로 데이타를 수신하기 위하여 사용된다. 뱅크들중의 한 뱅크에서 판독이 수행되는 동안 멀티플렉서(190)는 판독 감지증폭기(184)의 출력을 I/O 버퍼(192)로 전송한다. 소거 또는 프로그램 시퀀스동안, 멀티플렉서(190)는 외부 프로세서가 수행되는 소거 또는 프로그램과 관련된 상태에 대해 메모리 디바이스(100)를 검사할 수 있도록 I/O 버퍼(192)로 상태정보를 전송할 것이다.

또한 메모리디바이스(100)는 상태머신 및 제어로직(104)에 의해 선택된 뱅크 0 또는 뱅크 1 의 워드라인을 경유하여 선택된 메모리셀의 게이트를 제어하기 위해 비교적 높은 네거티브 전압을 발생하는 네거티브 펌프(194)를 포함한다. 따라서, 네거티브 펌프(194)는 X 디코드(120)와 통신한다. 상기 네거티브 펌프의 일예는 1996년 2월 15일에 출원된 미합중국 특허 출원번호 08/559,705, 저 전원 네거티브 차지펌프에 기재되어 있으며, 이는 참고문헌으로서 본 출원에 인용한다.

상태머신 및 제어로직(104)은 판독, 프로그램 및 소거동작을 제어한다. 뱅크 0 과 뱅크 1 사이에서 선택하기위해 사용되는 많은 선택라인들이 상태머신 및 제어로직(104)에 의해 제어된다. 메모리 디바이스(100)는 그 내부에 수록된(embedd) 프로그래밍 시퀀스 및 소거 시퀀스를 이용하여 프로그램 및 소거된다. 상기 수록된 시퀀스는 프로세서가 프로그램 또는 소거동작을 개시할 수 있도록 하며, 프로그램 및 소거시퀀스가 수행되는 동안 다른 작업(task)를 수행할 수 있도록 한다. 상기 프로그램 및 소거 시퀀스는 어느 한 시퀀스의 개시를 관리하기 위하여 명령 레지스터를 사용하는 상태머신 및 제어로직(104)에 의해 제어된다.

상기 소거 및 프로그래밍 동작은 명령 레지스터를 통하여 단지 억세스되며, 상기 명령레지스터는 디바이스 동작을 관리하는 내부 상태머신을 제어한다. 명령들이 메모리디바이스(100)의 데이타 입력을 통해 명령레지스터에 기입된다. 하나의 실시예에서, 뱅크 0 는 14개의 섹터(섹터 0 - 섹터 13)로 구성되며, 각 섹터는 64K 바이트를 갖는다. 뱅크 1 은 두개의 섹터(섹터 14와 섹터15)로 구성되며, 이들 두 섹터는 64K 바이트를 포함한다. 다양한 실시예들은 다른 수의 섹터, 섹터당 다른 수의 바이트를 포함하는 뱅크 0 과 뱅크 1에 대한 다른 적절한 배열을 포함할 수 있다. 부가적으로, 데이타는 바이트, 워드 또는 다른 적절한 량으로 억세스될 수 있다.

도 2는 X 디코드(120)의 상세도이다. 디코드 로직(202)의 제 1 레벨은 그의 입력으로서 어드레스(addr)를 수신한다. 이 실시예에서, X 디코드(120)는 13개의 어드레스비트를 수신할 수 있고, 반면에 Y 디코드는 6 개의 어드레스 비트를 수신할 수 있다. 디코드 로직(202)의 제 1 레벨은 어드레스를 디코드하고, 5세트의 디코드 신호 즉, 16비트 sel[15:0], 8비트 xt[7:0], 4비트 z2[3:0], 4비트 z1[3:0] 및 4 비트 z0[3:0]를 발생한다. 상기 신호(sel[15:0])는 16개의 섹터중의 하나를 선택하기 위하여 사용된다. 예를 들면, 만약 어드레스가 제 1 섹터에서 한 바이트를 억세스하면, sel[0]가 표명(assertion)되고 sel[15:1]은 표명되지 않는다. 상기 신호들(xt[7:0], z2[3:0], z1[3:0] 및 z0;3:0])은 선택된 섹터에서 특정 워드라인을 선택하기 위하여 사용된다. 예시 목적으로 각 섹터가 64k 바이트를 저장하고, 워드라인당 128 바이트가 존재 한다고 가정하면, 섹터당 512 워드라인이 존재한다.

디코드 로직(202)의 제 1 레벨의 출력은 섹터레벨 디코드로직으로 출력된다. 따라서, 16 섹터가 존재하며, 따라서 16 섹터레벨 디코드로직 회로가 존재한다. 디코드로직(204)은 제 1 섹터를 위한 섹터 레벨 디코드 로직회로를 나타내며, 디코드 로직(206)은 제 2 섹터를 위한 섹터 레벨디코드 로직회로를 나타낸다. 그리고, 디코드 로직(208)은 제 16 섹터를 위한 섹터레벨 디코드로직 회로를 나타낸다.

16개의 섹터 레벨 디코드 로직회로는 유사하며 도면의 한 페이지에 나타나지 않을 수 있기 때문에, 제 3내지 제 15 섹터를 위한 섹터 레벨 디코드 로직회로를 나타내기 위하여 세개의 점이 도시되었다. 상기 각 섹터 레벨 디코드 로직회로는 구조적으로 유사하지만, 약간씩 다른 입력 및 출력을 갖는다. 각 섹터레벨 디코드 로직회로는 xt[7:0], z2[3:0], z1[3:0], zo[3:0]), loadxw및 loadxr을 수신한다. 부가적으로 각 섹터레벨 디코드 로직회로는 적당한 섹터 선택신호 sel[15:0]를 수신한다. 제 1 섹터(204)를 위한 섹터레벨 디코드 로직회로는 sel[0]를 수신하고, 제 2 섹터(206)를 위한 섹터레벨 디코드 회로는 sel[1]는 수신하고,...16번째 섹터(208)를 위한 섹터레벨 디코드 로직회로는 sel[15]를 수신하다.

각 섹터는 512 워드라인을 사용하기 때문에, 각 섹터레벨 디코드 로직회로는 512 워드라인을 출력한다. 예를 들면, 제 1 섹터를 위한 섹터레벨 디코드 로직회로(204)는 워드라인 w10[511:0]를 출력하고, 제 2 섹터를 위한 섹터레벨 디코드 로직회로(206)는 워드라인 w11[511:0]를 출력하고,...제 16 섹터를 위한 섹터레벨 디코드 로직회로(208)는 워드라인 w115[511:0]를 출력한다. 도 3 은 상기 제 1 섹터(204)를 위한 섹터레벨 디코드 로직회로의 상세도이다. 섹터 선택신호 sel[0]는 트랜지스터(220)와 앤드게이트(232)의 제 1 입력에 접속되고, 상기 트랜지스터(220)는 또한 인버터(222)의 입력 및 인버터(224)의 출력에 접속된다. 상기 인버터(222)의 출력과 인버터(224)의 입력은 앤드게이트(226)의 하나의 입력에 접속된다.

상기 신호(loadxr)는 앤드게이트(226)의 다른 입력에 접속되고, 신호(loadxw)는 트랜지스터(220)의 게이트 및 노아게이트(228)의 제 1 입력에 접속된다. 상기 앤드게이트(226)의 출력은 노아게이트(228)의 제 2 입력에 접속되고, 노아게이트(228)의 출력은 인버터(230)로 출력된다. 상기 인버터(230)의 출력은 앤드게이트(232)의 제 2 입력에 접속되고, 상기 앤드게이트(232)의 출력은 selx로 표시된다. 따라서, 신호(selx)는 제 1 섹터가 선택되고 loadxw 또는 loadxr이 표명될 때 표명된다.

만약, 상태머신 및 제어로직(104)이 적당한 sel라인, 예를 들면 sel[0]으로 표명된 loadxw를 미리 가짐으로써 기입를 위한 섹터를 선택하면, 인버터(222)로부터 앤드게이트(226)로의 입력은 로우(low)가 되어, loadxr가 앤드게이트(226)의 출력을 변화시키지 않음이 주목된다. 따라서, 동일 섹터는 기입이 수행되는 동안 판독를 위하여 억세스될 수 없다.

섹터레벨 디코드 로직회로는 64 개의 제 3 레벨 디코드 로직회로를 포함한다. 각 3 레벨 디코드 로직 회로는 selx를 수신하며, 또한 z2[3:0]의 1 비트, z1[3:0]의 1 비트 및 z0[3:0]의 1 비트를 수신한다. 표 1(a),(b),(c)에는 z2[3:0], z1[3:0], z0[3:0] 의 비트가 제 3 레벨 디코드 회로(xin0, xin1, xin2, ..., xin 62, xin63)에 의해 수신되는 것이 도시되어 있다.

각 제 3 레벨 디코드 로직회로는 Xin #로 표시된 출력을 갖는데, 첫번째 제 3 레벨 디코드 로직회로(234)는 Xin0로 표시된 출력을 갖으며, 두번째 제 3 레벨 디코드 로직회로(236)는 Xin1으로 표시된 출력을 가지며,...64번째 제 3 레벨 디코드 로직회로(238)는 Xin63으로 표시되는 출력을 갖는다. 신호 z2, z1 및 z0는 제 3레벨 디코드 로직 회로들중 하나를 선택하는데 사용된다. 각 제 3 레벨 디코드 로직회로는 8 워드라인과 관련되어 있기 때문에, z2, z1 및 z0 는 8 워드라인의 그룹을 선택하기 위하여 사용된다.

각 워드라인을 위한 워드라인 선택회로가 있다. 각 제 3 레벨 디코드 로직회로는 8 워드라인과 연관되어 있기 때문에, 제 3 레벨 디코드 로직회로의 출력(Xin#)은 8 워드라인 선택회로에 접속된다. 도 3 에는 240...242로 표시된 8 워드라인 선택회로에 접속된 제 3 레벨 디코드 로직회로(234)가 도시되어 있다. 제 3 레벨 디코드 로직회로(236)는 244...246으로 표시된 8 워드라인 선택회로에 접속되고, 제 3 레벨 디코드 로직회로(238)는 248...250으로 표시된 8 워드라인 선택회로에 접속된다. 각 워드라인 선택회로는 구조적으로 동일하지만 다른 입력을 가지며, 다른 워드라인에 접속된다. Xin0를 통하여 제 3 레벨 디코드 로직회로(234)에 접속된 8 워드라인 선택회로는 모두 selx를 수신하지만 신호 xt[7:0]에 의해 차별화된다. 즉, 첫번째 워드라인 선택회로(240)은 xt[0]를 수신하고 워드라인 w10[0]에 접속되며, 두번째 워드라인 선택회로는 xt[1]를 수신하여 워드라인 w10[1]에 접속되고,...제 8 워드라인 선택신호(242)는 xt[7]을 수신하고 워드라인 w10[7]에 접속된다. 각 워드라인의 표시는 다음의 포멧 w1#(%)를 사용한다. 여기서 #은 섹터를 나타내고 %는 섹터를 위한 워드라인 수를 나타낸다. 상기 신호(z2, z1 및 z0)는 제 3 레벨 디코드 로직회로를 선택하며, 그로인하여 선택이 8 개의 워드라인으로 국한된다. 상기 신호(xt)는 상기 8개 워드라인 세트로부터 특정한 하나의 워드라인을 선택하기 위하여 사용된다.

도 4 는 제 3 레벨 디코드 로직회로(234)의 개략도이다.

상기 신호 z0[0]는 트랜지스터(270)의 게이트에 접속되고, 신호 z1[0]는 트랜지스터(272)의 게이트에 접속된다. 그리고 신호 z2[0]는 트랜지스터(274)의 게이트에 접속된다. 신호(selx)는 트랜지스터(276)의 게이트에 접속되고, 트랜지스터(270)는 접지와 트랜지스터(272)사이에 접속된다. 트랜지스터(274)는 트랜지스터(276),(272)사이에 접속되고, 상기 트랜지스터(276)의 드레인은 Xin0로 표시된다.

도 5 는 워드라인 선택회로(240)의 개략도이다. 신호(xin0)는 트랜지스터(288)에 접속되며, 트랜지스터(288)의 게이트는 xt[0]에 접속된다. 상기 트랜지스터(288)는 또한 트랜지스터(290),(292),(294), 트랜지스터(296)의 게이트 및 트랜지스터(298)의 게이트에 접속된다. 또한, 상기 트랜지스터(290)는 VCC 에 접속되며, 게이트는 selx에 접속된다. 상기 트랜지스터(298)는 워드라인 w10[0]와 VPXn 사이에 접속되고, 트랜지스터(296)는 XDSn과 워드라인 w10[0] 사이에 접속된다. 상기 트랜지스터(294),(292)의 게이트는 워드라인 w10[0]에 접속되고, 또한 트랜지스터(294)는 selx에, 트랜지스터(292)는 VPXn 에 접속된다. 상기 신호(VPXn)는 워드라인으로 스위치가능한 양의 전원이다. 한 실시예에서, VPXn은 프로그램을 위하여 9V, 다른 주기동안은 Vcc 그리고 소거를 위하여 OV로 된다. 신호(XDSn)는 소거를 위해 -9V이며, 워드라인으로 스위치가능한 음의 전원이다.

트랜지스터(288),(270),(272),(274) 및 (276)를 사용하는 풀다운경로는 트랜지스터(296)의 게이트에서 노드가 로우로 되게하기 위하여 트랜지스터(290) 보다 강해야만 함이 주목된다. 이것은 트랜지스터(290)가 아주 약해야 함을 의미하며, 그것은 트랜지스터(294)가, 워드라인이 선택되지 않았을 때, 예를 들면 트랜지스터(270,272,274,276 및 288)를 통한 경로가 오프되었을 때, 어떤 다른 트랜지스터도 그것에 대하여 대항함이 없이 트랜지스터(296)의 게이트에 접속된 노드가 하이로 풀(pull)될 수 있도록, 트랜지스터의 소스가 SELX에 접속된 이유이다. 트랜지스터(292,294,296 및 298)는 입력이 분리되어도 적정 전압레벨로 자신의 출력을 홀드(유지)하는 전기 디바이스로서 정의되는 전기적인 래치처럼 동작된다. 이 경우 트랜지스터(292,294,296 및 298)는 적정 전압(예를 들면 판독동작, 소거동작 또는 프로그램을 위한 전압)에서 워드라인을 홀드한다. 메모리디바이스의 사용자가 데이타를 판독하길 원하는 동작 동안, 새로운 어드레스가 EXT_addr로 제공된다. 어드레스 천이검출기(102)는 새로운 어드레스를 감지하여, 외부어드레스가 신호(ADDR)를 경유하여 디코더들로 향하게 한다. 어드레스 천이 검출기(62)가 새로운 어드레스가 있음을 결정할 때, loadxr이 출력된다.

X 디코더(120)는 적절한 워드라인을 선택하기 위하여 어드레스를 디코드하고, 선택된 워드라인은 구동되어 적정 전압레벨로 래치된다. 단지 loadxr 또는 loadxw의 유지시간(duration)동안에만, 새로운 워드라인이 선택되고 해제된다. 상기 워드라인들은 래치되는데, 이것은 다음 loadxr 또는 loadxw이 나타날때까지 어드레스정보가 홀드(또는 저장)됨을 의미한다.

도 1 에 도시된 실시예에서, 프로그래밍과 소거를 포함하는 기입과정은 상태 머신 및 제어로직(104)의 제어하에서 내부에 수록된 기입과정으로 수행된다. 상태머신 및 제어로직(104)이 새로운 어드레스를 발생할 때 loadxw 신호가 표명되고, 어드레스는 디코드되며 적절한 워드라인이 래치된다. 선택된 워드라인 정보가 래치되기 때문에 시스템은 사실상 동시에 판독시퀀스 및 기입 시퀀스에 의해 사용될 수 있도록 X 디코딩 경로를 기본적으로 타임 멀티플렉싱 한다. 하나의 실시예에서 판독시퀀스는 기입시퀀스에 대하여 우선수위를 갖기 때문에 loadxr은 loadxw를 저지할 수 있다. 이런일이 발생하면, 상태머신 및 제어로직(104)은 loadxr을 감지하여 loadxr이 완료된 후, loadxw를 재가동시킨다. 상기 loadxr은 일반적으로 다음 loadxr이 발생되기 전에 loadxw가 발생되는 시간을 확보하기 위하여 판독 억세스시간의 절반동안만 단지 활성상태로 된다.

Y 디코더는 이 기술분야에서 알려진 기술과 유사하다. 각 Y 디코더되는 어드레스된 셀이 그 Y 디코더와 관련된 뱅크내에 있는지 결정한다. 만약 그렇다면 Y 디코더는 적당한 비트라인을 선택한다. 본 발명의 X 디코더는 다양한 Y 디코드 기법들과 사용될 수 있다. 예를 들면, 본 발명은 X 디코더와 Y 디코더에서 동일한 기술을 사용한다. 즉 하나의 Y 디코더를 사용하고 적당한 비트라인을 래치한다.

각각 자체의 Y디코더를 갖는 2개의 뱅크를 포함하는 도 1의 실시예에서, 하나의 뱅크는 기입용으로 사용되고, 다른 하나는 판독용으로 사용된다. 만약, 하나의 Y디코더가 유일하게 존재하도록 X디코더의 기술이 적절하게 Y디코더에서 사용되면, 판독 및 기입이 메모리셀의 동일 뱅크에서 수행될 수 있다.

도 6에는 메모리디바이스(100)의 사용자가 뱅크 0 또는 뱅크 1에 바이트를 프로그램하는 과정이 도시되어 있다. 먼저, 사용자는 어떤 필요한 제어입력을 표명해야한다(과정 402). 즉, 사용자는 이 제어입력을 이용하여 메모리디바이스(100)를 프로그램 모드에 두어야한다. 사용자라는 용어는 메모리로의 억세스를 추구하는 프로세서 또는 다른 구성요소를 의미한다. 그 다음, 사용자는 수록된(embeded) 프로그램 셋-업 명령을 입력한 후(과정 404), 수록된 프로그램 명령을 입력한다(과정 406). 다른 대안적인 실시예들에서는 상기 과정(402,404 및 406)을 하나의 명령으로 결합하는 과정을 포함한다. 상기 수록된 프로그램 셋-업 명령은 어드레스된 바이트를 자동으로 프로그래밍한다. 상기 과정(406)이후에 상태머신 및 제어로직(122)은 수록된 프로그램 시퀀스를 수행한다. 수록된 프로그램 시퀀스가 수행되는 동안 사용자는 상태를 알기 위하여 메모리디바이스(100)를 검색할 수 있다(과정 408). 수록된 프로그램 시퀀스가 종료된 후 프로그램동작이 완료된다(과정 410).

도 7은 상태머신 및 제어로직(104)에 의해 제어되는 수록된 프로그램 시퀀스의 동작 흐름도이다. 사용자가 과정(404)에서 셋-업 명령을 기입할 때 상태머신은 과정(502)에서 셋-업명령을 수신한다. 사용자가 과정(406)에서 프로그램 명령을 기입하면 상태머신은 과정(504)에서 프로그램 명령을 수신한다. 이때, 사용자는 프로그램될 바이트의 어드레스를 어드레스 입력(102)에 기입한다. 이어서, 상태머신 및 제어로직(104)의 제어하에, 메모리디바이스(100)는 과정(506)에서 프로그램검증을 수행한다. 즉, 바이트를 프로그래밍하기전에 메모리디바이스는 바이트내에 있는 비트들이 이미 프로그램되었는지 결정한다. 만약, 필요한 비트가 이미 프로그램되었으면(과정 508) 나머지 프로그래밍 과정들을 수행할 필요가 없으며 프로그래밍은 종료된다(과정 510).

만약, 필요한 모든 비트가 이미 프로그램되지 않았으면 과정(512)에서 펄스 카운터가 초기화된다. 과정(514)에서, 프로그래밍 펄스가 필요한 비트들로 인가되어 프로그램된다. 과정(516)에서, 이 프로그램된 바이트는 검증된다. 즉, 프로그래밍이 성공적인지 아닌지가 결정된다. 과정(516)에서, 상기 디바이스는 각 뱅크로부터 바이트를 판독하여 감지증폭기(186)로 보낸다. 과정(518)에서 상태머신 및 제어로직(104)은 프로그램이 성공적인지 아닌지를 결정한다. 만약 프로그램이 성공적이면 프로그램 시퀀스는 완료되고(과정 502), 만약 프로그램이 성공적이지 못하면 펄스 카운터가 증분된다(과정 512). 이때, 상기 펄스 카운터는 상태머신 로직에 내장된다. 펄스 카운터가 증분된 후, 펄스 카운터가 최대 허용값에 도달되었는지 체크된다(과정 524). 한예의 최대 허용값의 기준은 250펄스이다. 만약 최대값에 도달되면 프로그램 시퀀스는 실패(fail)되고 메모리디바이스(100)는 정지된다(과정 526). 만약, 펄스 카운터가 최대값에 도달되지 않았으면 부가적인 펄스로 프로그래밍과정(과정 514)이 다시 수행된다. 상술한 바와같이 상기 흐름은 과정(516) 및 과정(518)으로 계속된다. 프로그램 동작동안, 상태머신은 어떤 섹터에 프로그램된 바이트가 있는지를 결정하기 위하여 어드레스를 사용한다. 그 바이트가 어떤 섹터에 있는지를 알게 됨으로써, 상기 상태머신은 바이트가 어떤 뱅크에 있느지를 알게 된다. 검증과정동안 상태머신 및 제어로직(182)은 검증 감지증폭기(816)에 그 데이터를 전송하기 위하여 멀티플렉서(182)로 하여금 적당한 뱅크의 출력을 선택하도록 한다. 또한, 상태머신 및 제어로직(104)은 멀티플렉서(140,148,150 및 154)로 정확한 제어신호들을 전송한다. 만약, 프로그램될 바이트가 뱅크 0에 있다면, 사용자는 뱅크 0를 판독할 수 없게 된다. 사용자는 프로그램 시퀀스가 완료될 때까지 계속하여 데이터를 검사할 수 있으며(과정 408), 그 때 사용자는 뱅크 0로부터 판독할 수 있다. 그러나, 프로그램 시퀀스가 뱅크 0를 위해 수행되는 동안 사용자는 뱅크 1으로부터 판독할 수 있다. 유사하게, 바이트가 뱅크 1에 프로그램되고 있는 동안 사용자는 뱅크 0로부터 판독할 수 있다.

도 8에는 사용자에 의해 수행되는 메모리디바이스(100)의 섹터소거과정이 도시되어 있다. 제1과정(602)은 적절한 제어입력을 인가하는 과정이다. 그 다음, 사용자는 수록된 소거 셋-업 명령을 전송한 후(과정 604) 수록된 소거명령을 전송한다(과정 606). 다른 실시예에서, 상기 과정(602,604 및 606)은 하나의 과정으로 결합될 수 있다. 상기 과정(606)이후에, 상태머신 및 제어로직(104)의 제어하에, 수록된 소거 시퀀스가 개시된다. 수록된 소거 시퀀스가 진행되는 동안, 사용자는 상태를 조사할 수 있다(과정 608). 하나의 실시예에서, 데이터비트들중 하나는 상태비트로서 표시될 것이다. 이 상태비트는 소거동작이 완료될 때까지 로직 0이 될 것이다. 소거동작이 완료되면, 상기 상태비트의 데이터는 정의된 시간주기동안 로직 1이 될 것이다. 수록된 소거시퀀스가 종료된 후 소거가 완료된다(과정 610).

도 9a 및 도 9b에는 상태머신 및 제어로직(104)에 의해 제어되는 수록된 소거시퀀스의 흐름도가 도시되어 있다. 사용자가 도 6의 과정(604)에서 수록된 소거 셋-업 명령을 기입할 때, 상태머신은 과정(712)에서 그 셋-업명령을 수신한다. 사용자가 과정(606)에서 수록된 소거명령을 기입하면, 상태머신은 과정(714)에서 소거명령을 수신한다. 이때, 사용자는 소거될 섹터의 어드레스를 어드레스 입력(EXT_addr)에 기입한다. 하나의 실시예에서, 메모리디바이스(100)는 사용자가 일시에 하나 이상의 섹터를 소거할 수 있도록 한다. 이 경우, 사용자는 하나 이상의 어드레스를 기입해야만 한다.

메모리디바이스(100)가 어떤 섹터를 소거하기 전에, 섹터에 있는 모든 비트는 프로그램되어져야 한다. 과정(716)에서 과정(734)까지는 소거전에 모든 바이트를 프로그래밍하는 과정의 일부이다. 과정(716)에서, 상태머신 및 제어로직(104)은 어드레스된 섹터내에 있는 첫 번째 바이트가 프로그램되었는지 검증한다. 즉, 첫 번째 바이트의 어드레스가 상태머신 및 제어로직(104)에 내장된 어드레스 시퀀서를 통하여 디코더로 전송된다. 어드레스된 데이터는 검증 감지증폭기(186)로 전송된다. 과정(718)에서, 상태머신 및 제어로직(104)은 바이트가 완전히 프로그램되었는지 (예를들면 그 바이트에서의 데이터가 00H으로 프로그램됨)결정한다. 만약 그 바이트에 대한 데이터가 완전히 프로그램되었으면, 상기 디바이스는 그 바이트가 섹터에 있는 마지막 어드레스였는지를 결정한다(과정 720).

만약, 그렇다면, 상기 섹터는 완전히 프로그램되고 상기 디바이스는 언제라도 소거를 시작할 수 있게 된다. 화살표(712)는 도 7A의 흐름도를 도 7B의 흐름도에 연결시킨다. 따라서, 마지막 어드레스가 과정(720)에 도달되었을 때 상기 흐름은 과정(721)을 따라 도 7에 도시된 과정들로 이동하게 된다. 만약 마지막 어드레스가 도달되지 않으면 상기 어드레스 시퀀서는 증분되고(과정722), 과정(716),(718)이 반복된다. 만약 과정(718)에서 상태머신 및 제어로직(104)이 상기 바이트가 프로그램되지않은 것으로 판명하면, 바이트는 다음 과정에서 프로그램된다. 과정(724)에서 펄스 카운터가 세트되고, 과정(726)에서 바이트가 프로그램된다. 과정(728)에서 상태머신 및 제어로직(104)은 바이트가 적절히 프로그램되었는지 검증한다. 만약 바이트가 과정(730)에서 적절히 프로그램되었으면, 상기 디바이스는 상기 바이트가 섹터에서 마지막 바이트인지 결정하기 위하여 과정(720)으로 진행한다. 만약 과정(730)에서 바이트가 적절히 프로그램되지 않았으면, 펄스 카운터가 증가된다(과정 732). 만약, 펄스 카운터가 자신의 최대값에 도달하면(과정 734), 메모리디바이스(100)는 정지되고, 만약, 펄스 카운터가 자신의 최대값에 도달하지 않으면, 시퀀스는 과정(726)으로 되돌아가 바이트를 프로그램하기 위한 다른 시도를 하게 될 것이다. 어드레스된 섹터에서 모든 바이트가 프로그램되면 섹터는 소거될 것이다.

과정(740)에서(도 9B), 어드레스 시퀀서는 섹터의 첫 번째 어드레스로 초기화되며, 펄스 카운터는 리셋된다. 과정(742)에서, 어드레스된 섹터는 플래시 메모리의 기술분야에서 알려진 통상의 방법을 사용하여 일거에 소거된다. 과정(744)에서, 상기 디바이스는 섹터에 있는 첫 번째 바이트가 초과소거되었는지 결정한다. 만약, 초과소거되지 않았으면 과정(746)에서 상기 디바이스는 초과소거(overerasure)가 고려되는 바이트가 섹터에 있는 마지막 바이트인지 결정한다. 만약, 섹터에 있는 마지막 바이트가 아니면, 어드레스 시퀀서(110)는 증분되고, 초과소거에 대해 다음 바이트가 체크된다. 만약 어떤 바이트가 초과소거된 것으로 판명되면, 과정(770)에서 초과소거를 보정하기 위하여 보정이 수행된다. 상기 보정은 초과소거된 플래시 메모리셀을 처리하기 위한 이 기술분야에서 알려진 많은 표준기술들중의 하나이다. 과정(770)이전에 펄스 카운터는 리셋되고, 과정(772)에서 시스템은 초과소거된 셀이 적절히 고정(fix)되었는지 검증한다. 만약, 누설전류가 존재하지 않으면(과정 774), 시퀀스는 과정(746)으로 복귀하여 이것이 섹터에 있는 마지막 바이트인지를 결정한다. 만약, 아직도 누설전류가 존재하면, 펄스카운터는 과정(776)에서 증분된다. 과정(778)에서, 상기 시스템은 펄스카운터가 자신의 최대값에 도달되었는지 결정한다. 만약, 그렇다면 시스템은 정지된다(과정 780). 만약, 펄스카운터가 자신의 최대값에 도달되지 않으면 시스템은 다시 초과소거 보정을 수행하기 위하여 과정(770)으로 복귀한다.

모든 바이트들이 초과소거되지 않은 것으로 판명된 후, 시스템은 바이트별로소거검증을 수행한다, 만약, 특정 바이트가 FFH이면, 이 특정 바이트에 대한 소거는 성공적이다(과정 750). 바이트가 성공적으로 소거된 것으로 판정한 후, 상태머신은 현재의 바이트가 섹터에 있는 마지막 바이트인지 결정한다(과정 754). 만약, 상기 바이트가 마지막 바이트라면, 소거가 완료되고(과정 756), 만약, 마지막 바이트가 아니면, 주소 어드레스 시퀀서는 증분되며(과정 758), 시퀀스는 다음 바이트를 검증하기 위하여 과정(750)으로 되돌아간다. 만약, 과정(752)에서 데이터가 FFH가 아닌 것으로 결정되면(예를들면 소거가 성공적이지 못함), 펄스 카운터는 과정(760)에서 증분된다. 만약, 펄스타운터가 자신의 최대값까지 증분되었다면(과정 762), 시스템은 정지된다(과정 764). 만약, 펄스 카운터가 자신의 최대값까지 증분되지 않으면 시스템은 과정(742)으로 되돌아간다.

상기에서 기술된 수록된 소거 시퀀스는 한 섹터의 소거에 대하여 기술하고 있다. 다른 실시예들들은 다수의 섹터 또는 섹터의 전체 뱅크를 소거하는 것을 포함한다. 각각의 다른 실시예에서 도 8, 9a 및 9b의 방법은 적절히 변경될 수 있다. 예를 들면, 각 섹터에 대한 사전 소거검증이 수행될 수 있으며, 일거 소거가 각 섹터를 검증하는것을 포함할 수 도 있다.

도 10은 본 발명의 잇점을 도시한 타이밍도이다.

예시적인 목적을 위하여, 사용자는 섹터 1에 대한 소거 시퀀스를 수행한다고 가정해보자. 상술한 바와 같이, 소거 시퀀스는 소거될 섹터에서 각 어드레스를 프로그래밍하고 검증하는 것을 포함한다. 도 10에는 메모리 셀로의 기입 억세스를 나타내는 시간(tw0, tw1, tw3,tw4....)이 도시되어 있다. 즉, tw0는 기입를 위하여 선택된 섹터에서 제1메모리 셀로의 제1기입 억세스를 나타내며, tw1은 기입를 위하여 선택된 섹터에서 두 번째 메모리 셀로의 제2억세스를 나타낸다. 시간(tw0)에서 loadxw는 제1기입를 위하여 표명되고(펄스 a), 시간(tw1)에서 loadxw는 제2기입을 위하여 표명된다(펄스 b). 이들 억세스는 프로그래밍 억세스 또는 검증억세스가 될 수 있다. 중요한 점은 각 억세스가 기입 어드레스를 발생하고 적절한 워드라인을 래칭하는 상태머신 및 제어로직(104)를 포함하고 있다는 점이다.

기입 시퀀스동안 사용자는 판독동작을 요구할 수 있다. 시간(tr0)은 제1판독 동작을 나타내고, 시간(tr0)에서 판독 어드레스는 EXT_addr에 제공된다. 약간의 지연후에(미도시) 어드레스 천이 검출기(102)는 loadxr(펄스 f)를 출력한다.

X 디코더(120) 및 적절한 Y 디코더가 적절한 메모리 셀을 억세스하기 위하여 사용된다. 적당한 워드라인이 래치되고 나머지 판독동작이 수행된다. 상술한 바와같이, 만약 loadxr이 표명되면, loadxw는 표명될 수 없다. loadxr이 펄스 f에서 발생되면 loadxw는 이미 표명된 상태이다. 따라서, loadxw는 인터럽트된다. 이것은 왜 펄스 b가 펄스 a보다 짧은 유지시간을 가져야하는지에 대한 이유이다.

loadxr은 판독억세스 시간의 반주기동안만 표명되기 때문에, 시간(tr0)에서 개시되는 전체 제1판독억세스의 적어도 중간(그 이상은 아님)인 시간(tw2)에서 기입 억세스가 시작되거나 재시작된다. 시간(tw2)에서 상태머신 및 제어로직(104)은 새로운 어드레스를 디코더로 제공하고, loadxw(펄스 c)를 표명한다. 상태머신으로부터의 어드레스(SM_addr)는 디코드되어, 적절한 워드라인이 래치된다. 따라서, 2개의 메모리셀이 동시에 즉, 하나는 판독를 위해 다른 하나는 기입을 위하여, 억세스될 수 있도록 타임 멀티플렉싱에 의해 2개의 워드라인이 단일 판독 억세스시간동안 래치된다. 시간(tw2)에서 기입 억세스를 위한 적절한 워드라인을 래치하는 하는것에 이어서 사용자는 시간(tr1)에서 다른 판독 억세스를 요구할 수 있다. 다시 새로운 어드레스가 EXT_addr로 나타나게 되고, loadxr(펄스 g)이 표명되고, 어드레스는 디코드되며, 적절한 어드레스가 래치된다. 이러한 과정은 동시적인 판독과 기입 동작을 계속적으로 허용한다.

도 11에는 동시적인 판독 및 기입동작을 허용하는 비휘발성 메모리디바이스(800)의 제2실시예가 도시되어 있다. 상기 비휘발성 메모리디바이스(800)는 이중 포트 구조를 포함하는 섹터로 세분된 메모리 어레이(822)를 포함한다. 일 실시예에서, 메모리디바이스(800)는 플래시 메모리이며, 기입동작은 플래시 메모리 셀의 프로그래밍동작 및 소거동작을 포함한다. 어드레스 입력(EXT_addr)은 트랜지스터(806)와 어드레스 천이 검출기(802)로 전송된다. 트랜지스터(806)는 인버터(808)의 입력 및 트랜지스터(810)에 접속된다. 상기 트랜지스터(806)의 게이트는 인버터(812)의 출력에 접속되고, 인버터(808)의 출력은 인버터(814),(816)의 입력에 접속된다. 인버터(816)의 출력은 인버터(808)의 입력에 접속되고, 인버터(814)의 출력은 x디코드(820) 및 Y디코드(824),(828)에 접속된다. 어드레스(EXT_addr)는 다수의 비트들을 포함한다고 가정해 보자. 그러므로써, 회로는 각 비트를 위한 일련의 구성성분들을 포함하며, 인버터(814)의 출력은 디코더로 적절하게 전송될 다수의 비트를 포함한다.

어드레스 천이 검출기(802)는 외부 어드레스(EXT_addr)를 수신하여, 외부 어드레스(EXT_addr)가 변할 때 자신의 출력을 표명한다. 어드레스 천이 검출기(802)의 출력(loadxr)은 인버터(830), X디코드(820) 및 상태머신 및 제어로직(844)에 접속된다. 상기 인버터(830)의 출력은 앤드게이트(832)에 접속되고, 상기 앤드게이트(832)의 제2 입력은 상태머신 및 제어로직(844)에 의해 발생된 신호(sm_atd)가 된다. 상기 상태머신 및 제어로직(844)은 상태머신 및 제어로직(104)과 유사한다. 앤드게이트9832)의 출력(loadxw)은 X디코드(820) 및 트랜지스터(810)의 게이트로 전송된다. 상태머신 및 제어로직(844)은 기입동작을 위해 어드레스를 발생하기 위한 어드레스 시퀀스를 포함한다.

상태머신 및 제어로직(844)에 의해 발생된 어드레스가 변할 때, 신호(sm_atd)가 상태머신 및 제어로직(844)에 의해 출력된다. 상태머신 및 제어로직(844)에 의하여 발생된 어드레스 SM_addr는 트랜지스터(810)로 전송된다. X 디코드(820)는 정확한 워드라인을 디코드 및 래치하기 위하여 어드레스, loadxr 및 loadxw를 수신한다. X 디코드(820)은 도 1의 X 디코드(120)과 유사하다. Y 디코드(824)는 어드레스를 수신하고 기입동작을 위한 적절한 비트라인을 선택 및 억세스하기 위하여 칼럼 선택(826)을 이용한다. Y 디코드(828)는 어드레스를 수신하고 판독동작을 위한 적절한 비트라인을 억세스하기 위하여 칼럼선택(830)을 이용한다. 기입동작동안, 셀 어레이 (822)로부터의 데이터가 칼럼선택(826)을 통하여 검증 감지증폭기(842)로 전송된다.

판독동작동안, 셀어레이(822)에서 판독된 데이터는 칼럼선택(830)을 통하여 판독 감지증폭기(834)로 전송된다. 상기 판독 감지증폭기(834)의 출력은 멀티플렉서(836)으로 전송되고, 멀티플렉서(836)의 출력은 디바이스(800)로부터의 출력을 위해 드라이버(838)로 전송된다.

적절한 데이터를 검증하고 가능게는 드라이버(838)를 통해 메모리디바이스의 사용자에게 상태 데이타를 전송하기 위하여, 검증 감지증폭기(842)의 출력 데이터는 상태머신 및 제어로직으로 전송된다. 멀티플렉서(836)의 제2입력은 상태머신 및 제어로직(844)로부터 입력된다. 데이터는 데이터라인과 버퍼(846)을 통하여 상태머신 및 제어로직(844)로 전송된다.

도 11의 디바이스는 몇 가지 점을 제외하면 도 1의 디바이스와 유사하다. 가장 큰 차이점은 메모리 셀이 두개의 뱅크로 나뉘어지지 않는다는 것이다. 오히려, 여러 개의 섹터로 분할된 한 세트의 메모리 셀이 존재하고, 판독과 기입를 위하여 분리된 Y 디코드경로가 존재한다. 기입 y 디코드 경로가 한 섹터를 억세스하는 동안, 판독 디코드 경로는 다른 섹터를 억세스할 수 있다. 따라서, 판독동작이 한 섹터에서 수행되고 있는 동안, 기록동작이 다른 섹터에서 수행될 수 있다.

도 11에서, 비휘발성 메모리의 작동에 필요한 모든 전압원(voltage source)을 도시하지는 않았다. 이들 전압원들은 당업자에게는 공지된 기술이고, 모든 전압원을 추가하는 것은 도면을 복잡하게 할 뿐이다. 그러나, 일 실시예에서 도 11의 메모리 디바이스는 도 1 에 도시된 전압원과 유사한 전압원을 이용하는 것도 가능하다.

도 12에는 도 11에 도시된 디바이스의 일실시예를 위한 메모리 셀(900)의 기존 섹터가 도시되어 있다. 섹터(900)의 구조는 듀얼 포트 구조(dual port structure)를 제공한다. 섹터(900)는 일실시예에서 플래시 메모리셀들로 구현되는 일련의 메모리셀(C0-C11)을 포함한다. 상기 메모리셀(C0-C11)은 섹터(900)내에서 각각 공통VSS 라인(902)과 각각 접속된다. 섹터(900)에서 선택회로는 특정 판독 및 프로그램/소거동작의 요구에 따라 기입 비트라인(910-912)과 판독 비트라인(920-922)을 메모리셀(C0-C11)에 선택적으로 접속시키는 한 세트의 트랜지스터(Q0-Q11 및 Q20-Q31)를 포함한다. 트랜지스터(Q0-Q11)와 트랜지스터(Q20-Q31)는 판독 섹터 선택 신호 (970)와 기입 섹터 선택신호(980)에 의해 각각 제어되는 통과 게이트(pass gate)로서 작동한다.

메모리셀(C0-C11)은 각각 한 세트의 상호접속 라인(950-961)에 접속된다. 트랜지스터(Q0-Q3)는 판독섹터 선택 신호(970)의 제어에 따라 판독비트라인(920)을 메모리셀(C0-C3)에 선택적으로 접속하고, 트랜지스터(Q4-Q7)는 판독섹터 선택 신호(970)의 제어에 따라 판독비트 라인(921)을 메모리셀(C4-C7)에 선택적으로 접속시킨다. 마찬가지로. 트랜지스터(Q8-Q11)는 판독섹터 선택신호(970)의 제어에 따라 판독비트 라인(922)을 메모리셀(C8-C11)에 선택적으로 접속시킨다. 예를 들면, 판독섹터 선택신호(971)는 판독동작동안 메모리셀(C0, C4 및 C8)을 판독비트라인(920, 921 및 922)에 각각 접속시킨다. 마찬가지로, 판독섹터 선택신호(972는 판독동작동안 메모리셀(C1, C5 및 C9)을 판독 비트라인(920, 921 및 922)에 각각 접속시킨다.

트랜지스터(Q20-Q23)는 기입섹터 선택신호(980)의 제어에 따라 기입 비트라인(910)을 메모리셀(C0-C3)에 선택적으로 접속시키고, 트랜지스터(Q24-Q27)는 기입 섹터 선택신호(980)의 제어에 따라 기입 비트라인(911)을 선택적으로 메모리셀(C4-C7)에 접속시킨다. 마찬가지로 트랜지스터(Q28-Q31)는 기입 섹터 선택신호 (980)의 제어에 따라 기입 비트라인(912)을 선택적으로 플래시 메모리 셀(C8-C11)에 접속시킨다. 예들 들면, 기입 섹터 선택신호(981)는 메모리셀(C3, C7 및 C11)을 프로그램 또는 소거동작동안 비트라인(910, 911 및 912)에 각각 연결시킨다. 이와 유사하게, 기입 섹터 선택신호(982)는 메모리셀(C2, C6 및 C10)을 프로그램 또는 소거동작동안 기입 비트라인(910, 911 및 912)에 각각 연결시킨다.

비휘발성 메모리디바이스(800)의 다른 실시예에서, 단지 한 서브세트(subset)의 어레이 섹터들만이 판독 및 프로그램/소거동작을 동시에 인에이블하는 선택 회로를 포함한다. 그러한 동시 판독 및 프로그램/소거의 제한은 제조 비용을 절감할 수 있고, 비휘발성 메모리디바이스에서 랜덤 억세스의 작은 영역을 요구하는 시스템에 대하여 판독 비트라인 및 기입 비트라인 선택회로가 차지하는 칩의 영역(다이 스페이스)을 줄일 수 있다.

도 1에 도시된 메모리디바이스는 오직 한 개의 워드(word) (또는, 워드 라인) 디코드 경로를 가진다는 점을 주목할 필요가 있다. 즉, x 디코드, 한 개의 x 디코더 및 한 세트의 워드라인을 위하여 오직 하나의 어드레스 라인이 존재한다. 오직 한 개의 x디코드 경로를 가짐으로써 메모리디바이스상에서 공간을 절약할 수 있다. x디코드 경로와 관련하여 전술한 기술은 많은 다른 메모리 구조 및 y 디코드 설계에도 적용될 수 있다. 도 1 과 도 11은 본 발명의 기술을 이용할 수 있는 많은 다른 설계중에서 두 개만을 단지 도시한 것이다. 또한, 그 밖의 여러 가지 실시예예들은 비트 라인이 래치될 수 있도록 y 디코드 경로에 대하여 기술되었던 기술들을 사용할 수 있다. 따라서, 하나의 다른 실시예는 비트 라인들 및 워드 라인들을 위한 래치를 이용하는 것이 포함될 수 있는 반면에, 또 다른 실시예에서는 비트 라인들을 위한 래치는 포함하지만, 워드 라인들을 위한 래치는 포함하지 않을 수 있다.

전술한 본 발명의 상세한 설명은 단지 예증 및 기재를 위한 것이다. 따라서, 전술한 본 발명의 상세한 설명에 의해 본 발명이 제한되지 않으며, 전술한 본 발명의 상세한 설명을 바탕으로 다양한 변형과 개량이 가능할 것이다. 전술한 본 발명의 상세한 설명은 본 발명의 원리를 상세히 설명하기 위하여 선택된 것이고, 이 분야의 당업자는 본 발명의 원리를 이용하여 다양한 변형과 개량을 통하여 다양한 실시예를 구현할 수 있을 것이다. 본 발명의 범위는 후술할 청구범위에 의하여 정해진다.

본 발명은 비휘발성 메모리에 관한 것으로서, 특히 동시에 판독 및 기입동작을 인에이블하는 구조를 갖는 비휘발성 메모리 어레이에 관한 것이다.

일반적으로 전자시스템은 프로세서와 메모리를 포함한다. 상기 메모리는 명령 및(또는) 데이터를 저장하기 위하여 사용된다. 어떤 시스템에서, 비휘발성 메모리는 시스템이 턴오프되었을 때에도 저장된 데이터를 계속적으로 유지할 수 있어야 한다. 널리 사용되고 있는 비휘발성 메모리중의 하나로는 이피롬(EPROM)이 있다.

그러나, 종래의 이피롬(EPROM)은 현장(field)에서 다시(재) 프로그램될 수 없었다. 따라서, 많은 전자설계는 전기적으로 재 프로그램될 수 있는 이이피롬(EEPROM), 플래시 메모리 또는 배터리-장착 에스램(SRAM)을 사용한다.

그중에서 플래시 메모리는 EEPROM 및 배터리-장착 SRAM보다 싸기 때문에 비용이 문제가 되는 디바이스들에 대하여 유효하다. 그런데, 종래의 플래시 메모리는 충분한 랜덤 억세스를 제공하지 못하는 한가지 문제점을 갖는다. 예를들면, 종래의 플래시 메모리디바이스는 일반적으로 프로그램 또는 소거동작이 플래시 메모리디바이스에서 진행중인 동안에는 프로세서로 하여금 판독동작을 수행하지 못하도록 한다. 일반적으로 프로세서는 플래시 메모리 디바이스로의 판독동작을 개시하기전에 프로그램 또는 소거동작의 종료를 감지하기 위하여 주기적으로 플래시 메모리디바이스의 상태 레지스터를 검사한다.

그런데, 전형적인 플래시 메모리디바이스들을 위한 프로그래밍 및 소거 싸이클시간은 랜던 억세스 메인메모리의 허용 판독 억세스시간보다 길다. 프로그래밍 또는 소거동작과 관련된 그러한 긴 대기시간은 동작 시스템을 폐쇄(lock up)시킴은 물론 만약 플래시 메모리가 전자시스템내의 유일한 메모리인 경우는 허용할 수 없을 정도로 긴 시간간격동안 시스템의 기능수행을 저해하게 된다. 어떤 종래의 플래시 메모리들은 이 문제를 다루기 위하여 소거 일시정지 동작을 허용한다. 그러나, 그러한 메모리들은 일반적으로 판독동작이 개시되기전에 수 마이크로초의 일시정지 대기시간 간격을 강제로 부과한다.

종래의 시스템들은 동작시스템이 폐쇄되는 것을 방지하기 위하여 다수의 플래시 메모리디바이스들을 사용할 수 있다. 그러한 시스템에서, 프로세서는 보통 다른 플래시 메모리디바이스들이 프로그램 또는 소거동작을 수행하고 있는 동안 하나의 플래시 메모리디바이스로 판독억세스를 수행한다. 그러나, 단일 플래시 메모리디바이스의 용량이 특정 전자디바이스를 수용할 수 있다고 하더라도, 상기와 같은 시스템은 일반적으로 다수의 플래시 메모리디바이스들로 구현되었기 때문에 제조비용이 비싸게 된다. 따라서, 판독 및 기입동작을 동시에 허용하는 효과적인 플래시 메모리디바이스의 필요성이 대두되고 있다.

따라서, 본 발명의 목적은 판독 및 기입동작을 동시에 허용하는 비휘발성 메모리디바이스를 제공하는데 있다.

상기 메모리디바이스는 판독 및 기입동작사이에서 단일 x-디코딩 경로를 타임 멀티플렉싱한다. 이것은 적절한 타이밍신호를 사용하여 제1동작동안 워드라인을 저장/래치한 후 x-디코딩 경로를 넘겨줌으로써, 제2동작은 상기 양도된 x-디코딩 경로를 사용하여 어드레스를 로드하고 워드라인을 억세스하게 된다.

본 발명은 복수의 비휘발성 메모리셀과, 어드레스 디코드로직과, 복수의 억세스라인 및 복수의 전기 래치를 포함한다. 상기 억세스라인은 어드레스 디코드로직을 메모리셀에 접속시키며, 상기 억세스라인의 제1실시예에서 워드라인 및(또는) 비트라인을 포함할 수 있다. 상기 전기래치는 상기 억세스라인의 적어도 하나의 서브세트(subset)에 접속된다. 상기 메모리는 제1어드레스를 디코딩하는 과정과, 제1억세스 신호를 공급하는 과정과, 상기 제1억세스신호를 래칭하는 과정 및 상기 제1억세스신호를 사용하여 제1메모리 셀을 억세스하는 과정에 의해 억세스될 수 있다. 억세스된 메모리 셀은 디코드된 어드레스에 대응된다. 상기 제1실시에에서 억세스신호의 공급과정은 판독 또는 기입동작을 수행하기 위하여 적절한 워드라인 및(또는) 비트라인을 공급하는 과정을 포함한다.

하나의 다른 실시예에서는 기입어드레스가 디코드되고 적절한 비트 및(또는) 워드라인이 래치된다. 판독동작이 수행될 때 판독어드레스가 디코드되고 적절한 비트 및(또는) 워드라인이 래치된다. 이것은 판독 및 기입동작이 동시에 수행될 수 있도록 해준다.

이들 및 다른 목적 그리고 발명의 잇점들은 도면을 참조로한 발명의 실시예에 대한 상세한 기재로부터 더욱 분명하게 될 것이다.

Claims (19)

  1. 복수의 비휘발성 메모리셀과;
    x-어드레스 디코더 (120) 및 y-어드레스 디코더(122, 124)와;
    상기 어드레스 디코드들을 상기 메모리셀들에 연결하는 복수의 억세스라인과; 그리고
    적어도 상기 억세스 라인들의 서브 세트에 연결되는 복수의 전기적인 래치들을 포함하는 비휘발성 메모리(100, 800)에 있어서,
    상기 래치들중 제 1 래치는 제 1워드라인을 기입 전압으로 유지하도록 됨과 아울러 상기 래치들중 제 2 래치는 제 2워드라인을 판독 전압으로 유지하도록 되어 있으며; 그리고
    상기 제 1 및 제 2 워드 라인들은 단일 시간주기 동안, 단일의 x-어드레스 디코더(120)를 이용하여 서로 상이한 전압으로 구동될 수 있는 것을 특징으로 하는 비휘발성 메모리
  2. 제 1항에 있어서,
    상기 메모리 셀들이 적어도 두개의 섹터에 조직된 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 메모리 셀들이 적어도 두개의 뱅크에 조직된 것을 특징으로 하는 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 메모리 셀들이 플래시 메모리 셀인 것을 특징으로 하는 비휘발성 메모리.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 메모리셀들은 플래시 메모리이며;
    상기 플래시 메모리셀들은 적어도 제1 뱅크의 메모리셀 및 제2 뱅크의 메모리셀에 조직되며;
    상기 어드레스 디코드 로직은 워드라인 디코드 로직, 제1 비트 라인 디코드 로직 및 제2 비트 라인 디코드 로직을 포함하며;
    상기 억세스 라인들은 상기 워드라인 디코드 로직을 상기 제1 뱅크 메모리셀 및 상기 제2 뱅크 메모리셀에 연결하는 워드라인들과, 상기 제1 비트라인 디코드 로직을 상기 제1 뱅크 메모리셀에 연결하는 제1 세트의 비트라인들과, 상기 제2 비트라인 디코드 로직을 상기 제2 뱅크 메모리셀에 연결하는 제2 세트의 비트라인들을 포함하며; 그리고
    상기 래치들이 상기 워드라인들에 연결되는 것을 특징으로 하는 비휘발성 메모리.
  11. 기입 프로세스를 행하는 단계와;
    x-어드레스 디코더(120)를 이용하여 기입 어드레스를 디코딩하고, 그리고 상기 기입 어드레스에 대응하는 제1 억세스 라인을 구동하는 단계와;
    상기 제1 억세스 라인을 유지하는 단계와;
    상기 기입 어드레스에 대응하는 제1 메모리셀에 기입을 행하는 단계와;
    상기 기입 프로세스를 완료하는 단계와;
    상기 x-어드레스 디코더(120)를 이용하여 판독 어드레스를 디코딩하고, 그리고 상기 판독 어드레스에 대응하는 제2 억세스 라인을 구동하는 단계와, 여기서 상기 제2 억세스 라인은 상기 제1 억세스 라인과 다르며;
    상기 제2 억세스 라인을 유지하는 단계와; 그리고
    상기 판독 어드레스에 대응하는 제2 메모리 셀로부터 판독을 행하는 단계를 포함하며,
    상기 판독 단계는, 상기 기입 프로세스를 행한 후 상기 기입 프로세스를 완료하는 단계 이전에 수행되는 것을 특징으로 하는 비휘발성 메모리에서의 판독 및 기입방법.
  12. 제11항에 있어서,
    제1 어드레스 천이를 검출하는 단계와;
    상기 제1 어드레스 천이를 표시하는 제1 신호를 발생하는 단계와;
    상기 제1 신호를 제1 래치에 전송하는 단계와, 여기서 상기 제1 래치는 상기 제1 억세스 라인을 유지하는 단계를 수행하며;
    제2 어드레스 천이를 검출하는 단계와;
    상기 제2 어드레스 천이를 표시하는 제2 신호를 발생하는 단계와; 그리고
    상기 제2 신호를 제2 래치에 전송하는 단계를 포함하며, 여기서 상기 제2 래치는 상기 제2 억세스 라인을 유지하는 것을 특징으로 하는 비휘발성 메모리에서의 판독 및 기입방법.
  13. 제 1항에 있어서,
    판독 감지 증폭기(184)와 검증 감지 증폭기(186)중 하나에 동시에 연결가능한 상기 y-어드레스 디코더들을 복수 개 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  14. 제1항 또는 제 13항에 있어서,
    상기 제 1 래치 및 상기 제 2 래치들은 각각, 메모리 기입 동작 신호(loadxw)와 메모리 판독 동작 신호(loadxr)에 응답하는 것을 특징으로 하는 비휘발성 메모리.
  15. 제14항에 있어서,
    상기 메모리 기입 동작 신호는 상기 판독 동작 신호에 의해 중단(interrupt)가능한 것을 특징으로 하는 비휘발성 메모리.
  16. 제 14항에 있어서,
    상기 메모리 판독 동작 신호에 의한 중단 후, 상기 기입 동작을 재시작하는 상태머신(104)을 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  17. 제 14항에 있어서,
    상기 메모리 판독 동작 신호(loadxr)를 상기 래치들중 상기 제 2 래치에 전송하여, 상기 제 2 래치로 하여금 제1 시간주기 동안 상기 제 2 워드 라인을 상기 판독 전압에 유지시킬 수 있게 하는 어드레스 천이 검출기(102)를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  18. 제17항에 있어서,
    상기 어드레스 천이 검출기 (102) 및 상기 어드레스 디코더들과 교신하는 제어회로(104, 130, 132)를 더 포함하며,
    상기 제어 회로는 제1 어드레스(SM_addr) 및 메모리 기입 동작신호(loadxw)를 발생시켜, 상기 래치들중 제 1 래치가 제 2 시간주기 동안 상기 제 1의 선택된 워드라인을 상기 기입 전압에 유지되게 하며,
    상기 제1 시간주기는 상기 제2 시간주기와 적어도 부분적으로 중첩될 수 있게된 것을 특징으로 하는 비휘발성 메모리.
  19. 제18항에 있어서,
    상기 제1 어드레스(SM_addr) 및 상기 제2 어드레스(Ext_addr)를 수신하는 선택 회로를 더 포함하며,
    상기 제2 어드레스는 상기 비휘발성 메모리 외부로부터 기원하며, 상기 선택회로는 상기 제1 어드레스 또는 상기 제2 어드레스를 상기 x-어드레스 디코더와 상기 y-어드레스 디코더에 선택적으로 전송하는 것을 특징으로 하는 비휘발성 메모리.
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