JPH07320492A - フラッシュ・メモリ - Google Patents
フラッシュ・メモリInfo
- Publication number
- JPH07320492A JPH07320492A JP11327194A JP11327194A JPH07320492A JP H07320492 A JPH07320492 A JP H07320492A JP 11327194 A JP11327194 A JP 11327194A JP 11327194 A JP11327194 A JP 11327194A JP H07320492 A JPH07320492 A JP H07320492A
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- JP
- Japan
- Prior art keywords
- unerased
- writing
- memory cell
- circuit
- memory cells
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Abstract
(57)【要約】
【目的】フラッシュ・メモリに関し、過消去状態のメモ
リセルの発生を防止する。 【構成】消去ベリファイ時、未消去メモリセル数判定回
路１８により、未消去状態のメモリセルが所定の数、例
えば、８個以下になったと判定された場合には、既消去
状態のメモリセルに対して極く浅い書込みを行った後、
次の消去動作を行う。
リセルの発生を防止する。 【構成】消去ベリファイ時、未消去メモリセル数判定回
路１８により、未消去状態のメモリセルが所定の数、例
えば、８個以下になったと判定された場合には、既消去
状態のメモリセルに対して極く浅い書込みを行った後、
次の消去動作を行う。
Description
【０００１】
【産業上の利用分野】本発明は、電気的な一括消去及び
書込みが可能な読出し専用メモリ、いわゆる、フラッシ
ュ・メモリ（flash memory）に関する。
書込みが可能な読出し専用メモリ、いわゆる、フラッシ
ュ・メモリ（flash memory）に関する。
【０００２】
【従来の技術】従来、フラッシュ・メモリとして、たと
えば、図３に、その要部を示すようなものが知られてい
る。
えば、図３に、その要部を示すようなものが知られてい
る。
【０００３】図中、１はメモリセルが配列されてなるセ
ルアレイ部、２は外部から供給されるアドレス信号をラ
ッチするアドレスラッチ、３はアドレスラッチ２にラッ
チされたアドレス信号のうち、ブロックアドレス信号を
デコードしてブロックの選択を行うブロックデコーダで
ある。
ルアレイ部、２は外部から供給されるアドレス信号をラ
ッチするアドレスラッチ、３はアドレスラッチ２にラッ
チされたアドレス信号のうち、ブロックアドレス信号を
デコードしてブロックの選択を行うブロックデコーダで
ある。
【０００４】また、４はアドレスラッチ２にラッチされ
たアドレス信号のうち、ロウアドレス信号をデコードし
てワード線の選択を行うロウデコーダ、５はアドレスラ
ッチ２にラッチされたアドレス信号のうち、コラムアド
レス信号をデコードしてコラム選択信号を出力するコラ
ムデコーダである。
たアドレス信号のうち、ロウアドレス信号をデコードし
てワード線の選択を行うロウデコーダ、５はアドレスラ
ッチ２にラッチされたアドレス信号のうち、コラムアド
レス信号をデコードしてコラム選択信号を出力するコラ
ムデコーダである。
【０００５】また、６は、書込み時及び読出し時、メモ
リセルのソースに０Ｖを供給し、消去時、メモリセルの
ソースに１２Ｖを供給するソース電源回路である。
リセルのソースに０Ｖを供給し、消去時、メモリセルの
ソースに１２Ｖを供給するソース電源回路である。
【０００６】また、７はコラムデコーダ５から供給され
るコラム選択信号に基づいてコラムの選択を行うコラム
選択回路である。
るコラム選択信号に基づいてコラムの選択を行うコラム
選択回路である。
【０００７】また、８はセルアレイ部１から読み出され
たデータを増幅するセンスアンプ、９は書込みを行うた
めのライトアンプ、１０はデータの入出力を行う入出力
バッファである。
たデータを増幅するセンスアンプ、９は書込みを行うた
めのライトアンプ、１０はデータの入出力を行う入出力
バッファである。
【０００８】また、１１は外部から供給されるコマンド
を格納するコマンドレジスタ、１２はコマンドレジスタ
に格納されたコマンドに基づいて設定されるべき状態を
指示するステータスレジスタである。
を格納するコマンドレジスタ、１２はコマンドレジスタ
に格納されたコマンドに基づいて設定されるべき状態を
指示するステータスレジスタである。
【０００９】また、１３はチップイネーブル信号／Ｃ
Ｅ、出力イネーブル信号／ＯＥ及び書込みイネーブル信
号／ＷＥを入力して、アドレスラッチ２や、センスアン
プ８や、ライトアンプ９や、入出力バッファ１０等を制
御する／ＣＥ・／ＯＥ・／ＷＥロジック回路である。
Ｅ、出力イネーブル信号／ＯＥ及び書込みイネーブル信
号／ＷＥを入力して、アドレスラッチ２や、センスアン
プ８や、ライトアンプ９や、入出力バッファ１０等を制
御する／ＣＥ・／ＯＥ・／ＷＥロジック回路である。
【００１０】また、１４は書込み動作と消去動作とを切
り換える書込み／消去切換え回路、１５は書込み又は消
去に必要なタイミング信号を発生する書込み／消去タイ
ミング発生回路である。
り換える書込み／消去切換え回路、１５は書込み又は消
去に必要なタイミング信号を発生する書込み／消去タイ
ミング発生回路である。
【００１１】また、１６は消去ベリファイ（消去検証）
時、セルアレイ部１から読み出されたデータと、“０”
データとを比較して、メモリセルが消去状態になってい
るか否かを検証するデータコンパレータである。
時、セルアレイ部１から読み出されたデータと、“０”
データとを比較して、メモリセルが消去状態になってい
るか否かを検証するデータコンパレータである。
【００１２】ここに、図４は、このフラッシュ・メモリ
において実行される消去手順を示すフローチャートであ
り、このフラッシュ・メモリにおいて、消去が行われる
場合には、まず、全メモリセルに対する書込み、いわゆ
る、消去前書込みが行われ、全メモリセルが書込み状態
とされる（ステップＰ１）。
において実行される消去手順を示すフローチャートであ
り、このフラッシュ・メモリにおいて、消去が行われる
場合には、まず、全メモリセルに対する書込み、いわゆ
る、消去前書込みが行われ、全メモリセルが書込み状態
とされる（ステップＰ１）。
【００１３】その後、１回目の消去動作が行われ（ステ
ップＰ２）、続いて、セルアレイ部１から記憶データが
読み出されて、未消去状態のメモリセルが存在するか否
かの消去ベリファイが行われ（ステップＰ３）、以下、
全メモリセルについて消去が完了するまで、消去動作
（ステップＰ２）及び消去ベリファイ（ステップＰ３）
が繰り返される。
ップＰ２）、続いて、セルアレイ部１から記憶データが
読み出されて、未消去状態のメモリセルが存在するか否
かの消去ベリファイが行われ（ステップＰ３）、以下、
全メモリセルについて消去が完了するまで、消去動作
（ステップＰ２）及び消去ベリファイ（ステップＰ３）
が繰り返される。
【００１４】
【発明が解決しようとする課題】このように、このフラ
ッシュ・メモリにおいては、全メモリセルについて消去
が完了するまで、単純に消去動作が繰り返されるため、
消去しにくいメモリセルが存在すると、この消去しにく
いメモリセルのために、消去し易いメモリセルが過消去
状態となってしまう場合があるという問題点があった。
ッシュ・メモリにおいては、全メモリセルについて消去
が完了するまで、単純に消去動作が繰り返されるため、
消去しにくいメモリセルが存在すると、この消去しにく
いメモリセルのために、消去し易いメモリセルが過消去
状態となってしまう場合があるという問題点があった。
【００１５】本発明は、かかる点に鑑み、過消去状態の
メモリセルの発生を防止することができるようにしたフ
ラッシュ・メモリを提供することを目的とする。
メモリセルの発生を防止することができるようにしたフ
ラッシュ・メモリを提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によるフラッシュ
・メモリは、消去ベリファイ時、未消去状態のメモリセ
ルの数が所定の数以下になったことを判定した場合に
は、次の消去動作を行う前に、既消去状態のメモリセル
に対して通常の書込みパルスよりもパルス幅の短い書込
みパルスによる書込みを行うように所定の内部回路を制
御する消去時書込み制御回路を設けて構成される。
・メモリは、消去ベリファイ時、未消去状態のメモリセ
ルの数が所定の数以下になったことを判定した場合に
は、次の消去動作を行う前に、既消去状態のメモリセル
に対して通常の書込みパルスよりもパルス幅の短い書込
みパルスによる書込みを行うように所定の内部回路を制
御する消去時書込み制御回路を設けて構成される。
【００１７】
【作用】本発明においては、消去ベリファイ時、未消去
状態のメモリセルの数が所定の数以下になったことを判
定した場合には、次の消去動作を行う前に、既消去状態
のメモリセルに対して通常の書込みパルスよりもパルス
幅の短い書込みパルスによる書込みが行われるので、既
消去状態のメモリセルに対して深い消去が行われること
がなくなる。
状態のメモリセルの数が所定の数以下になったことを判
定した場合には、次の消去動作を行う前に、既消去状態
のメモリセルに対して通常の書込みパルスよりもパルス
幅の短い書込みパルスによる書込みが行われるので、既
消去状態のメモリセルに対して深い消去が行われること
がなくなる。
【００１８】
【実施例】以下、図１及び図２を参照して、本発明の一
実施例について説明する。なお、図１において、図３に
対応する部分には同一符号を付し、その重複説明は省略
する。
実施例について説明する。なお、図１において、図３に
対応する部分には同一符号を付し、その重複説明は省略
する。
【００１９】図１は本発明の一実施例の要部を示すブロ
ック図であり、本実施例は、消去時書込み制御回路１７
を設け、その他については、図３に示す従来のフラッシ
ュ・メモリと同様に構成したものである。
ック図であり、本実施例は、消去時書込み制御回路１７
を設け、その他については、図３に示す従来のフラッシ
ュ・メモリと同様に構成したものである。
【００２０】この消去時書込み制御回路１７は、消去ベ
リファイ時、未消去状態のメモリセルの数が所定の数、
例えば、８個以下になったことを判定した場合には、次
の消去動作を行う前に、既消去状態のメモリセルに対し
て通常の書込みパルスよりもパルス幅の短い書込みパル
スによる書込みを行うように書込み／消去タイミング発
生回路１５等を制御するものである。
リファイ時、未消去状態のメモリセルの数が所定の数、
例えば、８個以下になったことを判定した場合には、次
の消去動作を行う前に、既消去状態のメモリセルに対し
て通常の書込みパルスよりもパルス幅の短い書込みパル
スによる書込みを行うように書込み／消去タイミング発
生回路１５等を制御するものである。
【００２１】本実施例においては、この消去時書込み制
御回路１７は、未消去メモリセル数判定回路１８と、未
消去メモリセル・アドレス記憶回路１９と、制御回路２
０とを設けて構成されている。
御回路１７は、未消去メモリセル数判定回路１８と、未
消去メモリセル・アドレス記憶回路１９と、制御回路２
０とを設けて構成されている。
【００２２】ここに、未消去メモリセル数判定回路１８
は、消去ベリファイ時、データコンパレータ１６により
未消去状態と判断されたメモリセルの数が８個以下とな
ったか否かを判定するものである。
は、消去ベリファイ時、データコンパレータ１６により
未消去状態と判断されたメモリセルの数が８個以下とな
ったか否かを判定するものである。
【００２３】また、未消去メモリセル・アドレス記憶回
路１９は、未消去メモリセル数判定回路１８により未消
去状態のメモリセルの数が８個以下となったことが判定
された場合に、制御回路２０に制御されて未消去状態の
メモリセルのアドレスを記憶するものである。
路１９は、未消去メモリセル数判定回路１８により未消
去状態のメモリセルの数が８個以下となったことが判定
された場合に、制御回路２０に制御されて未消去状態の
メモリセルのアドレスを記憶するものである。
【００２４】また、制御回路２０は、未消去メモリセル
数判定回路１８及び未消去メモリセル・アドレス記憶回
路１９を制御すると共に、未消去メモリセル数判定回路
１８により未消去状態のメモリセルの数が８個以下にな
ったと判定された場合、次の消去動作を行う前に、既消
去状態のメモリセルに対して通常の書込みパルスよりも
パルス幅の短い書込みパルスによる極く浅い書込み、例
えば、消去し易いメモリセルが１回の消去動作で消去状
態とされる程度の書込みを行うように書込み／消去タイ
ミング発生回路１５等を制御するものである。
数判定回路１８及び未消去メモリセル・アドレス記憶回
路１９を制御すると共に、未消去メモリセル数判定回路
１８により未消去状態のメモリセルの数が８個以下にな
ったと判定された場合、次の消去動作を行う前に、既消
去状態のメモリセルに対して通常の書込みパルスよりも
パルス幅の短い書込みパルスによる極く浅い書込み、例
えば、消去し易いメモリセルが１回の消去動作で消去状
態とされる程度の書込みを行うように書込み／消去タイ
ミング発生回路１５等を制御するものである。
【００２５】ここに、図２は本実施例において実行され
る消去手順を示すフローチャートであり、本実施例にお
いて消去が行われる場合には、まず、全メモリセルに対
する書込み、いわゆる、消去前書込みが行われ、全メモ
リセルが書込み状態とされる（ステップＮ１）。
る消去手順を示すフローチャートであり、本実施例にお
いて消去が行われる場合には、まず、全メモリセルに対
する書込み、いわゆる、消去前書込みが行われ、全メモ
リセルが書込み状態とされる（ステップＮ１）。
【００２６】その後、１回目の消去動作が行われ（ステ
ップＮ２）、続いて、セルアレイ部１から記憶データが
読み出されて、未消去状態のメモリセルが存在するか否
かの消去ベリファイが行われ（ステップＮ３）、未消去
状態のメモリセルが存在する場合には、未消去メモリセ
ル数判定回路１８により、未消去状態のメモリセルの数
が８個以下か否かが判定される（ステップＮ４）。
ップＮ２）、続いて、セルアレイ部１から記憶データが
読み出されて、未消去状態のメモリセルが存在するか否
かの消去ベリファイが行われ（ステップＮ３）、未消去
状態のメモリセルが存在する場合には、未消去メモリセ
ル数判定回路１８により、未消去状態のメモリセルの数
が８個以下か否かが判定される（ステップＮ４）。
【００２７】ここに、未消去状態のメモリセルの数が８
個を越えると判定された場合には、未消去メモリセル数
判定回路１８により未消去状態のメモリセルの数が８個
以下になったと判定されるまで、消去動作（ステップＮ
２）及び消去ベリファイ（ステップＮ３）が繰り返され
る。
個を越えると判定された場合には、未消去メモリセル数
判定回路１８により未消去状態のメモリセルの数が８個
以下になったと判定されるまで、消去動作（ステップＮ
２）及び消去ベリファイ（ステップＮ３）が繰り返され
る。
【００２８】その後、未消去メモリセル数判定回路１８
により未消去状態のメモリセルが８個以下になったと判
定された場合には、未消去状態のメモリセルのアドレス
が制御回路２０によりサーチされ、未消去状態のメモリ
セルのアドレスが未消去メモリセル・アドレス記憶回路
１９に記憶される。
により未消去状態のメモリセルが８個以下になったと判
定された場合には、未消去状態のメモリセルのアドレス
が制御回路２０によりサーチされ、未消去状態のメモリ
セルのアドレスが未消去メモリセル・アドレス記憶回路
１９に記憶される。
【００２９】そして、未消去メモリセル・アドレス記憶
回路１９に記憶された未消去状態のメモリセルのアドレ
スに基づいて、既消去状態のメモリセルに対して、極く
浅い書込み、即ち、消去し易いメモリセルが１回の消去
動作で消去状態とされる程度の書込みが行われる（ステ
ップＮ５）。
回路１９に記憶された未消去状態のメモリセルのアドレ
スに基づいて、既消去状態のメモリセルに対して、極く
浅い書込み、即ち、消去し易いメモリセルが１回の消去
動作で消去状態とされる程度の書込みが行われる（ステ
ップＮ５）。
【００３０】以下、全メモリセルについて消去が完了す
るまで、消去動作（ステップＮ２）、消去ベリファイ
（ステップＮ３）、未消去状態のメモリセルの数が８個
以下か否かの判定（ステップＮ４）及び既消去状態のメ
モリセルに対する極く浅い書込み（ステップＮ５）が繰
り返される。
るまで、消去動作（ステップＮ２）、消去ベリファイ
（ステップＮ３）、未消去状態のメモリセルの数が８個
以下か否かの判定（ステップＮ４）及び既消去状態のメ
モリセルに対する極く浅い書込み（ステップＮ５）が繰
り返される。
【００３１】このように、本実施例においては、消去ベ
リファイ時、未消去メモリセル数判定回路１８により、
未消去状態のメモリセルが８個以下になったと判定され
た場合、既消去状態のメモリセルに対して極く浅い書込
みを行った後、次の消去動作を行うようにされているの
で、既消去状態のメモリセルに対して深い消去が行われ
ることがなくなり、過消去状態のメモリセルの発生を防
止することができる。
リファイ時、未消去メモリセル数判定回路１８により、
未消去状態のメモリセルが８個以下になったと判定され
た場合、既消去状態のメモリセルに対して極く浅い書込
みを行った後、次の消去動作を行うようにされているの
で、既消去状態のメモリセルに対して深い消去が行われ
ることがなくなり、過消去状態のメモリセルの発生を防
止することができる。
【００３２】
【発明の効果】以上のように、本発明によれば、消去ベ
リファイ時、未消去状態のメモリセルの数が所定の数以
下になったことを判定した場合には、次の消去動作を行
う前に、既消去状態のメモリセルに対して通常の書込み
パルスよりもパルス幅の短い書込みパルスによる書込み
が行われるので、既消去状態のメモリセルに対して深い
消去が行われることがなくなり、過消去状態のメモリセ
ルの発生を防止することができる。
リファイ時、未消去状態のメモリセルの数が所定の数以
下になったことを判定した場合には、次の消去動作を行
う前に、既消去状態のメモリセルに対して通常の書込み
パルスよりもパルス幅の短い書込みパルスによる書込み
が行われるので、既消去状態のメモリセルに対して深い
消去が行われることがなくなり、過消去状態のメモリセ
ルの発生を防止することができる。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】本発明の一実施例において実行される消去手順
を示すフローチャートである。
を示すフローチャートである。
【図３】従来のフラッシュ・メモリの一例の要部を示す
ブロック図である。
ブロック図である。
【図４】図３に示す従来のフラッシュ・メモリにおいて
実行される消去手順を示すフローチャートである。
実行される消去手順を示すフローチャートである。
（図１） １７ 消去時書込み制御回路 １８ 未消去メモリセル数判定回路 １９ 未消去メモリセル・アドレス記憶回路 ２０ 制御回路
Claims (3)
- 【請求項１】消去ベリファイ時、未消去状態のメモリセ
ルの数が所定の数以下になったことを判定した場合に
は、次の消去動作を行う前に、既消去状態のメモリセル
に対して通常の書込みパルスよりもパルス幅の短い書込
みパルスによる書込みを行うように所定の内部回路を制
御する消去時書込み制御回路を設けて構成されているこ
とを特徴とするフラッシュ・メモリ。 - 【請求項２】前記消去時書込み制御回路は、消去ベリフ
ァイ時、未消去状態のメモリセルの数が所定の数以下に
なったか否かを判定する未消去メモリセル数判定回路
と、この未消去メモリセル数判定回路が未消去状態のメ
モリセルの数が所定の数以下になったことを判定した場
合、未消去状態のメモリセルのアドレスを記憶する未消
去メモリセル・アドレス記憶回路とを含めて構成されて
いることを特徴とする請求項１記載のフラッシュ・メモ
リ。 - 【請求項３】前記通常の書込みパルスよりもパルス幅の
短い書込みパルスによる書込みは、消去し易いメモリセ
ルが１回の消去動作で消去状態とされる程度の書込みで
あることを特徴とする請求項１又は２記載のフラッシュ
・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11327194A JP3541427B2 (ja) | 1994-05-27 | 1994-05-27 | フラッシュ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11327194A JP3541427B2 (ja) | 1994-05-27 | 1994-05-27 | フラッシュ・メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320492A true JPH07320492A (ja) | 1995-12-08 |
| JP3541427B2 JP3541427B2 (ja) | 2004-07-14 |
Family
ID=14607947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11327194A Expired - Lifetime JP3541427B2 (ja) | 1994-05-27 | 1994-05-27 | フラッシュ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3541427B2 (ja) |
-
1994
- 1994-05-27 JP JP11327194A patent/JP3541427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3541427B2 (ja) | 2004-07-14 |
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