JP2001312900A

JP2001312900A - 不揮発性半導体記憶装置

Info

Publication number: JP2001312900A
Application number: JP2000128048A
Authority: JP
Inventors: Junichiro Noda; 潤一郎野田; Tamio Ikehashi; 民雄池橋; Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-04-27
Filing date: 2000-04-27
Publication date: 2001-11-09
Anticipated expiration: 2020-04-27
Also published as: JP4322395B2

Abstract

(57)【要約】【課題】ベリファイ機能を有する場合に電圧ストレス
ワースト条件でデータ書き換えテストを行うことを可能
としたＥＥＰＲＯＭを提供する。【解決手段】メモリセルアレイ１のビット線には、ペ
ージアドレス信号により選択される不揮発性メモリセル
に書き込むべき１ページ分のデータを保持するためのペ
ージバッファ２が設けられる。データ書き換えモードで
は、１ページ分のデータの書き込み動作及び、書き込み
状態を確認するベリファイ読み出し動作を、書き込み完
了が確認されるか又は書き込みサイクルが最大回数に達
したことが判定されるまで繰り返す。テスト信号ＬＰＭ
ＡＸを入力した書き換えテストモードでは、１ページ分
のテストデータの書き込み動作及び、書き込み状態を確
認するベリファイ読み出し動作を、ベリファイ読み出し
の結果の如何に拘わらず、書き込みサイクルが最大回数
に達したことが判定されるまで繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的にデータ
が書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）に関する。

【０００２】

【従来の技術】従来より、バイト単位でデータ書き換え
を行うＥＥＰＲＯＭ（バイト型ＥＥＰＲＯＭ）が知られ
ている。バイト型ＥＥＰＲＯＭのメモリセルアレイは、
一つのメモリセルＭＣが一つの選択ゲートトランジスタ
ＳＧを介してビット線ＢＬに接続される。メモリセルＭ
Ｃは、浮遊ゲート下のゲート絶縁膜のうちドレイン寄り
の部分に書き換え用のトンネル絶縁膜が形成されたＦＬ
ＯＴＯＸ（ＦｌｏａｔｉｎｇＧａｔｅＴｕｎｎｅｌ
ｉｎｇＯｘｉｄｅ）構造を有する。メモリセルＭＣの
制御ゲート線ＣＧＬは、１バイト分のメモリセルＭＣに
共通に設けられ、これが選択スイッチＳにより選択さ
れ、バイト単位でのデータ書き換えが行われるようにな
っている。

【０００３】このバイト型ＥＥＰＲＯＭに比べて、より
大きな規模でのデータ書き換えに適したものとして、Ｎ
ＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルアレイは、例えば１６個のメモリセルが直
列接続され、その一端は選択ゲートトランジスタを介し
てビット線に接続され、他端は選択ゲートトランジスタ
を介して共通ソース線に接続される。メモリセルは、浮
遊ゲートと制御ゲートが積層されたスタックトゲート構
造を有し、浮遊ゲート下は全面トンネル絶縁膜として、
浮遊ゲートとチャネルの間でＦＮトンネリングにより電
子の授受が行われる。ロウ方向の例えば１２８バイト分
のメモリセルの制御ゲートが共通に制御ゲート線に接続
される。ＮＡＮＤ型ＥＥＰＲＯＭでは、１ページ分の書
き込みデータをロードできるページバッファを備えるこ
とにより、ページ単位でのデータ書き込みが可能とされ
る。

【０００４】バイト型ＥＥＰＲＯＭは、１ビットの記憶
にメモリセルと選択ゲートトランジスタの２素子を必要
とし、従って単位セル面積が大きく、大容量化、低コス
ト化が難しいという難点がある。

【０００５】ＮＡＮＤ型ＥＥＰＲＯＭは、この様なバイ
ト型ＥＥＰＲＯＭの難点を解消するものとして開発され
た。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数個（例えば１６
個）のメモリセルについて２個の選択ゲートトランジス
タが設けられるため、１ビットの記憶に要する単位セル
面積がバイト型ＥＥＰＲＯＭに比べて極めて小さくな
り、大容量化、低コスト化が可能である。従って、大容
量のファイルメモリ等に適している。

【０００６】しかし、ＮＡＮＤ型ＥＥＰＲＯＭの場合、
通常消去単位と書き込み単位が異なるため、データ書き
換えには独立したデータ消去動作とデータ書き込み動作
を必要とし、データ書き換え制御が容易ではない。加え
て、通常はコマンド入力方式が採用されるため、書き換
え制御は一層複雑になる。例えばデータ書き込み動作で
は、（１）書き込みセットアップコマンド入力、（２）
ページアドレス入力、（３）データ入力、（４）書き込
み実行コマンド入力、という一連の入力動作が必要にな
る。更に、ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセ
ルが直列接続されるため、ＮＯＲ型ＥＥＰＲＯＭのよう
な高速アクセス性能を得ることができない。

【０００７】ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データ
消去をページ単位で行うことは不可能ではない。しか
し、従来のデータ書き換え制御の仕様を踏襲した場合に
は、データ書き換え制御が複雑であり、また高速性能が
得られないという難点はそのまま残る。従って簡単な制
御によりページ単位のデータ書き換えを可能としたＥＥ
ＰＲＯＭが望まれている。

【０００８】

【発明が解決しようとする課題】一方、従来のＮＡＮＤ
型ＥＥＰＲＯＭにおいては、書き込みデータのしきい値
を一定範囲に追い込むために、ベリファイ機能を持たせ
ることが行われる。これは、書き込み状態を確認しなが
ら、パルス幅を設定した複数回の書き込みを行うもので
ある。即ち、ベリファイ読み出し動作により書き込みが
十分と判定されるまで、書き込み動作とベリファイ読み
出し動作を繰り返す。従って、メモリセルの書き込み特
性の違いに応じて、書き込み回数（ループ数）は異な
り、書き込み時間も異なることになる。メモリセルの書
き込み特性は、製造プロセスや経時変化により変動す
る。

【０００９】また、ＥＥＰＲＯＭでは、通常書き換え回
数を保証するために、エンデュランス試験と呼ばれるテ
ストが行われる。このテストでは、セルアレイ全体に消
去、書き込みを繰り返し、保証書き換え回数まで正常に
データ書き換えができるか否かを確認する。このとき、
メモリセルにかかる電圧ストレスは、通常使用時のワー
スト条件に設定することが望まれる。

【００１０】通常使用時の電圧ストレスワースト条件
は、上述したベリファイ機能を持つ場合には、書き込み
サイクル数（書き込み動作とベリファイ読み出し動作の
繰り返しサイクル数，いわゆるループ数）が最大になる
ときである。しかし、ベリファイ機能が働くと、ループ
数が最大になる前に書き換え動作が終了してしまう可能
性がある。また、１ページ分の書き込みデータをページ
バッファに保持して、ベリファイ読み出しで書き込み十
分であることが確認されたビットは以後書き込み動作を
行わないように、ページバッファの保持データを書き換
えるようにすると、書き込み十分となったビットのメモ
リセルにはそれ以後電圧ストレスがかからなくなる。

【００１１】更に、書き換え時間の仕様を保証するため
には、ループ数が最大になった場合でも、書き換え時間
の仕様を上回らないという確認を行う必要がある。しか
し、ベリファイ機能が正常に働くと、ループ数が最大に
達する前に書き換え動作が終了してしまうため、この確
認が難しい。

【００１２】この発明は、上記事情を考慮してなされた
もので、ベリファイ機能を有する場合に電圧ストレスワ
ースト条件でデータ書き換えテストを行うことを可能と
した不揮発性半導体記憶装置を提供することを目的とし
ている。

【００１３】

【課題を解決するための手段】この発明は、電気的書き
換え可能な不揮発性メモリセルがマトリクス配列された
メモリセルアレイを有し、前記メモリセルアレイの選択
された番地へのデータの書き込み動作及び、書き込み状
態を確認するベリファイ読み出し動作を、書き込み完了
が確認されるか又は書き込みサイクルが最大回数に達し
たことが判定されるまで繰り返し行うデータ書き換えモ
ードを有する不揮発性半導体記憶装置において、前記メ
モリセルアレイの選択された番地へのテストデータの書
き込み動作及び、書き込み状態を確認するベリファイ読
み出し動作を、書き込みサイクルが最大回数に達するま
で繰り返し行わせるデータ書き換えテストモードを有す
ることを特徴とする。

【００１４】この発明によると、ベリファイ機能を持つ
ＥＥＰＲＯＭのベリファイ機能を制限して、ベリファイ
読み出しの結果に拘わらずループ数が最大になるまで書
き込みサイクルを実行するデータ書き換えテストモード
を備えることによって、電圧ストレスワースト条件での
データ書き換えテストが可能になる。

【００１５】この発明において好ましくは、ページ単位
のデータ書き換えを行うために、ページアドレス信号に
より選択される不揮発性メモリセルに書き込むべき１ペ
ージ分のデータを保持するためのページバッファと、ペ
ージアドレス信号により選択される不揮発性メモリセル
のうち、カラムアドレス信号により選択される複数ビッ
トのデータを検知増幅してラッチするためのセンスアン
プ／データラッチ回路とを有するものとする。この場
合、データ書き換えモードは、ページバッファにロード
された１ページ分のデータの書き込み動作と、書き込み
データを複数ビットずつ順次センスアンプ／データラッ
チ回路により読み出すベリファイ読み出し動作とを、１
ページ分のデータの書き込み完了が確認されるか又は書
き込みサイクルが最大回数に達するまで繰り返すもので
あり、データ書き換えテストモードは、ページバッファ
にロードされた１ページ分のテストデータの書き込み動
作と、書き込みデータを複数ビットずつ順次センスアン
プ／データラッチ回路により読み出すベリファイ読み出
し動作とを、ベリファイ読み出しの結果に拘わらず書き
込みサイクルが最大回数に達するまで繰り返すものとす
る。

【００１６】この場合、より具体的には、データ書き換
えモードでは、ベリファイ読み出し動作で書き込み十分
であることが確認されたビットについてはページバッフ
ァの保持データを反転させて以後書き込みを実質的に行
わないようにし、データ書き換えテストモードでは、ベ
リファイ読み出し動作で書き込み十分であることが確認
されたビットについても前記ページバッファの保持デー
タを反転させることなく、書き込み動作を繰り返すよう
にする。

【００１７】この発明において、データ書き換えテスト
モードは、テスト端子からのテスト信号入力により設定
されるか、或いはアドレス端子又はデータ入出力端子か
らのコマンド入力により設定されるものとすることがで
きる。

【００１８】またこの発明において、ページ単位のデー
タ書き換えを行うに好ましいメモリセルアレイは、１ペ
ージ分の不揮発性メモリセルの制御ゲートが制御ゲート
線に共通接続され、各不揮発性メモリセルのドレインが
第１の選択ゲートトランジスタを介してビット線に接続
され、ソースが第２の選択ゲートトランジスタを介して
共通ソース線に接続されて構成されたものとすることが
できる。

【００１９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００２０】図１は、この発明の実施の形態によるＥＥ
ＰＲＯＭのブロック構成を示す。メモリセルアレイ１
は、図２に示すように、不揮発性メモリセルＭＣをマト
リクス配列して構成される。メモリセルＭＣのドレイン
は、選択ゲートトランジスタＳＧ１を介してビット線Ｂ
Ｌに接続され、ソースは選択ゲートトランジスタＳＧ２
を介して共通ソース線ＳＬに接続される。即ち、メモリ
セルＭＣと選択ゲートトランジスタＳＧ１，ＳＧ２の３
トランジスタによりメモリセルユニットが構成されてい
る。

【００２１】ロウ方向のメモリセルＭＣの制御ゲートは
共通に制御ゲート線ＣＧＬに接続される。同様にロウ方
向の選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電
極は共通に選択ゲート線ＧＳＬ，ＳＳＬに接続される。
この実施の形態の場合、制御ゲート線ＣＧＬに沿った５
１２個（６４バイト分）のメモリセルＭＣの範囲が、デ
ータ書き換えの単位となる１ページである。

【００２２】メモリセルＭＣは、しきい値電圧の高い状
態をデータ“０”（書き込み状態）、しきい値電圧の低
い状態をデータ“１”（消去状態）としてデータ記憶を
行う。データ書き込みの原理を簡単に説明すれば、ビッ
ト線ＢＬに書き込みデータ“１”，“０”を与えて、選
択されたページの各メモリセルでフローティングゲート
に電子を注入するか否かを制御する。即ち、選択ページ
の“０”データが与えられたビット線のメモリセルで
は、浮遊ゲートとチャネル間に大きな電界がかかり、チ
ャネルから浮遊ゲートにＦＮトンネリングにより電子注
入され、しきい値電圧の高い書き込み状態（“０”デー
タ状態）になる。“１”データが与えられたビット線の
メモリセルでは、フローティングのチャネルが制御ゲー
トとの容量結合により電位上昇して、電子注入は生じ
ず、“１”状態が保持される。

【００２３】メモリセルアレイ１のビット線ＢＬには、
データ書き換え時に１ページ分の書き込むべきデータを
ロードするページバッファ２が設けられている。具体的
にページバッファ２は、各ビット線ＢＬ毎に接続された
データラッチにより構成される。ビット線ＢＬはまたカ
ラムデコーダ１０により制御されるカラムゲート３によ
り、１カラムずつ選択されて、センスアンプ／データラ
ッチ回路４及びＩ／Ｏバッファ５に接続される。ここで
１カラムが１６ビット（２バイト）の場合を説明する
が、１バイトでもよいし、或いは他の適当な複数ビット
単位でもよい。データ書き換え時には、入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ15から２バイト分ずつ順次供給される１ペ
ージ分のデータが、２バイトずつＩ／Ｏバッファ５を介
し、カラムゲート３により選択されたカラム毎にページ
バッファ２にロードされる。またデータ読み出し時は、
カラムゲート３により選択された２バイトの読み出しデ
ータがセンスアンプ／データラッチ回路４で検知増幅さ
れ、Ｉ／Ｏバッファ５を介して入出力端子Ｉ／Ｏ０〜Ｉ
／Ｏ15に取り出される。

【００２４】メモリセルアレイ１の制御ゲート線ＣＧＬ
及び選択ゲート線ＧＳＬ，ＳＳＬを選択するのがロウデ
コーダ６である。ページアドレス信号ＰＡは外部端子か
らロウアドレスバッファ７に取り込まれてラッチされ
る。このラッチされたページアドレス信号ＰＡはロウデ
コーダ６によりデコードされて、選択されたページの制
御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬに動
作モードに応じて所定の電位が与えられる。

【００２５】データ読み出しモードにおいては、外部か
ら供給されるカラムアドレス信号ＣＡがカラムアドレス
バッファ８により取り込まれて、内部カラムアドレス信
号ＣＡａが得られる。一方、データ書き換えモードにお
いては、内部カラムアドレス信号ＣＡｂを自動発生する
カラムアドレス発生回路として、アドレスレジスタ１１
が設けられている。アドレスレジスタ１１は、データ書
き換えモードにおいて、制御回路１３から発生されるカ
ラムアドレスリセット信号ＣＡ−ＲＳにより初期化さ
れ、カラムアドレスインクリメント信号ＣＡ−ＩＮＣに
より順次更新される内部カラムアドレス信号ＣＡｂを発
生する。

【００２６】データ読み出しモードにおいてカラムアド
レスバッファ８に取り込まれる内部カラムアドレス信号
ＣＡａと、データ書き換えモードにおいてアドレスレジ
スタ１１から発生される内部カラムアドレス信号ＣＡｂ
とは、選択ゲート回路９により選択されてカラムデコー
ダ１０に転送される。選択ゲート回路９は制御回路１３
から発生される制御信号Ｅ／Ｗにより切り換え制御がな
される。

【００２７】制御回路１３には、チップイネーブル信号
／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブ
ル信号／ＯＥが動作モードに応じて入力される。制御回
路１３にはまた、通常のデータ書き換えモードとは別
に、データ書き換えテストモードを設定するテスト信号
ＬＰＭＡＸが入力されるようになっている。テスト信号
ＬＰＭＡＸが入力される端子は例えば専用のテスト端子
である。制御回路１３は、オシレータやカウンタを含
み、制御入力信号の論理に従って、アドレスレジスタ１
１を制御するカラムアドレスリセット信号ＣＡ−ＲＳ、
カラムアドレスインクリメント信号ＣＡ−ＩＮＣ、選択
ゲート回路９を制御する制御信号Ｅ／Ｗ等を発生する。

【００２８】昇圧回路１２は、動作モードに応じて、書
き込み電位Ｖｐｇｍ、消去電位Ｖｅｒａ等を発生する。
この昇圧回路１２も制御回路１３により制御される。制
御回路１３はその他、データ書き換えモード及びデータ
書き換えテストモードでの自動データ書き換えのシーケ
ンス制御を行う各種内部タイミング信号を発生する。

【００２９】図３は、ページバッファ２、カラムゲート
３及びセンスアンプ／データラッチ回路４の部分の具体
構成を示している。メモリセルアレイ１のビット線ＢＬ
ｉは、ページ単位の書き込みの際に選択信号Ｙｔにより
一括選択される選択ゲートであるＮＭＯＳトランジスタ
Ｑ３１を介してそれぞれデータ線ＤＬｉに接続されてい
る。これらのデータ線ＤＬｉの一つがカラムゲート３に
より選択されてセンスアンプ／データラッチ回路４のノ
ードＮ１に接続されることになる。

【００３０】カラムデコーダ１０は、２ビットのアドレ
スＡ０，Ａ１をデコードするデコード部ＤＥＣ１と、こ
れより上位の３ビットのアドレスＡ２−Ａ４をデコード
するデコード部ＤＥＣ２とから構成されている。カラム
ゲート３は、これらのデコード部ＤＥＣ１，ＤＥＣ２の
出力により駆動される選択ゲート部３１，３２を有す
る。この実施の形態の場合、このカラムゲート３によっ
て、３２本のビット線ＢＬｉから１本が選択される。

【００３１】ページバッファ２は、制御信号ＰＢＴＲに
より制御される選択ゲートトランジスタであるＮＭＯＳ
トランジスタＱ３４を介して各データ線ＤＬｉにそれぞ
れ接続される１ページ分のページラッチＰＢを有する。
トランジスタＱ３４は、書き込みデータのデータロード
時及び一括書き込み時にオンとなる。データロード時
は、Ｉ／Ｏバッファから２バイト分ずつ入力された書き
込みデータは、制御信号ＤＩＮ１により活性化されるイ
ンバータ４０を介し、ノードＮ１を介して、カラムゲー
ト３で選択されたデータ線ＤＬｉに転送される。このと
き、制御信号ＰＢＴＲが“Ｈ”となり、データ線ＤＬｉ
の書き込みデータはトランジスタＱ３４を介してページ
バッファ２に格納されることになる。またページ単位の
一括データ書き込み時は、ページバッファ２の保持デー
タをデータ線ＤＬｉに転送読み出しして、ビット線ＢＬ
ｉに供給することになる。

【００３２】センスアンプ／データラッチ回路４は、セ
ンスアンプ（ＳＡ）４１とデータラッチ４２を有する。
センスアンプ４１の入力ノードは活性化信号ＳＡＥＮに
より制御されるＮＭＯＳトランジスタＱ４１を介してノ
ードＮ１に接続されている。センスアンプ４１の出力ノ
ードは、活性化信号ＳＡＥＮにより制御されるインバー
タ４３を介してデータラッチ４２のノードＮ２に接続さ
れている。通常のデータ読み出し時は、ノードＮ２のデ
ータが読み出し信号ＳＡＯＵＴにより活性化されるイン
バータ４４を介して読み出されてＩ／Ｏバッファに転送
出力される。

【００３３】ベリファイ読み出し動作時は、センスアン
プ４１により読み出されたデータは、データラッチ４２
に保持される。このデータラッチ４２の保持データに基
づいて、ベリファイ判定と、書き込み不十分のセルに対
する追加書き込みとが行われる。このとき、データラッ
チ４２のノードＮ３が、制御信号ＤＩＮ２により制御さ
れるインバータ４５を介してノードＮ１に読み出され、
更にカラムゲート３により選択されて対応するデータ線
ＤＬｉに転送され、更にビット線ＢＬｉに転送されるこ
とになる。

【００３４】図４は、ページバッファ２の各ページラッ
チＰＢの具体的な構成を示している。図示のようにペー
ジラッチＰＢはデータラッチ回路５１を主体として構成
される。データラッチ回路５１の一つのノードＮ１１
は、トランジスタＱ３４を介してデータ線ＤＬｉに接続
され、他のノードＮ１２は、一括判定用のＮＭＯＳトラ
ンジスタＱ５２のゲートに入る。トランジスタＱ５２の
ソースは、一括判定時に制御信号ＰＢＶＦＹによりオン
とされるＮＭＯＳトランジスタＱ５１を介して接地さ
れ、ドレインはページバッファ２の他の全てのページバ
ッファ回路ＰＢについて共通に配設された一括判定信号
線ＰＢＦＬＧに接続されている。

【００３５】データラッチ回路５１のノードＮ１２はま
た、カラムゲート３の選択ゲート部３１と同様の選択ゲ
ート３３と、データ線ＤＬｉのデータに応じてオンオフ
するＮＭＯＳトランジスタＱ３３を介して接地されてい
る。これらの選択ゲート３３とトランジスタＱ３３は、
ベリファイ読み出しの結果に応じて、データラッチ回路
５１の保持データを反転させるために用いられる。選択
ゲート３３は、カラムデコーダ１０のデコード部ＤＥＣ
１の出力により制御されるが、デコード部ＤＥＣ１の出
力をデータラッチ回路５１のデータ書き換え時にのみ選
択ゲート３３に転送するために、制御信号ＢＬＳＥＮＥ
Ｎにより制御されるＮＡＮＤゲート３４が設けられてい
る。

【００３６】データラッチ回路５１のノードＮ１２には
また、リセット信号ＰＢＲＳＴにより制御されるリセッ
ト用ＮＭＯＳトランジスタが設けられている。ページバ
ッファＰＢへのデータロードの前に、ＰＢＲＳＴ＝
“Ｈ”，ＰＢＳＷ＝“Ｈ”として、ページバッファＰＢ
のデータがリセット（Ｎ１２＝“Ｌ”）されることにな
る。

【００３７】ページバッファ２へのデータロードから、
書き込み及びその後のベリファイ読み出し動作での図３
の回路動作を簡単に説明すれば、次のようになる。図９
は、ページバッファ２のラッチデータの様子を示してい
る。ページバッファ２にはまず、１ページ分のデータ
“１”，“０”がロードされる。ここで、書き込みデー
タ“１”は実際には、書き込み禁止（即ちメモリセルの
フローティングゲートに電子を注入せず、しきい値が低
い“１”状態に保つ）を意味し、書き込みデータ“０”
は、メモリセルのフローティングゲートに電子を注入し
て、しきい値の高い状態（“０”状態）に遷移させるこ
とを意味する。

【００３８】書き込みデータが“１”（即ち書き込み禁
止）の場合、図９に示すように、ベリファイ読み出しの
結果が“１”，“０”に拘わらず、ページバッファ２に
保持されたデータはそのまま“１”を保持する。具体的
には、図４の回路においてデータラッチ回路５１のノー
ドＮ１１が、書き換えサイクルの間、“Ｈ”に保たれ
る。

【００３９】書き込みデータが“０”のときは、ベリフ
ァイ読み出しの結果が“１”であれば、書き込み不十分
であり、“０”であれば書き込み十分であることを意味
する。従って図９に示すように、ベリファイ読み出し結
果が“１”であれば、ラッチデータ“０”を保持し、ベ
リファイ読み出し結果が“０”であれば、それ以上の書
き込みを行わないようにラッチデータを“１”に反転さ
せる。

【００４０】このラッチデータの反転又は非反転の動作
は、センスアンプ／データラッチ回路４の読み出しデー
タを、インバータ４５を介し、ノードＮ１を介し、更に
カラムゲート３を介してデータ線ＤＬｉに転送すること
により制御される。即ちデータ線ＤＬｉが“Ｈ”になる
と、ＮＭＯＳトランジスタＱ３３がオンとなり選択ゲー
ト３３により選択されたページバッファＰＢのデータが
反転される。より具体的に説明すれば、ベリファイ読み
出しの結果が“１”のとき、図３のデータラッチ４２の
ノードＮ３が“Ｌ”となる。このとき、データ線ＤＬｉ
には“Ｌ”が転送され、ＮＭＯＳトランジスタＱ３３は
オフであるから、ページバッファ２の対応するデータラ
ッチ回路５１では、ノードＮ１１が当初の“Ｈ”（＝デ
ータ“１”），“Ｌ”（＝データ“０”）のまま保持さ
れる。

【００４１】ベリファイ読み出しの結果が“０”、即ち
センスアンプ／データラッチ回路４のノードＮ３が
“Ｈ”のとき、データ線ＤＬｉには“Ｈ”が転送され
る。これにより、ＮＭＯＳトランジスタＱ３３がオンす
る。従って、選択ゲート３３で選択されたデータラッチ
回路５１について、ノードＮ１２が強制的に接地され
る。これにより、元の保持データが“１”（ノードＮ１
１が“Ｈ”）の場合は、保持データに変化はなく、保持
データが“０”（ノードＮ１１が“Ｌ”）で且つベリフ
ァイ読み出しデータが“０”のときは、保持データが反
転されることになる。

【００４２】ベリファイ読み出し後の一括判定は、図４
に示す一括判定信号線ＰＢＦＬＧの状態を検知すること
により行われる。一括判定信号線ＰＢＦＬＧは予め
“Ｈ”レベルにプリチャージされ、一括判定のときはフ
ローティングにされる。そして、判定制御信号ＰＢＶＦ
Ｙが“Ｈ”となり、トランジスタＱ５１がオンになる。
ページバッファ２のページラッチＰＢが一つでも“０”
データを保持している場合、即ちノードＮ１２が“Ｈ”
の場合は、トランジスタＱ５２がオンし、一括判定信号
線ＰＢＧＬＧが電位低下する。これにより、フェイルの
判定がなされる。１ページ分のデータ書き換えが完了す
ると、ページバッファ２の全ページラッチＰＢのデータ
が“１”即ちノードＮ１２が“Ｌ”となり、このとき一
括判定信号線ＰＢＦＬＧの電位低下はない。これがパス
の判定となる。

【００４３】この実施の形態による３トランジスタのメ
モリセルユニットを持つＥＥＰＲＯＭでは、ページ単位
でのデータ書き換えを行うが、その自動データ書き換え
シーケンスを大きく変更することなく、データ書き換え
テストを電圧ストレスのワースト条件下で行うことを特
徴としている。それらの動作フローを以下に具体的に説
明する。

【００４４】図５は、通常のデータ書き換えモードの動
作フローを示している。データ書き換えモードに入る
と、まず１ページ分の書き込みデータがページバッファ
２にロードされる（Ｓ１）。その後、ページアドレスに
より選択されたページのデータが一括消去される（Ｓ
２）。続いて、消去されたページのメモリセルに、ペー
ジバッファ２にロードされているデータが一括書き込み
される（Ｓ３）。書き込みが終わると、次にベリファイ
読み出しが行われる。ベリファイ読み出しは、この実施
の形態の場合、２バイト単位で順次３２カラム分行われ
る。即ちカラムアドレスＣｏｌＡｄｄ＝１について、ベ
リファイ読み出し（Ｓ４−１）とその結果に応じたラッ
チデータ書き換え（Ｓ５−１）が行われ、以下カラムア
ドレスを更新して、ＣｏｌＡｄｄ＝３２のベリファイ読
み出し（Ｓ４−３２）とその結果に応じたラッチデータ
書き換え（Ｓ５−３２）が行われる。

【００４５】ベリファイ読み出しの際、書き込みが十分
であるメモリセルについては、前述のようにページバッ
ファ２の対応するデータを反転させる。しかし、選択さ
れたページに書き込み不十分のメモリセルが一つでもあ
る間は、フェイルのフラグが立つ。即ち１ページ分のベ
リファイ読み出しが終わった後、ベリファイの結果がパ
スとなったか否かが、書き込みループ数が最大に達した
か否かと併せて判定される（Ｓ６）。判定がＹＥＳであ
れば書き換え動作は終了し、フェイルのフラグが立って
いて且つ、書き込みループ数が最大に達していない場合
には、書き換え終了の判定はＮＯとなり、再度データ書
き込みが行われる（Ｓ３）。この再書き込み動作では、
ページバッファ２のデータが書き込み十分の箇所では書
き換えられているから、実質的には書き込み不十分であ
ったビットについてのみ、再度の書き込み動作が行われ
る。フェイルのフラグが立っているにも拘わらず、書き
込みと書き込みベリファイの繰り返しループ数が最大に
達したため書き込み終了と判定された場合、書き換え失
敗による強制終了である。ページ書き込みステップＳ３
では、例えば書き込みパルスがサイクル毎に順次ステッ
プアップされる。

【００４６】図６は、以上のデータ書き換えモードでの
１書き込みサイクルにおけるベリファイ読み出しの動作
タイミング図である。ベリファイ読み出しの間、制御信
号ＰＢＴＲは“Ｌ”であり、ページバッファ２はデータ
線ＤＬｉとは切り離されている。また制御信号Ｙｔは
“Ｈ”であり、データ線ＤＬｉとビット線ＢＬｉは接続
されている。また外部カラムアドレス信号ＣＡの入力は
行わず、内部カラムアドレス信号は、アドレスレジスタ
１１から、書き込みイネーブル信号／ＷＥに同期して順
次インクリメントされて出力される。

【００４７】ベリファイ読み出し動作はまず、カラムア
ドレスＣｏｌＡｄｄ＝１について、リセット信号ＢＬＲ
ＳＴが“Ｈ”になり、ＮＭＯＳトランジスタＱ３２によ
りデータ線ＤＬｉをリセットして開始される。そしてセ
ンスアンプ活性化信号ＳＡＥＮ＝“Ｈ”により、ビット
線ＢＬｉのデータが読み出されてセンスアンプ／データ
ラッチ回路４によりセンスされ、ラッチされる。

【００４８】そして、次にベリファイ読み出しされたデ
ータに基づいてページバッファ２のラッチデータ書き換
えが行われる。このとき、データイン制御信号ＤＩＮ２
が“Ｈ”となって、データラッチ４２のデータがデータ
線ＤＬｉに転送され、その間に制御信号ＢＬＳＥＮＥＮ
及びＰＢＳＷが“Ｈ”となる。これによりＮＡＮＤゲー
ト３４が活性化されてデコード出力が選択ゲート３３に
送られ、またデータラッ５１では、ノードＮ１２側の電
源経路がオフになる。この結果、前述のように書き込み
十分のセルに対応するデータラッチ５１のノードＮ１２
が強制的に電位低下して、ラッチデータが反転させられ
る。以下、カラムアドレスＣｏｌＡｄｄ＝３２まで同様
のベリファイ読み出しとラッチデータ書き換えが行われ
る。１ページ分のベリファイ読み出しが行われた後、一
括判定が行われる。前述のように一括判定では、一括判
定信号線ＰＢＦＬＧの電位低下の有無が判定される。

【００４９】次に、テスト信号ＬＰＭＡＸを“Ｈ”にす
ると、制御回路１３の自動データ書き換えシーケンスの
一部が変更され、データ書き換えテストモードが設定さ
れる。この書き換えシーケンスの一部変更は、論理回路
的に説明すれば次のようになる。図１０は、通常のデー
タ書き換えモードにおいて、一括判定の結果により次の
書き込み動作を開始するか否かを決定するためのロジッ
クである。ＳＲＣＶＥｎは、一括判定の動作終了時にあ
る一定期間“Ｌ”となる信号であり、ＰＣＥＮＤはルー
プ数が最大値ＭＡＸになると“Ｈ”となる信号であり、
ＶＲは一括判定の結果がパスの場合に“Ｈ”となる信号
である。従って、次の書き込み動作のトリガ信号ＰＲＯ
ＲＧが“Ｈ”となる条件は、ベリファイ一括判定の終了
時（ＳＲＣＶＥｎ＝“Ｌ”）に、一括判定の結果がフェ
イルであり（ＶＲ＝“Ｌ”）、且つループ数が最大値Ｍ
ＡＸに達していない（ＰＣＥＮＤ＝“Ｌ”）場合という
ことになる。

【００５０】これに対して、書き換えテストにおいて、
一括判定動作終了後に次の書き込み動作を開始するか否
かを決定するためのロジックは、図１１のようになる。
即ち、テストモード信号ＬＰＭＡＸが“Ｈ”であれば、
一括判定の結果を示す信号ＶＲの如何に拘わらず、ルー
プ数が最大値ＭＡＸに達するまで、一括判定動作終了時
に発生されるＳＲＣＶＥｎ＝“Ｌ”により、書き込みト
リガ信号ＰＲＯＰＧ＝“Ｈ”が発生される。

【００５１】この書き換えテストモードの動作フロー
は、図５に対して、図７のようになる。１ページ分の書
き込みデータのロード（Ｓ１１）、ページ消去（Ｓ１
２）の後、ページ単位の書き込みを行う（Ｓ１３）こと
は、図５の場合と変わらない。具体的に１ページ分の書
き込みデータは、好ましくは、全メモリセルに大きな電
圧ストレスがかかる条件として、オール“０”とする。
但し、他の適当なデータパターンを用いることもでき
る。

【００５２】書き込み後のベリファイ読み出しの動作
は、通常の書き換えモードとは異なる。即ちベリファイ
読み出しの結果によるラッチデータの書き換えは行わ
ず、カラムアドレスＣｏｌＡｄｄ＝１のベリファイ読み
出し（Ｓ１４−１）からカラムアドレスＣｏｌＡｄｄ＝
３２までのベリファイ読み出し（Ｓ１４−３２）まで、
１ページ分のベリファイ読み出しを行う。そして、書き
換えループ数が最大値ＭＡＸに達したか否かを判定して
（Ｓ１５）、最大値ＭＡＸに達するまで、ページ書き込
みとベリファイ読み出しを繰り返す。

【００５３】図８は、この書き換えテストでのベリファ
イ読み出し動作のタイミング図を、図６に対応させて示
している。基本的なシーケンスは図６と同様である。通
常のデータ書き換えでは、図６に示したように、ラッチ
データ書き換えのタイミングで制御信号ＢＬＳＥＮＥＮ
及びＰＢＳＷが“Ｈ”になったのに対し、図８ではこれ
らの制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｌ”を保
つ。従って、図３における選択ゲート３３がオフのまま
であり、各サイクルのベリファイ読み出しの結果に拘わ
らず、ページバッファ２のラッチデータは書き換えられ
ない。

【００５４】また、図８のシーケンスでは、図６と同様
に一括判定の動作を行ってはいるが、書き込みが十分な
セルについてもページバッファ２のデータ書き換えを行
わないから、最初にロードした書き込みテストデータの
まま、書き換えループ数が最大になるまで繰り返し書き
込み動作が行われ、パスの判定は出力されることはな
く、常にフェイルの判定となる。従って、例えば１ペー
ジ分の書き込みデータを全て“０”として、各書き込み
サイクルで１ページ分の全メモリセルに大きな電圧スト
レスがかかり、且つそれが最大ループ数まで繰り返され
るという、ワースト条件での書き換えテストが行われ
る。

【００５５】以上のようにこの実施の形態によると、ベ
リファイ機能付きのＥＥＰＲＯＭについて、テスト信号
ＬＰＭＡＸの入力によって、電圧ストレスのワースト条
件での書き換えテストが可能になり、また最大書き込み
時間のテストも可能になる。しかも、データ書き換えテ
ストモードでは、ベリファイ読み出しの結果の如何に拘
わらずページバッファに保持されたデータの書き換えを
行わない他は、通常のデータ書き換えモードのシーケン
スをそのまま利用したテストが可能になる。

【００５６】この発明は上記実施の形態に限られない。
例えば実施の形態では、テスト信号ＬＰＭＡＸの入力の
ために専用のテスト端子を用いる場合を説明したが、既
存の端子の適当な組み合わせによりテスト信号を入力す
ることもできるし、或いはアドレス端子やデータ入出力
端子を利用したコマンド入力により書き換えシーケンス
を変更した書き換えテストシーケンスを実現するように
してもよい。

【００５７】また実施の形態では、３トランジスタのメ
モリセルユニットを用い、データ消去の単位とデータ書
き込みの単位を同じ１ページとしてページ単位のデータ
書き換えを可能としたＥＥＰＲＯＭを説明したが、通常
のＮＡＮＤ型ＥＥＰＲＯＭの他、ベリファイ機能を持つ
各種ＥＥＰＲＯＭにも同様にこの発明を適用することが
できる。

【００５８】また実施の形態では、書き換えテストモー
ドにおいて、通常の書き換えモードと同様に一括判定動
作を行うようにしたが、一括判定の結果は常にフェイル
である。従って、この一括判定の動作を省略することも
できる。テストとしては基本的には、通常のデータ書き
換えシーケンスに従うことが好ましいが、一括判定の動
作を省けばテスト時間の短縮が図られる。一方、一括判
定動作を行ったときも常にフェイルの判定となるので、
書き換えテストシーケンスにおいて、通常のデータ書き
換えシーケンスのときと同様に、図１０のようなロジッ
クを用いて次の書き込み動作を開始するか否かを決定す
ることができる。

【００５９】

【発明の効果】以上述べたようにこの発明によれば、電
圧ストレスのワースト条件でのデータ書き換えテストを
可能としたＥＥＰＲＯＭを得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＥＥＰＲＯＭのブ
ロック構成を示す図である。

【図２】同実施の形態のメモリセルアレイの等価回路を
示す図である。

【図３】図１におけるページバッファ、カラムゲート及
びセンスアンプ／データラッチ回路部の具体構成を示す
図である。

【図４】ページバッファの具体構成を示す図である。

【図５】同実施の形態のデータ書き換え時の動作フロー
を示す図である。

【図６】同データ書き換え動作のベリファイ読み出しの
タイミング図である。

【図７】同実施の形態のデータ書き換えテスト時の動作
フローを示す図である。

【図８】同データ書き換えテスト動作のベリファイ読み
出しのタイミング図である。

【図９】同実施の形態におけるデータ書き換え動作時の
ラッチデータとベリファイ読み出しの結果によるラッチ
データ書き換えの様子を示す図である。

【図１０】同実施の形態におけるデータ書き換えモード
の書き込みトリガ信号発生のロジックを示す図である。

【図１１】同実施の形態におけるデータ書き換えテスト
モードの書き込みトリガ信号発生のロジックを示す図で
ある。

【符号の説明】

１…メモリセルアレイ、２…ページバッファ、３…カラ
ムゲート、４…センスアンプ／データラッチ回路、５…
Ｉ／Ｏバッファ、６…ロウデコーダ、７…ロウアドレス
バッファ、８…カラムアドレスバッファ、９…選択ゲー
ト回路、１０…カラムデコーダ、１１…アドレスレジス
タ、１２…昇圧回路、１３…制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者今宮賢一神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 2G032 AA08 AB05 AD07 AE06 AE08 AE10 AE12 AE14 AG01 AG07 AH04 AK11 AL02 5B025 AD04 AD06 AD16 AE09 5L106 AA10 DD11 DD36 GG07 9A001 BB03 LL05

Claims

【特許請求の範囲】

【請求項１】電気的書き換え可能な不揮発性メモリセ
ルがマトリクス配列されたメモリセルアレイを有し、前
記メモリセルアレイの選択された番地へのデータの書き
込み動作及び、書き込み状態を確認するベリファイ読み
出し動作を、書き込み完了が確認されるか又は書き込み
サイクルが最大回数に達したことが判定されるまで繰り
返し行うデータ書き換えモードを有する不揮発性半導体
記憶装置において、前記メモリセルアレイの選択された番地へのテストデー
タの書き込み動作及び、書き込み状態を確認するベリフ
ァイ読み出し動作を、書き込みサイクルが最大回数に達
するまで繰り返し行わせるデータ書き換えテストモード
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】ページアドレス信号により選択される不
揮発性メモリセルに書き込むべき１ページ分のデータを
保持するためのページバッファと、前記ページアドレス信号により選択される不揮発性メモ
リセルのうち、カラムアドレス信号により選択される複
数ビットのデータを検知増幅してラッチするためのセン
スアンプ／データラッチ回路とを有し、前記データ書き換えモードは、前記ページバッファにロ
ードされた１ページ分のデータの書き込み動作と、書き
込みデータを複数ビットずつ順次前記センスアンプ／デ
ータラッチ回路により読み出すベリファイ読み出し動作
とを、１ページ分のデータの書き込み完了が確認される
か又は書き込みサイクルが最大回数に達するまで繰り返
すものであり、前記データ書き換えテストモードは、前記ページバッフ
ァにロードされた１ページ分のテストデータの書き込み
動作と、書き込みデータを複数ビットずつ順次前記セン
スアンプ／データラッチ回路により読み出すベリファイ
読み出し動作とを、ベリファイ読み出しの結果に拘わら
ず書き込みサイクルが最大回数に達するまで繰り返すも
のであることを特徴とする請求項１記載の不揮発性半導
体記憶装置。
【請求項３】ページアドレス信号により選択される不
揮発性メモリセルに書き込むべき１ページ分のデータを
保持するためのページバッファを有し、前記データ書き換えモードでは、ベリファイ読み出し動
作で書き込み十分であることが確認されたビットについ
ては前記ページバッファの保持データを反転させて以後
書き込みを実質的に行わないようにし、前記データ書き換えテストモードでは、ベリファイ読み
出し動作で書き込み十分であることが確認されたビット
についても前記ページバッファの保持データを反転させ
ることなく、書き込み動作を繰り返すようにしたことを
特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】前記データ書き換えテストモードは、テ
スト端子からのテスト信号入力により設定されることを
特徴とする請求項１乃至３のいずれかに記載の不揮発性
半導体記憶装置。
【請求項５】前記データ書き換えテストモードは、ア
ドレス端子又はデータ入出力端子からのコマンド入力に
より設定されることを特徴とする請求項１乃至３のいず
れかに記載の不揮発性半導体記憶装置。
【請求項６】前記メモリセルアレイは、１ページ分の
不揮発性メモリセルの制御ゲートが制御ゲート線に共通
接続され、各不揮発性メモリセルのドレインが第１の選
択ゲートトランジスタを介してビット線に接続され、ソ
ースが第２の選択ゲートトランジスタを介して共通ソー
ス線に接続されてなることを特徴とする請求項２乃至５
のいずれかに記載の不揮発性半導体記憶装置。