JP4322395B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電気的にデータが書き換え可能な不揮発性半導体記憶装置(EEPROM)に関する。
【0002】
【従来の技術】
従来より、バイト単位でデータ書き換えを行うEEPROM(バイト型EEPROM)が知られている。バイト型EEPROMのメモリセルアレイは、一つのメモリセルMCが一つの選択ゲートトランジスタSGを介してビット線BLに接続される。メモリセルMCは、浮遊ゲート下のゲート絶縁膜のうちドレイン寄りの部分に書き換え用のトンネル絶縁膜が形成されたFLOTOX(Floating Gate Tunneling Oxide)構造を有する。メモリセルMCの制御ゲート線CGLは、1バイト分のメモリセルMCに共通に設けられ、これが選択スイッチSにより選択され、バイト単位でのデータ書き換えが行われるようになっている。
【0003】
このバイト型EEPROMに比べて、より大きな規模でのデータ書き換えに適したものとして、NAND型EEPROMがある。NAND型EEPROMのメモリセルアレイは、例えば16個のメモリセルが直列接続され、その一端は選択ゲートトランジスタを介してビット線に接続され、他端は選択ゲートトランジスタを介して共通ソース線に接続される。メモリセルは、浮遊ゲートと制御ゲートが積層されたスタックトゲート構造を有し、浮遊ゲート下は全面トンネル絶縁膜として、浮遊ゲートとチャネルの間でFNトンネリングにより電子の授受が行われる。ロウ方向の例えば128バイト分のメモリセルの制御ゲートが共通に制御ゲート線に接続される。NAND型EEPROMでは、1ページ分の書き込みデータをロードできるページバッファを備えることにより、ページ単位でのデータ書き込みが可能とされる。
【0004】
バイト型EEPROMは、1ビットの記憶にメモリセルと選択ゲートトランジスタの2素子を必要とし、従って単位セル面積が大きく、大容量化、低コスト化が難しいという難点がある。
【0005】
NAND型EEPROMは、この様なバイト型EEPROMの難点を解消するものとして開発された。NAND型EEPROMでは、複数個(例えば16個)のメモリセルについて2個の選択ゲートトランジスタが設けられるため、1ビットの記憶に要する単位セル面積がバイト型EEPROMに比べて極めて小さくなり、大容量化、低コスト化が可能である。従って、大容量のファイルメモリ等に適している。
【0006】
しかし、NAND型EEPROMの場合、通常消去単位と書き込み単位が異なるため、データ書き換えには独立したデータ消去動作とデータ書き込み動作を必要とし、データ書き換え制御が容易ではない。加えて、通常はコマンド入力方式が採用されるため、書き換え制御は一層複雑になる。例えばデータ書き込み動作では、(1)書き込みセットアップコマンド入力、(2)ページアドレス入力、(3)データ入力、(4)書き込み実行コマンド入力、という一連の入力動作が必要になる。更に、NAND型EEPROMは、複数のメモリセルが直列接続されるため、NOR型EEPROMのような高速アクセス性能を得ることができない。
【0007】
NAND型EEPROMにおいて、データ消去をページ単位で行うことは不可能ではない。しかし、従来のデータ書き換え制御の仕様を踏襲した場合には、データ書き換え制御が複雑であり、また高速性能が得られないという難点はそのまま残る。従って簡単な制御によりページ単位のデータ書き換えを可能としたEEPROMが望まれている。
【0008】
【発明が解決しようとする課題】
一方、従来のNAND型EEPROMにおいては、書き込みデータのしきい値を一定範囲に追い込むために、ベリファイ機能を持たせることが行われる。これは、書き込み状態を確認しながら、パルス幅を設定した複数回の書き込みを行うものである。即ち、ベリファイ読み出し動作により書き込みが十分と判定されるまで、書き込み動作とベリファイ読み出し動作を繰り返す。従って、メモリセルの書き込み特性の違いに応じて、書き込み回数(ループ数)は異なり、書き込み時間も異なることになる。メモリセルの書き込み特性は、製造プロセスや経時変化により変動する。
【0009】
また、EEPROMでは、通常書き換え回数を保証するために、エンデュランス試験と呼ばれるテストが行われる。このテストでは、セルアレイ全体に消去、書き込みを繰り返し、保証書き換え回数まで正常にデータ書き換えができるか否かを確認する。このとき、メモリセルにかかる電圧ストレスは、通常使用時のワースト条件に設定することが望まれる。
【0010】
通常使用時の電圧ストレスワースト条件は、上述したベリファイ機能を持つ場合には、書き込みサイクル数(書き込み動作とベリファイ読み出し動作の繰り返しサイクル数,いわゆるループ数)が最大になるときである。しかし、ベリファイ機能が働くと、ループ数が最大になる前に書き換え動作が終了してしまう可能性がある。また、1ページ分の書き込みデータをページバッファに保持して、ベリファイ読み出しで書き込み十分であることが確認されたビットは以後書き込み動作を行わないように、ページバッファの保持データを書き換えるようにすると、書き込み十分となったビットのメモリセルにはそれ以後電圧ストレスがかからなくなる。
【0011】
更に、書き換え時間の仕様を保証するためには、ループ数が最大になった場合でも、書き換え時間の仕様を上回らないという確認を行う必要がある。しかし、ベリファイ機能が正常に働くと、ループ数が最大に達する前に書き換え動作が終了してしまうため、この確認が難しい。
【0012】
この発明は、上記事情を考慮してなされたもので、ベリファイ機能を有する場合に電圧ストレスワースト条件でデータ書き換えテストを行うことを可能とした不揮発性半導体記憶装置を提供することを目的としている。
【0013】
【課題を解決するための手段】
この発明は、電気的書き換え可能な不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき1ページ分のデータを保持する複数のデータラッチを有するページバッファと、前記メモリセルアレイの選択された番地へのデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させる反転回路を備え、ページのデータを一括消去し、当該ページの全ビットを前記不揮発性メモリセルの消去状態に対応する”1”とした後、前記ページバッファ中の対応する前記データラッチの保持データが前記不揮発性メモリセルの書き込み状態に対応する”0”であるビットについてデータの書き込みを行う動作、及び前記ベリファイ読み出し動作を、書き込み完了が確認されるか又は書き込みサイクルが最大回数に達したことが判定されるまで繰り返し行うデータ書き換えモードを有する不揮発性半導体記憶装置において、前記メモリセルアレイの選択された番地へのテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、書き込みサイクルが最大回数に達するまで繰り返し行わせるデータ書き換えテストモードを有し、前記データ書き換えモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させて以後書き込みを実質的に行わないようにし、前記データ書き換えテストモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファ中の対応する前記データラッチの保持データを反転させることなく、1ページ分のオール“0”のデータの書き込み動作を繰り返すようにしたことを特徴とする。
【0014】
この発明によると、ベリファイ機能を持つEEPROMのベリファイ機能を制限して、ベリファイ読み出しの結果に拘わらずループ数が最大になるまで書き込みサイクルを実行するデータ書き換えテストモードを備えることによって、電圧ストレスワースト条件でのデータ書き換えテストが可能になる。
【0015】
この発明において好ましくは、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき1ページ分のデータを保持するための複数のデータラッチを有するページバッファと、前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅してラッチするためのセンスアンプ/データラッチ回路とを有し、前記データ書き換えモードは、前記ページバッファにロードされた1ページ分のデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ/データラッチ回路により読み出すベリファイ読み出し動作とを、1ページ分のデータの書き込み完了が確認されるか又は書き込みサイクルが最大回数に達するまで繰り返すものであり、前記データ書き換えテストモードは、前記ページバッファにロードされた1ページ分のオール“0”のテストデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ/データラッチ回路により読み出すベリファイ読み出し動作とを、ベリファイ読み出しの結果に拘わらず書き込みサイクルが最大回数に達するまで繰り返すものとする。
【0016】
この場合、より具体的には、データ書き換えモードでは、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについてはページバッファの保持データを反転させて以後書き込みを実質的に行わないようにし、データ書き換えテストモードでは、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファの保持データを反転させることなく、書き込み動作を繰り返すようにする。
【0017】
この発明において、データ書き換えテストモードは、テスト端子からのテスト信号入力により設定されるか、或いはアドレス端子又はデータ入出力端子からのコマンド入力により設定されるものとすることができる。
【0018】
またこの発明において、ページ単位のデータ書き換えを行うに好ましいメモリセルアレイは、1ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第1の選択ゲートトランジスタを介してビット線に接続され、ソースが第2の選択ゲートトランジスタを介して共通ソース線に接続されて構成されたものとすることができる。
【0019】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【0020】
図1は、この発明の実施の形態によるEEPROMのブロック構成を示す。メモリセルアレイ1は、図2に示すように、不揮発性メモリセルMCをマトリクス配列して構成される。メモリセルMCのドレインは、選択ゲートトランジスタSG1を介してビット線BLに接続され、ソースは選択ゲートトランジスタSG2を介して共通ソース線SLに接続される。即ち、メモリセルMCと選択ゲートトランジスタSG1,SG2の3トランジスタによりメモリセルユニットが構成されている。
【0021】
ロウ方向のメモリセルMCの制御ゲートは共通に制御ゲート線CGLに接続される。同様にロウ方向の選択ゲートトランジスタSG1,SG2のゲート電極は共通に選択ゲート線GSL,SSLに接続される。この実施の形態の場合、制御ゲート線CGLに沿った512個(64バイト分)のメモリセルMCの範囲が、データ書き換えの単位となる1ページである。
【0022】
メモリセルMCは、しきい値電圧の高い状態をデータ“0”(書き込み状態)、しきい値電圧の低い状態をデータ“1”(消去状態)としてデータ記憶を行う。データ書き込みの原理を簡単に説明すれば、ビット線BLに書き込みデータ“1”,“0”を与えて、選択されたページの各メモリセルでフローティングゲートに電子を注入するか否かを制御する。即ち、選択ページの“0”データが与えられたビット線のメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかり、チャネルから浮遊ゲートにFNトンネリングにより電子注入され、しきい値電圧の高い書き込み状態(“0”データ状態)になる。“1”データが与えられたビット線のメモリセルでは、フローティングのチャネルが制御ゲートとの容量結合により電位上昇して、電子注入は生じず、“1”状態が保持される。
【0023】
メモリセルアレイ1のビット線BLには、データ書き換え時に1ページ分の書き込むべきデータをロードするページバッファ2が設けられている。具体的にページバッファ2は、各ビット線BL毎に接続されたデータラッチにより構成される。ビット線BLはまたカラムデコーダ10により制御されるカラムゲート3により、1カラムずつ選択されて、センスアンプ/データラッチ回路4及びI/Oバッファ5に接続される。ここで1カラムが16ビット(2バイト)の場合を説明するが、1バイトでもよいし、或いは他の適当な複数ビット単位でもよい。データ書き換え時には、入出力端子I/O0〜I/O15から2バイト分ずつ順次供給される1ページ分のデータが、2バイトずつI/Oバッファ5を介し、カラムゲート3により選択されたカラム毎にページバッファ2にロードされる。またデータ読み出し時は、カラムゲート3により選択された2バイトの読み出しデータがセンスアンプ/データラッチ回路4で検知増幅され、I/Oバッファ5を介して入出力端子I/O0〜I/O15に取り出される。
【0024】
メモリセルアレイ1の制御ゲート線CGL及び選択ゲート線GSL,SSLを選択するのがロウデコーダ6である。ページアドレス信号PAは外部端子からロウアドレスバッファ7に取り込まれてラッチされる。このラッチされたページアドレス信号PAはロウデコーダ6によりデコードされて、選択されたページの制御ゲート線CGL及び選択ゲート線GSL,SSLに動作モードに応じて所定の電位が与えられる。
【0025】
データ読み出しモードにおいては、外部から供給されるカラムアドレス信号CAがカラムアドレスバッファ8により取り込まれて、内部カラムアドレス信号CAaが得られる。一方、データ書き換えモードにおいては、内部カラムアドレス信号CAbを自動発生するカラムアドレス発生回路として、アドレスレジスタ11が設けられている。アドレスレジスタ11は、データ書き換えモードにおいて、制御回路13から発生されるカラムアドレスリセット信号CA−RSにより初期化され、カラムアドレスインクリメント信号CA−INCにより順次更新される内部カラムアドレス信号CAbを発生する。
【0026】
データ読み出しモードにおいてカラムアドレスバッファ8に取り込まれる内部カラムアドレス信号CAaと、データ書き換えモードにおいてアドレスレジスタ11から発生される内部カラムアドレス信号CAbとは、選択ゲート回路9により選択されてカラムデコーダ10に転送される。選択ゲート回路9は制御回路13から発生される制御信号E/Wにより切り換え制御がなされる。
【0027】
制御回路13には、チップイネーブル信号/CE、書き込みイネーブル信号/WE、出力イネーブル信号/OEが動作モードに応じて入力される。制御回路13にはまた、通常のデータ書き換えモードとは別に、データ書き換えテストモードを設定するテスト信号LPMAXが入力されるようになっている。テスト信号LPMAXが入力される端子は例えば専用のテスト端子である。制御回路13は、オシレータやカウンタを含み、制御入力信号の論理に従って、アドレスレジスタ11を制御するカラムアドレスリセット信号CA−RS、カラムアドレスインクリメント信号CA−INC、選択ゲート回路9を制御する制御信号E/W等を発生する。
【0028】
昇圧回路12は、動作モードに応じて、書き込み電位Vpgm、消去電位Vera等を発生する。この昇圧回路12も制御回路13により制御される。制御回路13はその他、データ書き換えモード及びデータ書き換えテストモードでの自動データ書き換えのシーケンス制御を行う各種内部タイミング信号を発生する。
【0029】
図3は、ページバッファ2、カラムゲート3及びセンスアンプ/データラッチ回路4の部分の具体構成を示している。メモリセルアレイ1のビット線BLiは、ページ単位の書き込みの際に選択信号Ytにより一括選択される選択ゲートであるNMOSトランジスタQ31を介してそれぞれデータ線DLiに接続されている。これらのデータ線DLiの一つがカラムゲート3により選択されてセンスアンプ/データラッチ回路4のノードN1に接続されることになる。
【0030】
カラムデコーダ10は、2ビットのアドレスA0,A1をデコードするデコード部DEC1と、これより上位の3ビットのアドレスA2−A4をデコードするデコード部DEC2とから構成されている。カラムゲート3は、これらのデコード部DEC1,DEC2の出力により駆動される選択ゲート部31,32を有する。この実施の形態の場合、このカラムゲート3によって、32本のビット線BLiから1本が選択される。
【0031】
ページバッファ2は、制御信号PBTRにより制御される選択ゲートトランジスタであるNMOSトランジスタQ34を介して各データ線DLiにそれぞれ接続される1ページ分のページラッチPBを有する。トランジスタQ34は、書き込みデータのデータロード時及び一括書き込み時にオンとなる。データロード時は、I/Oバッファから2バイト分ずつ入力された書き込みデータは、制御信号DIN1により活性化されるインバータ40を介し、ノードN1を介して、カラムゲート3で選択されたデータ線DLiに転送される。このとき、制御信号PBTRが“H”となり、データ線DLiの書き込みデータはトランジスタQ34を介してページバッファ2に格納されることになる。またページ単位の一括データ書き込み時は、ページバッファ2の保持データをデータ線DLiに転送読み出しして、ビット線BLiに供給することになる。
【0032】
センスアンプ/データラッチ回路4は、センスアンプ(SA)41とデータラッチ42を有する。センスアンプ41の入力ノードは活性化信号SAENにより制御されるNMOSトランジスタQ41を介してノードN1に接続されている。センスアンプ41の出力ノードは、活性化信号SAENにより制御されるインバータ43を介してデータラッチ42のノードN2に接続されている。通常のデータ読み出し時は、ノードN2のデータが読み出し信号SAOUTにより活性化されるインバータ44を介して読み出されてI/Oバッファに転送出力される。
【0033】
ベリファイ読み出し動作時は、センスアンプ41により読み出されたデータは、データラッチ42に保持される。このデータラッチ42の保持データに基づいて、ベリファイ判定と、書き込み不十分のセルに対する追加書き込みとが行われる。このとき、データラッチ42のノードN3が、制御信号DIN2により制御されるインバータ45を介してノードN1に読み出され、更にカラムゲート3により選択されて対応するデータ線DLiに転送され、更にビット線BLiに転送されることになる。
【0034】
図4は、ページバッファ2の各ページラッチPBの具体的な構成を示している。図示のようにページラッチPBはデータラッチ回路51を主体として構成される。データラッチ回路51の一つのノードN11は、トランジスタQ34を介してデータ線DLiに接続され、他のノードN12は、一括判定用のNMOSトランジスタQ52のゲートに入る。トランジスタQ52のソースは、一括判定時に制御信号PBVFYによりオンとされるNMOSトランジスタQ51を介して接地され、ドレインはページバッファ2の他の全てのページバッファ回路PBについて共通に配設された一括判定信号線PBFLGに接続されている。
【0035】
データラッチ回路51のノードN12はまた、カラムゲート3の選択ゲート部31と同様の選択ゲート33と、データ線DLiのデータに応じてオンオフするNMOSトランジスタQ33を介して接地されている。これらの選択ゲート33とトランジスタQ33は、ベリファイ読み出しの結果に応じて、データラッチ回路51の保持データを反転させるために用いられる。選択ゲート33は、カラムデコーダ10のデコード部DEC1の出力により制御されるが、デコード部DEC1の出力をデータラッチ回路51のデータ書き換え時にのみ選択ゲート33に転送するために、制御信号BLSENENにより制御されるNANDゲート34が設けられている。
【0036】
データラッチ回路51のノードN12にはまた、リセット信号PBRSTにより制御されるリセット用NMOSトランジスタが設けられている。ページバッファPBへのデータロードの前に、PBRST=“H”,PBSW=“H”として、ページバッファPBのデータがリセット(N12=“L”)されることになる。
【0037】
ページバッファ2へのデータロードから、書き込み及びその後のベリファイ読み出し動作での図3の回路動作を簡単に説明すれば、次のようになる。図9は、ページバッファ2のラッチデータの様子を示している。ページバッファ2にはまず、1ページ分のデータ“1”,“0”がロードされる。ここで、書き込みデータ“1”は実際には、書き込み禁止(即ちメモリセルのフローティングゲートに電子を注入せず、しきい値が低い“1”状態に保つ)を意味し、書き込みデータ“0”は、メモリセルのフローティングゲートに電子を注入して、しきい値の高い状態(“0”状態)に遷移させることを意味する。
【0038】
書き込みデータが“1”(即ち書き込み禁止)の場合、図9に示すように、ベリファイ読み出しの結果が“1”,“0”に拘わらず、ページバッファ2に保持されたデータはそのまま“1”を保持する。具体的には、図4の回路においてデータラッチ回路51のノードN11が、書き換えサイクルの間、“H”に保たれる。
【0039】
書き込みデータが“0”のときは、ベリファイ読み出しの結果が“1”であれば、書き込み不十分であり、“0”であれば書き込み十分であることを意味する。従って図9に示すように、ベリファイ読み出し結果が“1”であれば、ラッチデータ“0”を保持し、ベリファイ読み出し結果が“0”であれば、それ以上の書き込みを行わないようにラッチデータを“1”に反転させる。
【0040】
このラッチデータの反転又は非反転の動作は、センスアンプ/データラッチ回路4の読み出しデータを、インバータ45を介し、ノードN1を介し、更にカラムゲート3を介してデータ線DLiに転送することにより制御される。即ちデータ線DLiが“H”になると、NMOSトランジスタQ33がオンとなり選択ゲート33により選択されたページバッファPBのデータが反転される。より具体的に説明すれば、ベリファイ読み出しの結果が“1”のとき、図3のデータラッチ42のノードN3が“L”となる。このとき、データ線DLiには“L”が転送され、NMOSトランジスタQ33はオフであるから、ページバッファ2の対応するデータラッチ回路51では、ノードN11が当初の“H”(=データ“1”),“L”(=データ“0”)のまま保持される。
【0041】
ベリファイ読み出しの結果が“0”、即ちセンスアンプ/データラッチ回路4のノードN3が“H”のとき、データ線DLiには“H”が転送される。これにより、NMOSトランジスタQ33がオンする。従って、選択ゲート33で選択されたデータラッチ回路51について、ノードN12が強制的に接地される。これにより、元の保持データが“1”(ノードN11が“H”)の場合は、保持データに変化はなく、保持データが“0”(ノードN11が“L”)で且つベリファイ読み出しデータが“0”のときは、保持データが反転されることになる。
【0042】
ベリファイ読み出し後の一括判定は、図4に示す一括判定信号線PBFLGの状態を検知することにより行われる。一括判定信号線PBFLGは予め“H”レベルにプリチャージされ、一括判定のときはフローティングにされる。そして、判定制御信号PBVFYが“H”となり、トランジスタQ51がオンになる。ページバッファ2のページラッチPBが一つでも“0”データを保持している場合、即ちノードN12が“H”の場合は、トランジスタQ52がオンし、一括判定信号線PBGLGが電位低下する。これにより、フェイルの判定がなされる。1ページ分のデータ書き換えが完了すると、ページバッファ2の全ページラッチPBのデータが“1”即ちノードN12が“L”となり、このとき一括判定信号線PBFLGの電位低下はない。これがパスの判定となる。
【0043】
この実施の形態による3トランジスタのメモリセルユニットを持つEEPROMでは、ページ単位でのデータ書き換えを行うが、その自動データ書き換えシーケンスを大きく変更することなく、データ書き換えテストを電圧ストレスのワースト条件下で行うことを特徴としている。それらの動作フローを以下に具体的に説明する。
【0044】
図5は、通常のデータ書き換えモードの動作フローを示している。データ書き換えモードに入ると、まず1ページ分の書き込みデータがページバッファ2にロードされる(S1)。その後、ページアドレスにより選択されたページのデータが一括消去される(S2)。続いて、消去されたページのメモリセルに、ページバッファ2にロードされているデータが一括書き込みされる(S3)。書き込みが終わると、次にベリファイ読み出しが行われる。ベリファイ読み出しは、この実施の形態の場合、2バイト単位で順次32カラム分行われる。即ちカラムアドレスColAdd=1について、ベリファイ読み出し(S4−1)とその結果に応じたラッチデータ書き換え(S5−1)が行われ、以下カラムアドレスを更新して、ColAdd=32のベリファイ読み出し(S4−32)とその結果に応じたラッチデータ書き換え(S5−32)が行われる。
【0045】
ベリファイ読み出しの際、書き込みが十分であるメモリセルについては、前述のようにページバッファ2の対応するデータを反転させる。しかし、選択されたページに書き込み不十分のメモリセルが一つでもある間は、フェイルのフラグが立つ。即ち1ページ分のベリファイ読み出しが終わった後、ベリファイの結果がパスとなったか否かが、書き込みループ数が最大に達したか否かと併せて判定される(S6)。判定がYESであれば書き換え動作は終了し、フェイルのフラグが立っていて且つ、書き込みループ数が最大に達していない場合には、書き換え終了の判定はNOとなり、再度データ書き込みが行われる(S3)。この再書き込み動作では、ページバッファ2のデータが書き込み十分の箇所では書き換えられているから、実質的には書き込み不十分であったビットについてのみ、再度の書き込み動作が行われる。フェイルのフラグが立っているにも拘わらず、書き込みと書き込みベリファイの繰り返しループ数が最大に達したため書き込み終了と判定された場合、書き換え失敗による強制終了である。ページ書き込みステップS3では、例えば書き込みパルスがサイクル毎に順次ステップアップされる。
【0046】
図6は、以上のデータ書き換えモードでの1書き込みサイクルにおけるベリファイ読み出しの動作タイミング図である。ベリファイ読み出しの間、制御信号PBTRは“L”であり、ページバッファ2はデータ線DLiとは切り離されている。また制御信号Ytは“H”であり、データ線DLiとビット線BLiは接続されている。また外部カラムアドレス信号CAの入力は行わず、内部カラムアドレス信号は、アドレスレジスタ11から、書き込みイネーブル信号/WEに同期して順次インクリメントされて出力される。
【0047】
ベリファイ読み出し動作はまず、カラムアドレスColAdd=1について、リセット信号BLRSTが“H”になり、NMOSトランジスタQ32によりデータ線DLiをリセットして開始される。そしてセンスアンプ活性化信号SAEN=“H”により、ビット線BLiのデータが読み出されてセンスアンプ/データラッチ回路4によりセンスされ、ラッチされる。
【0048】
そして、次にベリファイ読み出しされたデータに基づいてページバッファ2のラッチデータ書き換えが行われる。このとき、データイン制御信号DIN2が“H”となって、データラッチ42のデータがデータ線DLiに転送され、その間に制御信号BLSENEN及びPBSWが“H”となる。これによりNANDゲート34が活性化されてデコード出力が選択ゲート33に送られ、またデータラッ51では、ノードN12側の電源経路がオフになる。この結果、前述のように書き込み十分のセルに対応するデータラッチ51のノードN12が強制的に電位低下して、ラッチデータが反転させられる。以下、カラムアドレスColAdd=32まで同様のベリファイ読み出しとラッチデータ書き換えが行われる。1ページ分のベリファイ読み出しが行われた後、一括判定が行われる。前述のように一括判定では、一括判定信号線PBFLGの電位低下の有無が判定される。
【0049】
次に、テスト信号LPMAXを“H”にすると、制御回路13の自動データ書き換えシーケンスの一部が変更され、データ書き換えテストモードが設定される。この書き換えシーケンスの一部変更は、論理回路的に説明すれば次のようになる。図10は、通常のデータ書き換えモードにおいて、一括判定の結果により次の書き込み動作を開始するか否かを決定するためのロジックである。SRCVEnは、一括判定の動作終了時にある一定期間“L”となる信号であり、PCENDはループ数が最大値MAXになると“H”となる信号であり、VRは一括判定の結果がパスの場合に“H”となる信号である。従って、次の書き込み動作のトリガ信号PRORGが“H”となる条件は、ベリファイ一括判定の終了時(SRCVEn=“L”)に、一括判定の結果がフェイルであり(VR=“L”)、且つループ数が最大値MAXに達していない(PCEND=“L”)場合ということになる。
【0050】
これに対して、書き換えテストにおいて、一括判定動作終了後に次の書き込み動作を開始するか否かを決定するためのロジックは、図11のようになる。即ち、テストモード信号LPMAXが“H”であれば、一括判定の結果を示す信号VRの如何に拘わらず、ループ数が最大値MAXに達するまで、一括判定動作終了時に発生されるSRCVEn=“L”により、書き込みトリガ信号PROPG=“H”が発生される。
【0051】
この書き換えテストモードの動作フローは、図5に対して、図7のようになる。1ページ分の書き込みデータのロード(S11)、ページ消去(S12)の後、ページ単位の書き込みを行う(S13)ことは、図5の場合と変わらない。具体的に1ページ分の書き込みデータは、好ましくは、全メモリセルに大きな電圧ストレスがかかる条件として、オール“0”とする。但し、他の適当なデータパターンを用いることもできる。
【0052】
書き込み後のベリファイ読み出しの動作は、通常の書き換えモードとは異なる。即ちベリファイ読み出しの結果によるラッチデータの書き換えは行わず、カラムアドレスColAdd=1のベリファイ読み出し(S14−1)からカラムアドレスColAdd=32までのベリファイ読み出し(S14−32)まで、1ページ分のベリファイ読み出しを行う。そして、書き換えループ数が最大値MAXに達したか否かを判定して(S15)、最大値MAXに達するまで、ページ書き込みとベリファイ読み出しを繰り返す。
【0053】
図8は、この書き換えテストでのベリファイ読み出し動作のタイミング図を、図6に対応させて示している。基本的なシーケンスは図6と同様である。通常のデータ書き換えでは、図6に示したように、ラッチデータ書き換えのタイミングで制御信号BLSENEN及びPBSWが“H”になったのに対し、図8ではこれらの制御信号BLSENEN及びPBSWが“L”を保つ。従って、図3における選択ゲート33がオフのままであり、各サイクルのベリファイ読み出しの結果に拘わらず、ページバッファ2のラッチデータは書き換えられない。
【0054】
また、図8のシーケンスでは、図6と同様に一括判定の動作を行ってはいるが、書き込みが十分なセルについてもページバッファ2のデータ書き換えを行わないから、最初にロードした書き込みテストデータのまま、書き換えループ数が最大になるまで繰り返し書き込み動作が行われ、パスの判定は出力されることはなく、常にフェイルの判定となる。従って、例えば1ページ分の書き込みデータを全て“0”として、各書き込みサイクルで1ページ分の全メモリセルに大きな電圧ストレスがかかり、且つそれが最大ループ数まで繰り返されるという、ワースト条件での書き換えテストが行われる。
【0055】
以上のようにこの実施の形態によると、ベリファイ機能付きのEEPROMについて、テスト信号LPMAXの入力によって、電圧ストレスのワースト条件での書き換えテストが可能になり、また最大書き込み時間のテストも可能になる。しかも、データ書き換えテストモードでは、ベリファイ読み出しの結果の如何に拘わらずページバッファに保持されたデータの書き換えを行わない他は、通常のデータ書き換えモードのシーケンスをそのまま利用したテストが可能になる。
【0056】
この発明は上記実施の形態に限られない。例えば実施の形態では、テスト信号LPMAXの入力のために専用のテスト端子を用いる場合を説明したが、既存の端子の適当な組み合わせによりテスト信号を入力することもできるし、或いはアドレス端子やデータ入出力端子を利用したコマンド入力により書き換えシーケンスを変更した書き換えテストシーケンスを実現するようにしてもよい。
【0057】
また実施の形態では、3トランジスタのメモリセルユニットを用い、データ消去の単位とデータ書き込みの単位を同じ1ページとしてページ単位のデータ書き換えを可能としたEEPROMを説明したが、通常のNAND型EEPROMの他、ベリファイ機能を持つ各種EEPROMにも同様にこの発明を適用することができる。
【0058】
また実施の形態では、書き換えテストモードにおいて、通常の書き換えモードと同様に一括判定動作を行うようにしたが、一括判定の結果は常にフェイルである。従って、この一括判定の動作を省略することもできる。テストとしては基本的には、通常のデータ書き換えシーケンスに従うことが好ましいが、一括判定の動作を省けばテスト時間の短縮が図られる。一方、一括判定動作を行ったときも常にフェイルの判定となるので、書き換えテストシーケンスにおいて、通常のデータ書き換えシーケンスのときと同様に、図10のようなロジックを用いて次の書き込み動作を開始するか否かを決定することができる。
【0059】
【発明の効果】
以上述べたようにこの発明によれば、電圧ストレスのワースト条件でのデータ書き換えテストを可能としたEEPROMを得ることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるEEPROMのブロック構成を示す図である。
【図2】同実施の形態のメモリセルアレイの等価回路を示す図である。
【図3】図1におけるページバッファ、カラムゲート及びセンスアンプ/データラッチ回路部の具体構成を示す図である。
【図4】ページバッファの具体構成を示す図である。
【図5】同実施の形態のデータ書き換え時の動作フローを示す図である。
【図6】同データ書き換え動作のベリファイ読み出しのタイミング図である。
【図7】同実施の形態のデータ書き換えテスト時の動作フローを示す図である。
【図8】同データ書き換えテスト動作のベリファイ読み出しのタイミング図である。
【図9】同実施の形態におけるデータ書き換え動作時のラッチデータとベリファイ読み出しの結果によるラッチデータ書き換えの様子を示す図である。
【図10】同実施の形態におけるデータ書き換えモードの書き込みトリガ信号発生のロジックを示す図である。
【図11】同実施の形態におけるデータ書き換えテストモードの書き込みトリガ信号発生のロジックを示す図である。
【符号の説明】
1…メモリセルアレイ、2…ページバッファ、3…カラムゲート、4…センスアンプ/データラッチ回路、5…I/Oバッファ、6…ロウデコーダ、7…ロウアドレスバッファ、8…カラムアドレスバッファ、9…選択ゲート回路、10…カラムデコーダ、11…アドレスレジスタ、12…昇圧回路、13…制御回路。
Claims (5)
- 電気的書き換え可能な不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき1ページ分のデータを保持する複数のデータラッチを有するページバッファと、前記メモリセルアレイの選択された番地へのデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させる反転回路を備え、ページのデータを一括消去し、当該ページの全ビットを前記不揮発性メモリセルの消去状態に対応する”1”とした後、前記ページバッファ中の対応する前記データラッチの保持データが前記不揮発性メモリセルの書き込み状態に対応する”0”であるビットについてデータの書き込みを行う動作、及び前記ベリファイ読み出し動作を、書き込み完了が確認されるか又は書き込みサイクルが最大回数に達したことが判定されるまで繰り返し行うデータ書き換えモードを有する不揮発性半導体記憶装置において、
前記メモリセルアレイの選択された番地へのテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、書き込みサイクルが最大回数に達するまで繰り返し行わせるデータ書き換えテストモードを有し、
前記データ書き換えモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させて以後書き込みを実質的に行わないようにし、
前記データ書き換えテストモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファ中の対応する前記データラッチの保持データを反転させることなく、1ページ分のオール“0”のデータの書き込み動作を繰り返すようにした
ことを特徴とする不揮発性半導体記憶装置。 - ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき1ページ分のデータを保持するための複数のデータラッチを有するページバッファと、前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅してラッチするためのセンスアンプ回路及びデータラッチ回路とを有し、前記データ書き換えモードは、前記ページバッファにロードされた1ページ分のデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ回路及びデータラッチ回路により読み出すベリファイ読み出し動作とを、1ページ分のデータの書き込み完了が確認されるか又は書き込みサイクルが最大回数に達するまで繰り返すものであり、
前記データ書き換えテストモードは、前記ページバッファにロードされた1ページ分のオール“0”のテストデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ回路及びデータラッチ回路により読み出すベリファイ読み出し動作とを、ベリファイ読み出しの結果に拘わらず書き込みサイクルが最大回数に達するまで繰り返すものである
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記データ書き換えテストモードは、テスト端子からのテスト信号入力により設定されることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 前記データ書き換えテストモードは、アドレス端子又はデータ入出力端子からのコマンド入力により設定されることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは、1ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第1の選択ゲートトランジスタを介してビット線に接続され、ソースが第2の選択ゲートトランジスタを介して共通ソース線に接続されてなることを特徴とする請求項2〜4のいずれか1項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000128048A JP4322395B2 (ja) | 2000-04-27 | 2000-04-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000128048A JP4322395B2 (ja) | 2000-04-27 | 2000-04-27 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001312900A JP2001312900A (ja) | 2001-11-09 |
JP4322395B2 true JP4322395B2 (ja) | 2009-08-26 |
Family
ID=18637549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000128048A Expired - Fee Related JP4322395B2 (ja) | 2000-04-27 | 2000-04-27 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4322395B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10056144B2 (en) | 2015-06-24 | 2018-08-21 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device and its operation program |
US10434577B2 (en) | 2014-03-26 | 2019-10-08 | Kochi University, National University Corporation | Method for producing nickel powder |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004198367A (ja) * | 2002-12-20 | 2004-07-15 | Fujitsu Ltd | 半導体装置及びその試験方法 |
JP2008176924A (ja) * | 2004-01-30 | 2008-07-31 | Toshiba Corp | 半導体記憶装置 |
JP4170952B2 (ja) | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
KR100645043B1 (ko) * | 2004-09-08 | 2006-11-10 | 삼성전자주식회사 | 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법 |
JP5350949B2 (ja) * | 2009-09-11 | 2013-11-27 | Necエンベデッドプロダクツ株式会社 | 不揮発性メモリの試験方法及びメモリ試験装置 |
-
2000
- 2000-04-27 JP JP2000128048A patent/JP4322395B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10434577B2 (en) | 2014-03-26 | 2019-10-08 | Kochi University, National University Corporation | Method for producing nickel powder |
US10056144B2 (en) | 2015-06-24 | 2018-08-21 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device and its operation program |
Also Published As
Publication number | Publication date |
---|---|
JP2001312900A (ja) | 2001-11-09 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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