JP4322395B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電気的にデータが書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
従来より、バイト単位でデータ書き換えを行うＥＥＰＲＯＭ（バイト型ＥＥＰＲＯＭ）が知られている。バイト型ＥＥＰＲＯＭのメモリセルアレイは、一つのメモリセルＭＣが一つの選択ゲートトランジスタＳＧを介してビット線ＢＬに接続される。メモリセルＭＣは、浮遊ゲート下のゲート絶縁膜のうちドレイン寄りの部分に書き換え用のトンネル絶縁膜が形成されたＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｔｕｎｎｅｌｉｎｇ Ｏｘｉｄｅ）構造を有する。メモリセルＭＣの制御ゲート線ＣＧＬは、１バイト分のメモリセルＭＣに共通に設けられ、これが選択スイッチＳにより選択され、バイト単位でのデータ書き換えが行われるようになっている。
【０００３】
このバイト型ＥＥＰＲＯＭに比べて、より大きな規模でのデータ書き換えに適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、例えば１６個のメモリセルが直列接続され、その一端は選択ゲートトランジスタを介してビット線に接続され、他端は選択ゲートトランジスタを介して共通ソース線に接続される。メモリセルは、浮遊ゲートと制御ゲートが積層されたスタックトゲート構造を有し、浮遊ゲート下は全面トンネル絶縁膜として、浮遊ゲートとチャネルの間でＦＮトンネリングにより電子の授受が行われる。ロウ方向の例えば１２８バイト分のメモリセルの制御ゲートが共通に制御ゲート線に接続される。ＮＡＮＤ型ＥＥＰＲＯＭでは、１ページ分の書き込みデータをロードできるページバッファを備えることにより、ページ単位でのデータ書き込みが可能とされる。
【０００４】
バイト型ＥＥＰＲＯＭは、１ビットの記憶にメモリセルと選択ゲートトランジスタの２素子を必要とし、従って単位セル面積が大きく、大容量化、低コスト化が難しいという難点がある。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭは、この様なバイト型ＥＥＰＲＯＭの難点を解消するものとして開発された。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数個（例えば１６個）のメモリセルについて２個の選択ゲートトランジスタが設けられるため、１ビットの記憶に要する単位セル面積がバイト型ＥＥＰＲＯＭに比べて極めて小さくなり、大容量化、低コスト化が可能である。従って、大容量のファイルメモリ等に適している。
【０００６】
しかし、ＮＡＮＤ型ＥＥＰＲＯＭの場合、通常消去単位と書き込み単位が異なるため、データ書き換えには独立したデータ消去動作とデータ書き込み動作を必要とし、データ書き換え制御が容易ではない。加えて、通常はコマンド入力方式が採用されるため、書き換え制御は一層複雑になる。例えばデータ書き込み動作では、（１）書き込みセットアップコマンド入力、（２）ページアドレス入力、（３）データ入力、（４）書き込み実行コマンド入力、という一連の入力動作が必要になる。更に、ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルが直列接続されるため、ＮＯＲ型ＥＥＰＲＯＭのような高速アクセス性能を得ることができない。
【０００７】
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データ消去をページ単位で行うことは不可能ではない。しかし、従来のデータ書き換え制御の仕様を踏襲した場合には、データ書き換え制御が複雑であり、また高速性能が得られないという難点はそのまま残る。従って簡単な制御によりページ単位のデータ書き換えを可能としたＥＥＰＲＯＭが望まれている。
【０００８】
【発明が解決しようとする課題】
一方、従来のＮＡＮＤ型ＥＥＰＲＯＭにおいては、書き込みデータのしきい値を一定範囲に追い込むために、ベリファイ機能を持たせることが行われる。これは、書き込み状態を確認しながら、パルス幅を設定した複数回の書き込みを行うものである。即ち、ベリファイ読み出し動作により書き込みが十分と判定されるまで、書き込み動作とベリファイ読み出し動作を繰り返す。従って、メモリセルの書き込み特性の違いに応じて、書き込み回数（ループ数）は異なり、書き込み時間も異なることになる。メモリセルの書き込み特性は、製造プロセスや経時変化により変動する。
【０００９】
また、ＥＥＰＲＯＭでは、通常書き換え回数を保証するために、エンデュランス試験と呼ばれるテストが行われる。このテストでは、セルアレイ全体に消去、書き込みを繰り返し、保証書き換え回数まで正常にデータ書き換えができるか否かを確認する。このとき、メモリセルにかかる電圧ストレスは、通常使用時のワースト条件に設定することが望まれる。
【００１０】
通常使用時の電圧ストレスワースト条件は、上述したベリファイ機能を持つ場合には、書き込みサイクル数（書き込み動作とベリファイ読み出し動作の繰り返しサイクル数，いわゆるループ数）が最大になるときである。しかし、ベリファイ機能が働くと、ループ数が最大になる前に書き換え動作が終了してしまう可能性がある。また、１ページ分の書き込みデータをページバッファに保持して、ベリファイ読み出しで書き込み十分であることが確認されたビットは以後書き込み動作を行わないように、ページバッファの保持データを書き換えるようにすると、書き込み十分となったビットのメモリセルにはそれ以後電圧ストレスがかからなくなる。
【００１１】
更に、書き換え時間の仕様を保証するためには、ループ数が最大になった場合でも、書き換え時間の仕様を上回らないという確認を行う必要がある。しかし、ベリファイ機能が正常に働くと、ループ数が最大に達する前に書き換え動作が終了してしまうため、この確認が難しい。
【００１２】
この発明は、上記事情を考慮してなされたもので、ベリファイ機能を有する場合に電圧ストレスワースト条件でデータ書き換えテストを行うことを可能とした不揮発性半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明は、電気的書き換え可能な不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持する複数のデータラッチを有するページバッファと、前記メモリセルアレイの選択された番地へのデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させる反転回路を備え、ページのデータを一括消去し、当該ページの全ビットを前記不揮発性メモリセルの消去状態に対応する”１”とした後、前記ページバッファ中の対応する前記データラッチの保持データが前記不揮発性メモリセルの書き込み状態に対応する”０”であるビットについてデータの書き込みを行う動作、及び前記ベリファイ読み出し動作を、書き込み完了が確認されるか又は書き込みサイクルが最大回数に達したことが判定されるまで繰り返し行うデータ書き換えモードを有する不揮発性半導体記憶装置において、前記メモリセルアレイの選択された番地へのテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、書き込みサイクルが最大回数に達するまで繰り返し行わせるデータ書き換えテストモードを有し、前記データ書き換えモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させて以後書き込みを実質的に行わないようにし、前記データ書き換えテストモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファ中の対応する前記データラッチの保持データを反転させることなく、１ページ分のオール“０”のデータの書き込み動作を繰り返すようにしたことを特徴とする。
【００１４】
この発明によると、ベリファイ機能を持つＥＥＰＲＯＭのベリファイ機能を制限して、ベリファイ読み出しの結果に拘わらずループ数が最大になるまで書き込みサイクルを実行するデータ書き換えテストモードを備えることによって、電圧ストレスワースト条件でのデータ書き換えテストが可能になる。
【００１５】
この発明において好ましくは、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するための複数のデータラッチを有するページバッファと、前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅してラッチするためのセンスアンプ／データラッチ回路とを有し、前記データ書き換えモードは、前記ページバッファにロードされた１ページ分のデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ／データラッチ回路により読み出すベリファイ読み出し動作とを、１ページ分のデータの書き込み完了が確認されるか又は書き込みサイクルが最大回数に達するまで繰り返すものであり、前記データ書き換えテストモードは、前記ページバッファにロードされた１ページ分のオール“０”のテストデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ／データラッチ回路により読み出すベリファイ読み出し動作とを、ベリファイ読み出しの結果に拘わらず書き込みサイクルが最大回数に達するまで繰り返すものとする。
【００１６】
この場合、より具体的には、データ書き換えモードでは、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについてはページバッファの保持データを反転させて以後書き込みを実質的に行わないようにし、データ書き換えテストモードでは、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファの保持データを反転させることなく、書き込み動作を繰り返すようにする。
【００１７】
この発明において、データ書き換えテストモードは、テスト端子からのテスト信号入力により設定されるか、或いはアドレス端子又はデータ入出力端子からのコマンド入力により設定されるものとすることができる。
【００１８】
またこの発明において、ページ単位のデータ書き換えを行うに好ましいメモリセルアレイは、１ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第１の選択ゲートトランジスタを介してビット線に接続され、ソースが第２の選択ゲートトランジスタを介して共通ソース線に接続されて構成されたものとすることができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【００２０】
図１は、この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１は、図２に示すように、不揮発性メモリセルＭＣをマトリクス配列して構成される。メモリセルＭＣのドレインは、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソースは選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。即ち、メモリセルＭＣと選択ゲートトランジスタＳＧ１，ＳＧ２の３トランジスタによりメモリセルユニットが構成されている。
【００２１】
ロウ方向のメモリセルＭＣの制御ゲートは共通に制御ゲート線ＣＧＬに接続される。同様にロウ方向の選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極は共通に選択ゲート線ＧＳＬ，ＳＳＬに接続される。この実施の形態の場合、制御ゲート線ＣＧＬに沿った５１２個（６４バイト分）のメモリセルＭＣの範囲が、データ書き換えの単位となる１ページである。
【００２２】
メモリセルＭＣは、しきい値電圧の高い状態をデータ“０”（書き込み状態）、しきい値電圧の低い状態をデータ“１”（消去状態）としてデータ記憶を行う。データ書き込みの原理を簡単に説明すれば、ビット線ＢＬに書き込みデータ“１”，“０”を与えて、選択されたページの各メモリセルでフローティングゲートに電子を注入するか否かを制御する。即ち、選択ページの“０”データが与えられたビット線のメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかり、チャネルから浮遊ゲートにＦＮトンネリングにより電子注入され、しきい値電圧の高い書き込み状態（“０”データ状態）になる。“１”データが与えられたビット線のメモリセルでは、フローティングのチャネルが制御ゲートとの容量結合により電位上昇して、電子注入は生じず、“１”状態が保持される。
【００２３】
メモリセルアレイ１のビット線ＢＬには、データ書き換え時に１ページ分の書き込むべきデータをロードするページバッファ２が設けられている。具体的にページバッファ２は、各ビット線ＢＬ毎に接続されたデータラッチにより構成される。ビット線ＢＬはまたカラムデコーダ１０により制御されるカラムゲート３により、１カラムずつ選択されて、センスアンプ／データラッチ回路４及びＩ／Ｏバッファ５に接続される。ここで１カラムが１６ビット（２バイト）の場合を説明するが、１バイトでもよいし、或いは他の適当な複数ビット単位でもよい。データ書き換え時には、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ15から２バイト分ずつ順次供給される１ページ分のデータが、２バイトずつＩ／Ｏバッファ５を介し、カラムゲート３により選択されたカラム毎にページバッファ２にロードされる。またデータ読み出し時は、カラムゲート３により選択された２バイトの読み出しデータがセンスアンプ／データラッチ回路４で検知増幅され、Ｉ／Ｏバッファ５を介して入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ15に取り出される。
【００２４】
メモリセルアレイ１の制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬを選択するのがロウデコーダ６である。ページアドレス信号ＰＡは外部端子からロウアドレスバッファ７に取り込まれてラッチされる。このラッチされたページアドレス信号ＰＡはロウデコーダ６によりデコードされて、選択されたページの制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬに動作モードに応じて所定の電位が与えられる。
【００２５】
データ読み出しモードにおいては、外部から供給されるカラムアドレス信号ＣＡがカラムアドレスバッファ８により取り込まれて、内部カラムアドレス信号ＣＡａが得られる。一方、データ書き換えモードにおいては、内部カラムアドレス信号ＣＡｂを自動発生するカラムアドレス発生回路として、アドレスレジスタ１１が設けられている。アドレスレジスタ１１は、データ書き換えモードにおいて、制御回路１３から発生されるカラムアドレスリセット信号ＣＡ−ＲＳにより初期化され、カラムアドレスインクリメント信号ＣＡ−ＩＮＣにより順次更新される内部カラムアドレス信号ＣＡｂを発生する。
【００２６】
データ読み出しモードにおいてカラムアドレスバッファ８に取り込まれる内部カラムアドレス信号ＣＡａと、データ書き換えモードにおいてアドレスレジスタ１１から発生される内部カラムアドレス信号ＣＡｂとは、選択ゲート回路９により選択されてカラムデコーダ１０に転送される。選択ゲート回路９は制御回路１３から発生される制御信号Ｅ／Ｗにより切り換え制御がなされる。
【００２７】
制御回路１３には、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥが動作モードに応じて入力される。制御回路１３にはまた、通常のデータ書き換えモードとは別に、データ書き換えテストモードを設定するテスト信号ＬＰＭＡＸが入力されるようになっている。テスト信号ＬＰＭＡＸが入力される端子は例えば専用のテスト端子である。制御回路１３は、オシレータやカウンタを含み、制御入力信号の論理に従って、アドレスレジスタ１１を制御するカラムアドレスリセット信号ＣＡ−ＲＳ、カラムアドレスインクリメント信号ＣＡ−ＩＮＣ、選択ゲート回路９を制御する制御信号Ｅ／Ｗ等を発生する。
【００２８】
昇圧回路１２は、動作モードに応じて、書き込み電位Ｖｐｇｍ、消去電位Ｖｅｒａ等を発生する。この昇圧回路１２も制御回路１３により制御される。制御回路１３はその他、データ書き換えモード及びデータ書き換えテストモードでの自動データ書き換えのシーケンス制御を行う各種内部タイミング信号を発生する。
【００２９】
図３は、ページバッファ２、カラムゲート３及びセンスアンプ／データラッチ回路４の部分の具体構成を示している。メモリセルアレイ１のビット線ＢＬｉは、ページ単位の書き込みの際に選択信号Ｙｔにより一括選択される選択ゲートであるＮＭＯＳトランジスタＱ３１を介してそれぞれデータ線ＤＬｉに接続されている。これらのデータ線ＤＬｉの一つがカラムゲート３により選択されてセンスアンプ／データラッチ回路４のノードＮ１に接続されることになる。
【００３０】
カラムデコーダ１０は、２ビットのアドレスＡ０，Ａ１をデコードするデコード部ＤＥＣ１と、これより上位の３ビットのアドレスＡ２−Ａ４をデコードするデコード部ＤＥＣ２とから構成されている。カラムゲート３は、これらのデコード部ＤＥＣ１，ＤＥＣ２の出力により駆動される選択ゲート部３１，３２を有する。この実施の形態の場合、このカラムゲート３によって、３２本のビット線ＢＬｉから１本が選択される。
【００３１】
ページバッファ２は、制御信号ＰＢＴＲにより制御される選択ゲートトランジスタであるＮＭＯＳトランジスタＱ３４を介して各データ線ＤＬｉにそれぞれ接続される１ページ分のページラッチＰＢを有する。トランジスタＱ３４は、書き込みデータのデータロード時及び一括書き込み時にオンとなる。データロード時は、Ｉ／Ｏバッファから２バイト分ずつ入力された書き込みデータは、制御信号ＤＩＮ１により活性化されるインバータ４０を介し、ノードＮ１を介して、カラムゲート３で選択されたデータ線ＤＬｉに転送される。このとき、制御信号ＰＢＴＲが“Ｈ”となり、データ線ＤＬｉの書き込みデータはトランジスタＱ３４を介してページバッファ２に格納されることになる。またページ単位の一括データ書き込み時は、ページバッファ２の保持データをデータ線ＤＬｉに転送読み出しして、ビット線ＢＬｉに供給することになる。
【００３２】
センスアンプ／データラッチ回路４は、センスアンプ（ＳＡ）４１とデータラッチ４２を有する。センスアンプ４１の入力ノードは活性化信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタＱ４１を介してノードＮ１に接続されている。センスアンプ４１の出力ノードは、活性化信号ＳＡＥＮにより制御されるインバータ４３を介してデータラッチ４２のノードＮ２に接続されている。通常のデータ読み出し時は、ノードＮ２のデータが読み出し信号ＳＡＯＵＴにより活性化されるインバータ４４を介して読み出されてＩ／Ｏバッファに転送出力される。
【００３３】
ベリファイ読み出し動作時は、センスアンプ４１により読み出されたデータは、データラッチ４２に保持される。このデータラッチ４２の保持データに基づいて、ベリファイ判定と、書き込み不十分のセルに対する追加書き込みとが行われる。このとき、データラッチ４２のノードＮ３が、制御信号ＤＩＮ２により制御されるインバータ４５を介してノードＮ１に読み出され、更にカラムゲート３により選択されて対応するデータ線ＤＬｉに転送され、更にビット線ＢＬｉに転送されることになる。
【００３４】
図４は、ページバッファ２の各ページラッチＰＢの具体的な構成を示している。図示のようにページラッチＰＢはデータラッチ回路５１を主体として構成される。データラッチ回路５１の一つのノードＮ１１は、トランジスタＱ３４を介してデータ線ＤＬｉに接続され、他のノードＮ１２は、一括判定用のＮＭＯＳトランジスタＱ５２のゲートに入る。トランジスタＱ５２のソースは、一括判定時に制御信号ＰＢＶＦＹによりオンとされるＮＭＯＳトランジスタＱ５１を介して接地され、ドレインはページバッファ２の他の全てのページバッファ回路ＰＢについて共通に配設された一括判定信号線ＰＢＦＬＧに接続されている。
【００３５】
データラッチ回路５１のノードＮ１２はまた、カラムゲート３の選択ゲート部３１と同様の選択ゲート３３と、データ線ＤＬｉのデータに応じてオンオフするＮＭＯＳトランジスタＱ３３を介して接地されている。これらの選択ゲート３３とトランジスタＱ３３は、ベリファイ読み出しの結果に応じて、データラッチ回路５１の保持データを反転させるために用いられる。選択ゲート３３は、カラムデコーダ１０のデコード部ＤＥＣ１の出力により制御されるが、デコード部ＤＥＣ１の出力をデータラッチ回路５１のデータ書き換え時にのみ選択ゲート３３に転送するために、制御信号ＢＬＳＥＮＥＮにより制御されるＮＡＮＤゲート３４が設けられている。
【００３６】
データラッチ回路５１のノードＮ１２にはまた、リセット信号ＰＢＲＳＴにより制御されるリセット用ＮＭＯＳトランジスタが設けられている。ページバッファＰＢへのデータロードの前に、ＰＢＲＳＴ＝“Ｈ”，ＰＢＳＷ＝“Ｈ”として、ページバッファＰＢのデータがリセット（Ｎ１２＝“Ｌ”）されることになる。
【００３７】
ページバッファ２へのデータロードから、書き込み及びその後のベリファイ読み出し動作での図３の回路動作を簡単に説明すれば、次のようになる。図９は、ページバッファ２のラッチデータの様子を示している。ページバッファ２にはまず、１ページ分のデータ“１”，“０”がロードされる。ここで、書き込みデータ“１”は実際には、書き込み禁止（即ちメモリセルのフローティングゲートに電子を注入せず、しきい値が低い“１”状態に保つ）を意味し、書き込みデータ“０”は、メモリセルのフローティングゲートに電子を注入して、しきい値の高い状態（“０”状態）に遷移させることを意味する。
【００３８】
書き込みデータが“１”（即ち書き込み禁止）の場合、図９に示すように、ベリファイ読み出しの結果が“１”，“０”に拘わらず、ページバッファ２に保持されたデータはそのまま“１”を保持する。具体的には、図４の回路においてデータラッチ回路５１のノードＮ１１が、書き換えサイクルの間、“Ｈ”に保たれる。
【００３９】
書き込みデータが“０”のときは、ベリファイ読み出しの結果が“１”であれば、書き込み不十分であり、“０”であれば書き込み十分であることを意味する。従って図９に示すように、ベリファイ読み出し結果が“１”であれば、ラッチデータ“０”を保持し、ベリファイ読み出し結果が“０”であれば、それ以上の書き込みを行わないようにラッチデータを“１”に反転させる。
【００４０】
このラッチデータの反転又は非反転の動作は、センスアンプ／データラッチ回路４の読み出しデータを、インバータ４５を介し、ノードＮ１を介し、更にカラムゲート３を介してデータ線ＤＬｉに転送することにより制御される。即ちデータ線ＤＬｉが“Ｈ”になると、ＮＭＯＳトランジスタＱ３３がオンとなり選択ゲート３３により選択されたページバッファＰＢのデータが反転される。より具体的に説明すれば、ベリファイ読み出しの結果が“１”のとき、図３のデータラッチ４２のノードＮ３が“Ｌ”となる。このとき、データ線ＤＬｉには“Ｌ”が転送され、ＮＭＯＳトランジスタＱ３３はオフであるから、ページバッファ２の対応するデータラッチ回路５１では、ノードＮ１１が当初の“Ｈ”（＝データ“１”），“Ｌ”（＝データ“０”）のまま保持される。
【００４１】
ベリファイ読み出しの結果が“０”、即ちセンスアンプ／データラッチ回路４のノードＮ３が“Ｈ”のとき、データ線ＤＬｉには“Ｈ”が転送される。これにより、ＮＭＯＳトランジスタＱ３３がオンする。従って、選択ゲート３３で選択されたデータラッチ回路５１について、ノードＮ１２が強制的に接地される。これにより、元の保持データが“１”（ノードＮ１１が“Ｈ”）の場合は、保持データに変化はなく、保持データが“０”（ノードＮ１１が“Ｌ”）で且つベリファイ読み出しデータが“０”のときは、保持データが反転されることになる。
【００４２】
ベリファイ読み出し後の一括判定は、図４に示す一括判定信号線ＰＢＦＬＧの状態を検知することにより行われる。一括判定信号線ＰＢＦＬＧは予め“Ｈ”レベルにプリチャージされ、一括判定のときはフローティングにされる。そして、判定制御信号ＰＢＶＦＹが“Ｈ”となり、トランジスタＱ５１がオンになる。ページバッファ２のページラッチＰＢが一つでも“０”データを保持している場合、即ちノードＮ１２が“Ｈ”の場合は、トランジスタＱ５２がオンし、一括判定信号線ＰＢＧＬＧが電位低下する。これにより、フェイルの判定がなされる。１ページ分のデータ書き換えが完了すると、ページバッファ２の全ページラッチＰＢのデータが“１”即ちノードＮ１２が“Ｌ”となり、このとき一括判定信号線ＰＢＦＬＧの電位低下はない。これがパスの判定となる。
【００４３】
この実施の形態による３トランジスタのメモリセルユニットを持つＥＥＰＲＯＭでは、ページ単位でのデータ書き換えを行うが、その自動データ書き換えシーケンスを大きく変更することなく、データ書き換えテストを電圧ストレスのワースト条件下で行うことを特徴としている。それらの動作フローを以下に具体的に説明する。
【００４４】
図５は、通常のデータ書き換えモードの動作フローを示している。データ書き換えモードに入ると、まず１ページ分の書き込みデータがページバッファ２にロードされる（Ｓ１）。その後、ページアドレスにより選択されたページのデータが一括消去される（Ｓ２）。続いて、消去されたページのメモリセルに、ページバッファ２にロードされているデータが一括書き込みされる（Ｓ３）。書き込みが終わると、次にベリファイ読み出しが行われる。ベリファイ読み出しは、この実施の形態の場合、２バイト単位で順次３２カラム分行われる。即ちカラムアドレスＣｏｌＡｄｄ＝１について、ベリファイ読み出し（Ｓ４−１）とその結果に応じたラッチデータ書き換え（Ｓ５−１）が行われ、以下カラムアドレスを更新して、ＣｏｌＡｄｄ＝３２のベリファイ読み出し（Ｓ４−３２）とその結果に応じたラッチデータ書き換え（Ｓ５−３２）が行われる。
【００４５】
ベリファイ読み出しの際、書き込みが十分であるメモリセルについては、前述のようにページバッファ２の対応するデータを反転させる。しかし、選択されたページに書き込み不十分のメモリセルが一つでもある間は、フェイルのフラグが立つ。即ち１ページ分のベリファイ読み出しが終わった後、ベリファイの結果がパスとなったか否かが、書き込みループ数が最大に達したか否かと併せて判定される（Ｓ６）。判定がＹＥＳであれば書き換え動作は終了し、フェイルのフラグが立っていて且つ、書き込みループ数が最大に達していない場合には、書き換え終了の判定はＮＯとなり、再度データ書き込みが行われる（Ｓ３）。この再書き込み動作では、ページバッファ２のデータが書き込み十分の箇所では書き換えられているから、実質的には書き込み不十分であったビットについてのみ、再度の書き込み動作が行われる。フェイルのフラグが立っているにも拘わらず、書き込みと書き込みベリファイの繰り返しループ数が最大に達したため書き込み終了と判定された場合、書き換え失敗による強制終了である。ページ書き込みステップＳ３では、例えば書き込みパルスがサイクル毎に順次ステップアップされる。
【００４６】
図６は、以上のデータ書き換えモードでの１書き込みサイクルにおけるベリファイ読み出しの動作タイミング図である。ベリファイ読み出しの間、制御信号ＰＢＴＲは“Ｌ”であり、ページバッファ２はデータ線ＤＬｉとは切り離されている。また制御信号Ｙｔは“Ｈ”であり、データ線ＤＬｉとビット線ＢＬｉは接続されている。また外部カラムアドレス信号ＣＡの入力は行わず、内部カラムアドレス信号は、アドレスレジスタ１１から、書き込みイネーブル信号／ＷＥに同期して順次インクリメントされて出力される。
【００４７】
ベリファイ読み出し動作はまず、カラムアドレスＣｏｌＡｄｄ＝１について、リセット信号ＢＬＲＳＴが“Ｈ”になり、ＮＭＯＳトランジスタＱ３２によりデータ線ＤＬｉをリセットして開始される。そしてセンスアンプ活性化信号ＳＡＥＮ＝“Ｈ”により、ビット線ＢＬｉのデータが読み出されてセンスアンプ／データラッチ回路４によりセンスされ、ラッチされる。
【００４８】
そして、次にベリファイ読み出しされたデータに基づいてページバッファ２のラッチデータ書き換えが行われる。このとき、データイン制御信号ＤＩＮ２が“Ｈ”となって、データラッチ４２のデータがデータ線ＤＬｉに転送され、その間に制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｈ”となる。これによりＮＡＮＤゲート３４が活性化されてデコード出力が選択ゲート３３に送られ、またデータラッ５１では、ノードＮ１２側の電源経路がオフになる。この結果、前述のように書き込み十分のセルに対応するデータラッチ５１のノードＮ１２が強制的に電位低下して、ラッチデータが反転させられる。以下、カラムアドレスＣｏｌＡｄｄ＝３２まで同様のベリファイ読み出しとラッチデータ書き換えが行われる。１ページ分のベリファイ読み出しが行われた後、一括判定が行われる。前述のように一括判定では、一括判定信号線ＰＢＦＬＧの電位低下の有無が判定される。
【００４９】
次に、テスト信号ＬＰＭＡＸを“Ｈ”にすると、制御回路１３の自動データ書き換えシーケンスの一部が変更され、データ書き換えテストモードが設定される。この書き換えシーケンスの一部変更は、論理回路的に説明すれば次のようになる。図１０は、通常のデータ書き換えモードにおいて、一括判定の結果により次の書き込み動作を開始するか否かを決定するためのロジックである。ＳＲＣＶＥｎは、一括判定の動作終了時にある一定期間“Ｌ”となる信号であり、ＰＣＥＮＤはループ数が最大値ＭＡＸになると“Ｈ”となる信号であり、ＶＲは一括判定の結果がパスの場合に“Ｈ”となる信号である。従って、次の書き込み動作のトリガ信号ＰＲＯＲＧが“Ｈ”となる条件は、ベリファイ一括判定の終了時（ＳＲＣＶＥｎ＝“Ｌ”）に、一括判定の結果がフェイルであり（ＶＲ＝“Ｌ”）、且つループ数が最大値ＭＡＸに達していない（ＰＣＥＮＤ＝“Ｌ”）場合ということになる。
【００５０】
これに対して、書き換えテストにおいて、一括判定動作終了後に次の書き込み動作を開始するか否かを決定するためのロジックは、図１１のようになる。即ち、テストモード信号ＬＰＭＡＸが“Ｈ”であれば、一括判定の結果を示す信号ＶＲの如何に拘わらず、ループ数が最大値ＭＡＸに達するまで、一括判定動作終了時に発生されるＳＲＣＶＥｎ＝“Ｌ”により、書き込みトリガ信号ＰＲＯＰＧ＝“Ｈ”が発生される。
【００５１】
この書き換えテストモードの動作フローは、図５に対して、図７のようになる。１ページ分の書き込みデータのロード（Ｓ１１）、ページ消去（Ｓ１２）の後、ページ単位の書き込みを行う（Ｓ１３）ことは、図５の場合と変わらない。具体的に１ページ分の書き込みデータは、好ましくは、全メモリセルに大きな電圧ストレスがかかる条件として、オール“０”とする。但し、他の適当なデータパターンを用いることもできる。
【００５２】
書き込み後のベリファイ読み出しの動作は、通常の書き換えモードとは異なる。即ちベリファイ読み出しの結果によるラッチデータの書き換えは行わず、カラムアドレスＣｏｌＡｄｄ＝１のベリファイ読み出し（Ｓ１４−１）からカラムアドレスＣｏｌＡｄｄ＝３２までのベリファイ読み出し（Ｓ１４−３２）まで、１ページ分のベリファイ読み出しを行う。そして、書き換えループ数が最大値ＭＡＸに達したか否かを判定して（Ｓ１５）、最大値ＭＡＸに達するまで、ページ書き込みとベリファイ読み出しを繰り返す。
【００５３】
図８は、この書き換えテストでのベリファイ読み出し動作のタイミング図を、図６に対応させて示している。基本的なシーケンスは図６と同様である。通常のデータ書き換えでは、図６に示したように、ラッチデータ書き換えのタイミングで制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｈ”になったのに対し、図８ではこれらの制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｌ”を保つ。従って、図３における選択ゲート３３がオフのままであり、各サイクルのベリファイ読み出しの結果に拘わらず、ページバッファ２のラッチデータは書き換えられない。
【００５４】
また、図８のシーケンスでは、図６と同様に一括判定の動作を行ってはいるが、書き込みが十分なセルについてもページバッファ２のデータ書き換えを行わないから、最初にロードした書き込みテストデータのまま、書き換えループ数が最大になるまで繰り返し書き込み動作が行われ、パスの判定は出力されることはなく、常にフェイルの判定となる。従って、例えば１ページ分の書き込みデータを全て“０”として、各書き込みサイクルで１ページ分の全メモリセルに大きな電圧ストレスがかかり、且つそれが最大ループ数まで繰り返されるという、ワースト条件での書き換えテストが行われる。
【００５５】
以上のようにこの実施の形態によると、ベリファイ機能付きのＥＥＰＲＯＭについて、テスト信号ＬＰＭＡＸの入力によって、電圧ストレスのワースト条件での書き換えテストが可能になり、また最大書き込み時間のテストも可能になる。しかも、データ書き換えテストモードでは、ベリファイ読み出しの結果の如何に拘わらずページバッファに保持されたデータの書き換えを行わない他は、通常のデータ書き換えモードのシーケンスをそのまま利用したテストが可能になる。
【００５６】
この発明は上記実施の形態に限られない。例えば実施の形態では、テスト信号ＬＰＭＡＸの入力のために専用のテスト端子を用いる場合を説明したが、既存の端子の適当な組み合わせによりテスト信号を入力することもできるし、或いはアドレス端子やデータ入出力端子を利用したコマンド入力により書き換えシーケンスを変更した書き換えテストシーケンスを実現するようにしてもよい。
【００５７】
また実施の形態では、３トランジスタのメモリセルユニットを用い、データ消去の単位とデータ書き込みの単位を同じ１ページとしてページ単位のデータ書き換えを可能としたＥＥＰＲＯＭを説明したが、通常のＮＡＮＤ型ＥＥＰＲＯＭの他、ベリファイ機能を持つ各種ＥＥＰＲＯＭにも同様にこの発明を適用することができる。
【００５８】
また実施の形態では、書き換えテストモードにおいて、通常の書き換えモードと同様に一括判定動作を行うようにしたが、一括判定の結果は常にフェイルである。従って、この一括判定の動作を省略することもできる。テストとしては基本的には、通常のデータ書き換えシーケンスに従うことが好ましいが、一括判定の動作を省けばテスト時間の短縮が図られる。一方、一括判定動作を行ったときも常にフェイルの判定となるので、書き換えテストシーケンスにおいて、通常のデータ書き換えシーケンスのときと同様に、図１０のようなロジックを用いて次の書き込み動作を開始するか否かを決定することができる。
【００５９】
【発明の効果】
以上述べたようにこの発明によれば、電圧ストレスのワースト条件でのデータ書き換えテストを可能としたＥＥＰＲＯＭを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイの等価回路を示す図である。
【図３】図１におけるページバッファ、カラムゲート及びセンスアンプ／データラッチ回路部の具体構成を示す図である。
【図４】ページバッファの具体構成を示す図である。
【図５】同実施の形態のデータ書き換え時の動作フローを示す図である。
【図６】同データ書き換え動作のベリファイ読み出しのタイミング図である。
【図７】同実施の形態のデータ書き換えテスト時の動作フローを示す図である。
【図８】同データ書き換えテスト動作のベリファイ読み出しのタイミング図である。
【図９】同実施の形態におけるデータ書き換え動作時のラッチデータとベリファイ読み出しの結果によるラッチデータ書き換えの様子を示す図である。
【図１０】同実施の形態におけるデータ書き換えモードの書き込みトリガ信号発生のロジックを示す図である。
【図１１】同実施の形態におけるデータ書き換えテストモードの書き込みトリガ信号発生のロジックを示す図である。
【符号の説明】
１…メモリセルアレイ、２…ページバッファ、３…カラムゲート、４…センスアンプ／データラッチ回路、５…Ｉ／Ｏバッファ、６…ロウデコーダ、７…ロウアドレスバッファ、８…カラムアドレスバッファ、９…選択ゲート回路、１０…カラムデコーダ、１１…アドレスレジスタ、１２…昇圧回路、１３…制御回路。
【発明の属する技術分野】
この発明は、電気的にデータが書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
従来より、バイト単位でデータ書き換えを行うＥＥＰＲＯＭ（バイト型ＥＥＰＲＯＭ）が知られている。バイト型ＥＥＰＲＯＭのメモリセルアレイは、一つのメモリセルＭＣが一つの選択ゲートトランジスタＳＧを介してビット線ＢＬに接続される。メモリセルＭＣは、浮遊ゲート下のゲート絶縁膜のうちドレイン寄りの部分に書き換え用のトンネル絶縁膜が形成されたＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｔｕｎｎｅｌｉｎｇ Ｏｘｉｄｅ）構造を有する。メモリセルＭＣの制御ゲート線ＣＧＬは、１バイト分のメモリセルＭＣに共通に設けられ、これが選択スイッチＳにより選択され、バイト単位でのデータ書き換えが行われるようになっている。
【０００３】
このバイト型ＥＥＰＲＯＭに比べて、より大きな規模でのデータ書き換えに適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、例えば１６個のメモリセルが直列接続され、その一端は選択ゲートトランジスタを介してビット線に接続され、他端は選択ゲートトランジスタを介して共通ソース線に接続される。メモリセルは、浮遊ゲートと制御ゲートが積層されたスタックトゲート構造を有し、浮遊ゲート下は全面トンネル絶縁膜として、浮遊ゲートとチャネルの間でＦＮトンネリングにより電子の授受が行われる。ロウ方向の例えば１２８バイト分のメモリセルの制御ゲートが共通に制御ゲート線に接続される。ＮＡＮＤ型ＥＥＰＲＯＭでは、１ページ分の書き込みデータをロードできるページバッファを備えることにより、ページ単位でのデータ書き込みが可能とされる。
【０００４】
バイト型ＥＥＰＲＯＭは、１ビットの記憶にメモリセルと選択ゲートトランジスタの２素子を必要とし、従って単位セル面積が大きく、大容量化、低コスト化が難しいという難点がある。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭは、この様なバイト型ＥＥＰＲＯＭの難点を解消するものとして開発された。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数個（例えば１６個）のメモリセルについて２個の選択ゲートトランジスタが設けられるため、１ビットの記憶に要する単位セル面積がバイト型ＥＥＰＲＯＭに比べて極めて小さくなり、大容量化、低コスト化が可能である。従って、大容量のファイルメモリ等に適している。
【０００６】
しかし、ＮＡＮＤ型ＥＥＰＲＯＭの場合、通常消去単位と書き込み単位が異なるため、データ書き換えには独立したデータ消去動作とデータ書き込み動作を必要とし、データ書き換え制御が容易ではない。加えて、通常はコマンド入力方式が採用されるため、書き換え制御は一層複雑になる。例えばデータ書き込み動作では、（１）書き込みセットアップコマンド入力、（２）ページアドレス入力、（３）データ入力、（４）書き込み実行コマンド入力、という一連の入力動作が必要になる。更に、ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルが直列接続されるため、ＮＯＲ型ＥＥＰＲＯＭのような高速アクセス性能を得ることができない。
【０００７】
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データ消去をページ単位で行うことは不可能ではない。しかし、従来のデータ書き換え制御の仕様を踏襲した場合には、データ書き換え制御が複雑であり、また高速性能が得られないという難点はそのまま残る。従って簡単な制御によりページ単位のデータ書き換えを可能としたＥＥＰＲＯＭが望まれている。
【０００８】
【発明が解決しようとする課題】
一方、従来のＮＡＮＤ型ＥＥＰＲＯＭにおいては、書き込みデータのしきい値を一定範囲に追い込むために、ベリファイ機能を持たせることが行われる。これは、書き込み状態を確認しながら、パルス幅を設定した複数回の書き込みを行うものである。即ち、ベリファイ読み出し動作により書き込みが十分と判定されるまで、書き込み動作とベリファイ読み出し動作を繰り返す。従って、メモリセルの書き込み特性の違いに応じて、書き込み回数（ループ数）は異なり、書き込み時間も異なることになる。メモリセルの書き込み特性は、製造プロセスや経時変化により変動する。
【０００９】
また、ＥＥＰＲＯＭでは、通常書き換え回数を保証するために、エンデュランス試験と呼ばれるテストが行われる。このテストでは、セルアレイ全体に消去、書き込みを繰り返し、保証書き換え回数まで正常にデータ書き換えができるか否かを確認する。このとき、メモリセルにかかる電圧ストレスは、通常使用時のワースト条件に設定することが望まれる。
【００１０】
通常使用時の電圧ストレスワースト条件は、上述したベリファイ機能を持つ場合には、書き込みサイクル数（書き込み動作とベリファイ読み出し動作の繰り返しサイクル数，いわゆるループ数）が最大になるときである。しかし、ベリファイ機能が働くと、ループ数が最大になる前に書き換え動作が終了してしまう可能性がある。また、１ページ分の書き込みデータをページバッファに保持して、ベリファイ読み出しで書き込み十分であることが確認されたビットは以後書き込み動作を行わないように、ページバッファの保持データを書き換えるようにすると、書き込み十分となったビットのメモリセルにはそれ以後電圧ストレスがかからなくなる。
【００１１】
更に、書き換え時間の仕様を保証するためには、ループ数が最大になった場合でも、書き換え時間の仕様を上回らないという確認を行う必要がある。しかし、ベリファイ機能が正常に働くと、ループ数が最大に達する前に書き換え動作が終了してしまうため、この確認が難しい。
【００１２】
この発明は、上記事情を考慮してなされたもので、ベリファイ機能を有する場合に電圧ストレスワースト条件でデータ書き換えテストを行うことを可能とした不揮発性半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明は、電気的書き換え可能な不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持する複数のデータラッチを有するページバッファと、前記メモリセルアレイの選択された番地へのデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させる反転回路を備え、ページのデータを一括消去し、当該ページの全ビットを前記不揮発性メモリセルの消去状態に対応する”１”とした後、前記ページバッファ中の対応する前記データラッチの保持データが前記不揮発性メモリセルの書き込み状態に対応する”０”であるビットについてデータの書き込みを行う動作、及び前記ベリファイ読み出し動作を、書き込み完了が確認されるか又は書き込みサイクルが最大回数に達したことが判定されるまで繰り返し行うデータ書き換えモードを有する不揮発性半導体記憶装置において、前記メモリセルアレイの選択された番地へのテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、書き込みサイクルが最大回数に達するまで繰り返し行わせるデータ書き換えテストモードを有し、前記データ書き換えモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させて以後書き込みを実質的に行わないようにし、前記データ書き換えテストモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファ中の対応する前記データラッチの保持データを反転させることなく、１ページ分のオール“０”のデータの書き込み動作を繰り返すようにしたことを特徴とする。
【００１４】
この発明によると、ベリファイ機能を持つＥＥＰＲＯＭのベリファイ機能を制限して、ベリファイ読み出しの結果に拘わらずループ数が最大になるまで書き込みサイクルを実行するデータ書き換えテストモードを備えることによって、電圧ストレスワースト条件でのデータ書き換えテストが可能になる。
【００１５】
この発明において好ましくは、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するための複数のデータラッチを有するページバッファと、前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅してラッチするためのセンスアンプ／データラッチ回路とを有し、前記データ書き換えモードは、前記ページバッファにロードされた１ページ分のデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ／データラッチ回路により読み出すベリファイ読み出し動作とを、１ページ分のデータの書き込み完了が確認されるか又は書き込みサイクルが最大回数に達するまで繰り返すものであり、前記データ書き換えテストモードは、前記ページバッファにロードされた１ページ分のオール“０”のテストデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ／データラッチ回路により読み出すベリファイ読み出し動作とを、ベリファイ読み出しの結果に拘わらず書き込みサイクルが最大回数に達するまで繰り返すものとする。
【００１６】
この場合、より具体的には、データ書き換えモードでは、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについてはページバッファの保持データを反転させて以後書き込みを実質的に行わないようにし、データ書き換えテストモードでは、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファの保持データを反転させることなく、書き込み動作を繰り返すようにする。
【００１７】
この発明において、データ書き換えテストモードは、テスト端子からのテスト信号入力により設定されるか、或いはアドレス端子又はデータ入出力端子からのコマンド入力により設定されるものとすることができる。
【００１８】
またこの発明において、ページ単位のデータ書き換えを行うに好ましいメモリセルアレイは、１ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第１の選択ゲートトランジスタを介してビット線に接続され、ソースが第２の選択ゲートトランジスタを介して共通ソース線に接続されて構成されたものとすることができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【００２０】
図１は、この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１は、図２に示すように、不揮発性メモリセルＭＣをマトリクス配列して構成される。メモリセルＭＣのドレインは、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソースは選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。即ち、メモリセルＭＣと選択ゲートトランジスタＳＧ１，ＳＧ２の３トランジスタによりメモリセルユニットが構成されている。
【００２１】
ロウ方向のメモリセルＭＣの制御ゲートは共通に制御ゲート線ＣＧＬに接続される。同様にロウ方向の選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極は共通に選択ゲート線ＧＳＬ，ＳＳＬに接続される。この実施の形態の場合、制御ゲート線ＣＧＬに沿った５１２個（６４バイト分）のメモリセルＭＣの範囲が、データ書き換えの単位となる１ページである。
【００２２】
メモリセルＭＣは、しきい値電圧の高い状態をデータ“０”（書き込み状態）、しきい値電圧の低い状態をデータ“１”（消去状態）としてデータ記憶を行う。データ書き込みの原理を簡単に説明すれば、ビット線ＢＬに書き込みデータ“１”，“０”を与えて、選択されたページの各メモリセルでフローティングゲートに電子を注入するか否かを制御する。即ち、選択ページの“０”データが与えられたビット線のメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかり、チャネルから浮遊ゲートにＦＮトンネリングにより電子注入され、しきい値電圧の高い書き込み状態（“０”データ状態）になる。“１”データが与えられたビット線のメモリセルでは、フローティングのチャネルが制御ゲートとの容量結合により電位上昇して、電子注入は生じず、“１”状態が保持される。
【００２３】
メモリセルアレイ１のビット線ＢＬには、データ書き換え時に１ページ分の書き込むべきデータをロードするページバッファ２が設けられている。具体的にページバッファ２は、各ビット線ＢＬ毎に接続されたデータラッチにより構成される。ビット線ＢＬはまたカラムデコーダ１０により制御されるカラムゲート３により、１カラムずつ選択されて、センスアンプ／データラッチ回路４及びＩ／Ｏバッファ５に接続される。ここで１カラムが１６ビット（２バイト）の場合を説明するが、１バイトでもよいし、或いは他の適当な複数ビット単位でもよい。データ書き換え時には、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ15から２バイト分ずつ順次供給される１ページ分のデータが、２バイトずつＩ／Ｏバッファ５を介し、カラムゲート３により選択されたカラム毎にページバッファ２にロードされる。またデータ読み出し時は、カラムゲート３により選択された２バイトの読み出しデータがセンスアンプ／データラッチ回路４で検知増幅され、Ｉ／Ｏバッファ５を介して入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ15に取り出される。
【００２４】
メモリセルアレイ１の制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬを選択するのがロウデコーダ６である。ページアドレス信号ＰＡは外部端子からロウアドレスバッファ７に取り込まれてラッチされる。このラッチされたページアドレス信号ＰＡはロウデコーダ６によりデコードされて、選択されたページの制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬに動作モードに応じて所定の電位が与えられる。
【００２５】
データ読み出しモードにおいては、外部から供給されるカラムアドレス信号ＣＡがカラムアドレスバッファ８により取り込まれて、内部カラムアドレス信号ＣＡａが得られる。一方、データ書き換えモードにおいては、内部カラムアドレス信号ＣＡｂを自動発生するカラムアドレス発生回路として、アドレスレジスタ１１が設けられている。アドレスレジスタ１１は、データ書き換えモードにおいて、制御回路１３から発生されるカラムアドレスリセット信号ＣＡ−ＲＳにより初期化され、カラムアドレスインクリメント信号ＣＡ−ＩＮＣにより順次更新される内部カラムアドレス信号ＣＡｂを発生する。
【００２６】
データ読み出しモードにおいてカラムアドレスバッファ８に取り込まれる内部カラムアドレス信号ＣＡａと、データ書き換えモードにおいてアドレスレジスタ１１から発生される内部カラムアドレス信号ＣＡｂとは、選択ゲート回路９により選択されてカラムデコーダ１０に転送される。選択ゲート回路９は制御回路１３から発生される制御信号Ｅ／Ｗにより切り換え制御がなされる。
【００２７】
制御回路１３には、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥが動作モードに応じて入力される。制御回路１３にはまた、通常のデータ書き換えモードとは別に、データ書き換えテストモードを設定するテスト信号ＬＰＭＡＸが入力されるようになっている。テスト信号ＬＰＭＡＸが入力される端子は例えば専用のテスト端子である。制御回路１３は、オシレータやカウンタを含み、制御入力信号の論理に従って、アドレスレジスタ１１を制御するカラムアドレスリセット信号ＣＡ−ＲＳ、カラムアドレスインクリメント信号ＣＡ−ＩＮＣ、選択ゲート回路９を制御する制御信号Ｅ／Ｗ等を発生する。
【００２８】
昇圧回路１２は、動作モードに応じて、書き込み電位Ｖｐｇｍ、消去電位Ｖｅｒａ等を発生する。この昇圧回路１２も制御回路１３により制御される。制御回路１３はその他、データ書き換えモード及びデータ書き換えテストモードでの自動データ書き換えのシーケンス制御を行う各種内部タイミング信号を発生する。
【００２９】
図３は、ページバッファ２、カラムゲート３及びセンスアンプ／データラッチ回路４の部分の具体構成を示している。メモリセルアレイ１のビット線ＢＬｉは、ページ単位の書き込みの際に選択信号Ｙｔにより一括選択される選択ゲートであるＮＭＯＳトランジスタＱ３１を介してそれぞれデータ線ＤＬｉに接続されている。これらのデータ線ＤＬｉの一つがカラムゲート３により選択されてセンスアンプ／データラッチ回路４のノードＮ１に接続されることになる。
【００３０】
カラムデコーダ１０は、２ビットのアドレスＡ０，Ａ１をデコードするデコード部ＤＥＣ１と、これより上位の３ビットのアドレスＡ２−Ａ４をデコードするデコード部ＤＥＣ２とから構成されている。カラムゲート３は、これらのデコード部ＤＥＣ１，ＤＥＣ２の出力により駆動される選択ゲート部３１，３２を有する。この実施の形態の場合、このカラムゲート３によって、３２本のビット線ＢＬｉから１本が選択される。
【００３１】
ページバッファ２は、制御信号ＰＢＴＲにより制御される選択ゲートトランジスタであるＮＭＯＳトランジスタＱ３４を介して各データ線ＤＬｉにそれぞれ接続される１ページ分のページラッチＰＢを有する。トランジスタＱ３４は、書き込みデータのデータロード時及び一括書き込み時にオンとなる。データロード時は、Ｉ／Ｏバッファから２バイト分ずつ入力された書き込みデータは、制御信号ＤＩＮ１により活性化されるインバータ４０を介し、ノードＮ１を介して、カラムゲート３で選択されたデータ線ＤＬｉに転送される。このとき、制御信号ＰＢＴＲが“Ｈ”となり、データ線ＤＬｉの書き込みデータはトランジスタＱ３４を介してページバッファ２に格納されることになる。またページ単位の一括データ書き込み時は、ページバッファ２の保持データをデータ線ＤＬｉに転送読み出しして、ビット線ＢＬｉに供給することになる。
【００３２】
センスアンプ／データラッチ回路４は、センスアンプ（ＳＡ）４１とデータラッチ４２を有する。センスアンプ４１の入力ノードは活性化信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタＱ４１を介してノードＮ１に接続されている。センスアンプ４１の出力ノードは、活性化信号ＳＡＥＮにより制御されるインバータ４３を介してデータラッチ４２のノードＮ２に接続されている。通常のデータ読み出し時は、ノードＮ２のデータが読み出し信号ＳＡＯＵＴにより活性化されるインバータ４４を介して読み出されてＩ／Ｏバッファに転送出力される。
【００３３】
ベリファイ読み出し動作時は、センスアンプ４１により読み出されたデータは、データラッチ４２に保持される。このデータラッチ４２の保持データに基づいて、ベリファイ判定と、書き込み不十分のセルに対する追加書き込みとが行われる。このとき、データラッチ４２のノードＮ３が、制御信号ＤＩＮ２により制御されるインバータ４５を介してノードＮ１に読み出され、更にカラムゲート３により選択されて対応するデータ線ＤＬｉに転送され、更にビット線ＢＬｉに転送されることになる。
【００３４】
図４は、ページバッファ２の各ページラッチＰＢの具体的な構成を示している。図示のようにページラッチＰＢはデータラッチ回路５１を主体として構成される。データラッチ回路５１の一つのノードＮ１１は、トランジスタＱ３４を介してデータ線ＤＬｉに接続され、他のノードＮ１２は、一括判定用のＮＭＯＳトランジスタＱ５２のゲートに入る。トランジスタＱ５２のソースは、一括判定時に制御信号ＰＢＶＦＹによりオンとされるＮＭＯＳトランジスタＱ５１を介して接地され、ドレインはページバッファ２の他の全てのページバッファ回路ＰＢについて共通に配設された一括判定信号線ＰＢＦＬＧに接続されている。
【００３５】
データラッチ回路５１のノードＮ１２はまた、カラムゲート３の選択ゲート部３１と同様の選択ゲート３３と、データ線ＤＬｉのデータに応じてオンオフするＮＭＯＳトランジスタＱ３３を介して接地されている。これらの選択ゲート３３とトランジスタＱ３３は、ベリファイ読み出しの結果に応じて、データラッチ回路５１の保持データを反転させるために用いられる。選択ゲート３３は、カラムデコーダ１０のデコード部ＤＥＣ１の出力により制御されるが、デコード部ＤＥＣ１の出力をデータラッチ回路５１のデータ書き換え時にのみ選択ゲート３３に転送するために、制御信号ＢＬＳＥＮＥＮにより制御されるＮＡＮＤゲート３４が設けられている。
【００３６】
データラッチ回路５１のノードＮ１２にはまた、リセット信号ＰＢＲＳＴにより制御されるリセット用ＮＭＯＳトランジスタが設けられている。ページバッファＰＢへのデータロードの前に、ＰＢＲＳＴ＝“Ｈ”，ＰＢＳＷ＝“Ｈ”として、ページバッファＰＢのデータがリセット（Ｎ１２＝“Ｌ”）されることになる。
【００３７】
ページバッファ２へのデータロードから、書き込み及びその後のベリファイ読み出し動作での図３の回路動作を簡単に説明すれば、次のようになる。図９は、ページバッファ２のラッチデータの様子を示している。ページバッファ２にはまず、１ページ分のデータ“１”，“０”がロードされる。ここで、書き込みデータ“１”は実際には、書き込み禁止（即ちメモリセルのフローティングゲートに電子を注入せず、しきい値が低い“１”状態に保つ）を意味し、書き込みデータ“０”は、メモリセルのフローティングゲートに電子を注入して、しきい値の高い状態（“０”状態）に遷移させることを意味する。
【００３８】
書き込みデータが“１”（即ち書き込み禁止）の場合、図９に示すように、ベリファイ読み出しの結果が“１”，“０”に拘わらず、ページバッファ２に保持されたデータはそのまま“１”を保持する。具体的には、図４の回路においてデータラッチ回路５１のノードＮ１１が、書き換えサイクルの間、“Ｈ”に保たれる。
【００３９】
書き込みデータが“０”のときは、ベリファイ読み出しの結果が“１”であれば、書き込み不十分であり、“０”であれば書き込み十分であることを意味する。従って図９に示すように、ベリファイ読み出し結果が“１”であれば、ラッチデータ“０”を保持し、ベリファイ読み出し結果が“０”であれば、それ以上の書き込みを行わないようにラッチデータを“１”に反転させる。
【００４０】
このラッチデータの反転又は非反転の動作は、センスアンプ／データラッチ回路４の読み出しデータを、インバータ４５を介し、ノードＮ１を介し、更にカラムゲート３を介してデータ線ＤＬｉに転送することにより制御される。即ちデータ線ＤＬｉが“Ｈ”になると、ＮＭＯＳトランジスタＱ３３がオンとなり選択ゲート３３により選択されたページバッファＰＢのデータが反転される。より具体的に説明すれば、ベリファイ読み出しの結果が“１”のとき、図３のデータラッチ４２のノードＮ３が“Ｌ”となる。このとき、データ線ＤＬｉには“Ｌ”が転送され、ＮＭＯＳトランジスタＱ３３はオフであるから、ページバッファ２の対応するデータラッチ回路５１では、ノードＮ１１が当初の“Ｈ”（＝データ“１”），“Ｌ”（＝データ“０”）のまま保持される。
【００４１】
ベリファイ読み出しの結果が“０”、即ちセンスアンプ／データラッチ回路４のノードＮ３が“Ｈ”のとき、データ線ＤＬｉには“Ｈ”が転送される。これにより、ＮＭＯＳトランジスタＱ３３がオンする。従って、選択ゲート３３で選択されたデータラッチ回路５１について、ノードＮ１２が強制的に接地される。これにより、元の保持データが“１”（ノードＮ１１が“Ｈ”）の場合は、保持データに変化はなく、保持データが“０”（ノードＮ１１が“Ｌ”）で且つベリファイ読み出しデータが“０”のときは、保持データが反転されることになる。
【００４２】
ベリファイ読み出し後の一括判定は、図４に示す一括判定信号線ＰＢＦＬＧの状態を検知することにより行われる。一括判定信号線ＰＢＦＬＧは予め“Ｈ”レベルにプリチャージされ、一括判定のときはフローティングにされる。そして、判定制御信号ＰＢＶＦＹが“Ｈ”となり、トランジスタＱ５１がオンになる。ページバッファ２のページラッチＰＢが一つでも“０”データを保持している場合、即ちノードＮ１２が“Ｈ”の場合は、トランジスタＱ５２がオンし、一括判定信号線ＰＢＧＬＧが電位低下する。これにより、フェイルの判定がなされる。１ページ分のデータ書き換えが完了すると、ページバッファ２の全ページラッチＰＢのデータが“１”即ちノードＮ１２が“Ｌ”となり、このとき一括判定信号線ＰＢＦＬＧの電位低下はない。これがパスの判定となる。
【００４３】
この実施の形態による３トランジスタのメモリセルユニットを持つＥＥＰＲＯＭでは、ページ単位でのデータ書き換えを行うが、その自動データ書き換えシーケンスを大きく変更することなく、データ書き換えテストを電圧ストレスのワースト条件下で行うことを特徴としている。それらの動作フローを以下に具体的に説明する。
【００４４】
図５は、通常のデータ書き換えモードの動作フローを示している。データ書き換えモードに入ると、まず１ページ分の書き込みデータがページバッファ２にロードされる（Ｓ１）。その後、ページアドレスにより選択されたページのデータが一括消去される（Ｓ２）。続いて、消去されたページのメモリセルに、ページバッファ２にロードされているデータが一括書き込みされる（Ｓ３）。書き込みが終わると、次にベリファイ読み出しが行われる。ベリファイ読み出しは、この実施の形態の場合、２バイト単位で順次３２カラム分行われる。即ちカラムアドレスＣｏｌＡｄｄ＝１について、ベリファイ読み出し（Ｓ４−１）とその結果に応じたラッチデータ書き換え（Ｓ５−１）が行われ、以下カラムアドレスを更新して、ＣｏｌＡｄｄ＝３２のベリファイ読み出し（Ｓ４−３２）とその結果に応じたラッチデータ書き換え（Ｓ５−３２）が行われる。
【００４５】
ベリファイ読み出しの際、書き込みが十分であるメモリセルについては、前述のようにページバッファ２の対応するデータを反転させる。しかし、選択されたページに書き込み不十分のメモリセルが一つでもある間は、フェイルのフラグが立つ。即ち１ページ分のベリファイ読み出しが終わった後、ベリファイの結果がパスとなったか否かが、書き込みループ数が最大に達したか否かと併せて判定される（Ｓ６）。判定がＹＥＳであれば書き換え動作は終了し、フェイルのフラグが立っていて且つ、書き込みループ数が最大に達していない場合には、書き換え終了の判定はＮＯとなり、再度データ書き込みが行われる（Ｓ３）。この再書き込み動作では、ページバッファ２のデータが書き込み十分の箇所では書き換えられているから、実質的には書き込み不十分であったビットについてのみ、再度の書き込み動作が行われる。フェイルのフラグが立っているにも拘わらず、書き込みと書き込みベリファイの繰り返しループ数が最大に達したため書き込み終了と判定された場合、書き換え失敗による強制終了である。ページ書き込みステップＳ３では、例えば書き込みパルスがサイクル毎に順次ステップアップされる。
【００４６】
図６は、以上のデータ書き換えモードでの１書き込みサイクルにおけるベリファイ読み出しの動作タイミング図である。ベリファイ読み出しの間、制御信号ＰＢＴＲは“Ｌ”であり、ページバッファ２はデータ線ＤＬｉとは切り離されている。また制御信号Ｙｔは“Ｈ”であり、データ線ＤＬｉとビット線ＢＬｉは接続されている。また外部カラムアドレス信号ＣＡの入力は行わず、内部カラムアドレス信号は、アドレスレジスタ１１から、書き込みイネーブル信号／ＷＥに同期して順次インクリメントされて出力される。
【００４７】
ベリファイ読み出し動作はまず、カラムアドレスＣｏｌＡｄｄ＝１について、リセット信号ＢＬＲＳＴが“Ｈ”になり、ＮＭＯＳトランジスタＱ３２によりデータ線ＤＬｉをリセットして開始される。そしてセンスアンプ活性化信号ＳＡＥＮ＝“Ｈ”により、ビット線ＢＬｉのデータが読み出されてセンスアンプ／データラッチ回路４によりセンスされ、ラッチされる。
【００４８】
そして、次にベリファイ読み出しされたデータに基づいてページバッファ２のラッチデータ書き換えが行われる。このとき、データイン制御信号ＤＩＮ２が“Ｈ”となって、データラッチ４２のデータがデータ線ＤＬｉに転送され、その間に制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｈ”となる。これによりＮＡＮＤゲート３４が活性化されてデコード出力が選択ゲート３３に送られ、またデータラッ５１では、ノードＮ１２側の電源経路がオフになる。この結果、前述のように書き込み十分のセルに対応するデータラッチ５１のノードＮ１２が強制的に電位低下して、ラッチデータが反転させられる。以下、カラムアドレスＣｏｌＡｄｄ＝３２まで同様のベリファイ読み出しとラッチデータ書き換えが行われる。１ページ分のベリファイ読み出しが行われた後、一括判定が行われる。前述のように一括判定では、一括判定信号線ＰＢＦＬＧの電位低下の有無が判定される。
【００４９】
次に、テスト信号ＬＰＭＡＸを“Ｈ”にすると、制御回路１３の自動データ書き換えシーケンスの一部が変更され、データ書き換えテストモードが設定される。この書き換えシーケンスの一部変更は、論理回路的に説明すれば次のようになる。図１０は、通常のデータ書き換えモードにおいて、一括判定の結果により次の書き込み動作を開始するか否かを決定するためのロジックである。ＳＲＣＶＥｎは、一括判定の動作終了時にある一定期間“Ｌ”となる信号であり、ＰＣＥＮＤはループ数が最大値ＭＡＸになると“Ｈ”となる信号であり、ＶＲは一括判定の結果がパスの場合に“Ｈ”となる信号である。従って、次の書き込み動作のトリガ信号ＰＲＯＲＧが“Ｈ”となる条件は、ベリファイ一括判定の終了時（ＳＲＣＶＥｎ＝“Ｌ”）に、一括判定の結果がフェイルであり（ＶＲ＝“Ｌ”）、且つループ数が最大値ＭＡＸに達していない（ＰＣＥＮＤ＝“Ｌ”）場合ということになる。
【００５０】
これに対して、書き換えテストにおいて、一括判定動作終了後に次の書き込み動作を開始するか否かを決定するためのロジックは、図１１のようになる。即ち、テストモード信号ＬＰＭＡＸが“Ｈ”であれば、一括判定の結果を示す信号ＶＲの如何に拘わらず、ループ数が最大値ＭＡＸに達するまで、一括判定動作終了時に発生されるＳＲＣＶＥｎ＝“Ｌ”により、書き込みトリガ信号ＰＲＯＰＧ＝“Ｈ”が発生される。
【００５１】
この書き換えテストモードの動作フローは、図５に対して、図７のようになる。１ページ分の書き込みデータのロード（Ｓ１１）、ページ消去（Ｓ１２）の後、ページ単位の書き込みを行う（Ｓ１３）ことは、図５の場合と変わらない。具体的に１ページ分の書き込みデータは、好ましくは、全メモリセルに大きな電圧ストレスがかかる条件として、オール“０”とする。但し、他の適当なデータパターンを用いることもできる。
【００５２】
書き込み後のベリファイ読み出しの動作は、通常の書き換えモードとは異なる。即ちベリファイ読み出しの結果によるラッチデータの書き換えは行わず、カラムアドレスＣｏｌＡｄｄ＝１のベリファイ読み出し（Ｓ１４−１）からカラムアドレスＣｏｌＡｄｄ＝３２までのベリファイ読み出し（Ｓ１４−３２）まで、１ページ分のベリファイ読み出しを行う。そして、書き換えループ数が最大値ＭＡＸに達したか否かを判定して（Ｓ１５）、最大値ＭＡＸに達するまで、ページ書き込みとベリファイ読み出しを繰り返す。
【００５３】
図８は、この書き換えテストでのベリファイ読み出し動作のタイミング図を、図６に対応させて示している。基本的なシーケンスは図６と同様である。通常のデータ書き換えでは、図６に示したように、ラッチデータ書き換えのタイミングで制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｈ”になったのに対し、図８ではこれらの制御信号ＢＬＳＥＮＥＮ及びＰＢＳＷが“Ｌ”を保つ。従って、図３における選択ゲート３３がオフのままであり、各サイクルのベリファイ読み出しの結果に拘わらず、ページバッファ２のラッチデータは書き換えられない。
【００５４】
また、図８のシーケンスでは、図６と同様に一括判定の動作を行ってはいるが、書き込みが十分なセルについてもページバッファ２のデータ書き換えを行わないから、最初にロードした書き込みテストデータのまま、書き換えループ数が最大になるまで繰り返し書き込み動作が行われ、パスの判定は出力されることはなく、常にフェイルの判定となる。従って、例えば１ページ分の書き込みデータを全て“０”として、各書き込みサイクルで１ページ分の全メモリセルに大きな電圧ストレスがかかり、且つそれが最大ループ数まで繰り返されるという、ワースト条件での書き換えテストが行われる。
【００５５】
以上のようにこの実施の形態によると、ベリファイ機能付きのＥＥＰＲＯＭについて、テスト信号ＬＰＭＡＸの入力によって、電圧ストレスのワースト条件での書き換えテストが可能になり、また最大書き込み時間のテストも可能になる。しかも、データ書き換えテストモードでは、ベリファイ読み出しの結果の如何に拘わらずページバッファに保持されたデータの書き換えを行わない他は、通常のデータ書き換えモードのシーケンスをそのまま利用したテストが可能になる。
【００５６】
この発明は上記実施の形態に限られない。例えば実施の形態では、テスト信号ＬＰＭＡＸの入力のために専用のテスト端子を用いる場合を説明したが、既存の端子の適当な組み合わせによりテスト信号を入力することもできるし、或いはアドレス端子やデータ入出力端子を利用したコマンド入力により書き換えシーケンスを変更した書き換えテストシーケンスを実現するようにしてもよい。
【００５７】
また実施の形態では、３トランジスタのメモリセルユニットを用い、データ消去の単位とデータ書き込みの単位を同じ１ページとしてページ単位のデータ書き換えを可能としたＥＥＰＲＯＭを説明したが、通常のＮＡＮＤ型ＥＥＰＲＯＭの他、ベリファイ機能を持つ各種ＥＥＰＲＯＭにも同様にこの発明を適用することができる。
【００５８】
また実施の形態では、書き換えテストモードにおいて、通常の書き換えモードと同様に一括判定動作を行うようにしたが、一括判定の結果は常にフェイルである。従って、この一括判定の動作を省略することもできる。テストとしては基本的には、通常のデータ書き換えシーケンスに従うことが好ましいが、一括判定の動作を省けばテスト時間の短縮が図られる。一方、一括判定動作を行ったときも常にフェイルの判定となるので、書き換えテストシーケンスにおいて、通常のデータ書き換えシーケンスのときと同様に、図１０のようなロジックを用いて次の書き込み動作を開始するか否かを決定することができる。
【００５９】
【発明の効果】
以上述べたようにこの発明によれば、電圧ストレスのワースト条件でのデータ書き換えテストを可能としたＥＥＰＲＯＭを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイの等価回路を示す図である。
【図３】図１におけるページバッファ、カラムゲート及びセンスアンプ／データラッチ回路部の具体構成を示す図である。
【図４】ページバッファの具体構成を示す図である。
【図５】同実施の形態のデータ書き換え時の動作フローを示す図である。
【図６】同データ書き換え動作のベリファイ読み出しのタイミング図である。
【図７】同実施の形態のデータ書き換えテスト時の動作フローを示す図である。
【図８】同データ書き換えテスト動作のベリファイ読み出しのタイミング図である。
【図９】同実施の形態におけるデータ書き換え動作時のラッチデータとベリファイ読み出しの結果によるラッチデータ書き換えの様子を示す図である。
【図１０】同実施の形態におけるデータ書き換えモードの書き込みトリガ信号発生のロジックを示す図である。
【図１１】同実施の形態におけるデータ書き換えテストモードの書き込みトリガ信号発生のロジックを示す図である。
【符号の説明】
１…メモリセルアレイ、２…ページバッファ、３…カラムゲート、４…センスアンプ／データラッチ回路、５…Ｉ／Ｏバッファ、６…ロウデコーダ、７…ロウアドレスバッファ、８…カラムアドレスバッファ、９…選択ゲート回路、１０…カラムデコーダ、１１…アドレスレジスタ、１２…昇圧回路、１３…制御回路。
Claims (5)
- 電気的書き換え可能な不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持する複数のデータラッチを有するページバッファと、前記メモリセルアレイの選択された番地へのデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させる反転回路を備え、ページのデータを一括消去し、当該ページの全ビットを前記不揮発性メモリセルの消去状態に対応する”１”とした後、前記ページバッファ中の対応する前記データラッチの保持データが前記不揮発性メモリセルの書き込み状態に対応する”０”であるビットについてデータの書き込みを行う動作、及び前記ベリファイ読み出し動作を、書き込み完了が確認されるか又は書き込みサイクルが最大回数に達したことが判定されるまで繰り返し行うデータ書き換えモードを有する不揮発性半導体記憶装置において、
前記メモリセルアレイの選択された番地へのテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、書き込みサイクルが最大回数に達するまで繰り返し行わせるデータ書き換えテストモードを有し、
前記データ書き換えモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについては前記ページバッファ中の対応する前記データラッチの保持データを反転させて以後書き込みを実質的に行わないようにし、
前記データ書き換えテストモードにおいて、前記反転回路は、ベリファイ読み出し動作で書き込み十分であることが確認されたビットについても前記ページバッファ中の対応する前記データラッチの保持データを反転させることなく、１ページ分のオール“０”のデータの書き込み動作を繰り返すようにした
ことを特徴とする不揮発性半導体記憶装置。 - ページ単位のデータ書き換えを行うために、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するための複数のデータラッチを有するページバッファと、前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅してラッチするためのセンスアンプ回路及びデータラッチ回路とを有し、前記データ書き換えモードは、前記ページバッファにロードされた１ページ分のデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ回路及びデータラッチ回路により読み出すベリファイ読み出し動作とを、１ページ分のデータの書き込み完了が確認されるか又は書き込みサイクルが最大回数に達するまで繰り返すものであり、
前記データ書き換えテストモードは、前記ページバッファにロードされた１ページ分のオール“０”のテストデータの書き込み動作と、書き込みデータを複数ビットずつ順次前記センスアンプ回路及びデータラッチ回路により読み出すベリファイ読み出し動作とを、ベリファイ読み出しの結果に拘わらず書き込みサイクルが最大回数に達するまで繰り返すものである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記データ書き換えテストモードは、テスト端子からのテスト信号入力により設定されることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
- 前記データ書き換えテストモードは、アドレス端子又はデータ入出力端子からのコマンド入力により設定されることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは、１ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第１の選択ゲートトランジスタを介してビット線に接続され、ソースが第２の選択ゲートトランジスタを介して共通ソース線に接続されてなることを特徴とする請求項２〜４のいずれか１項に記載の不揮発性半導体記憶装置。
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