JP3327337B2 - 同時読み出し及び書き込みを可能にする不揮発性メモリのバンク構成 - Google Patents

同時読み出し及び書き込みを可能にする不揮発性メモリのバンク構成

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Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、不揮発性メモリの分野に係り、より詳細に
は、同時読み出し及び書き込み動作を可能にする構成を
備えた不揮発性メモリアレイに関する。
関連技術の説明 ヨーロッパ公開特許公報EP−Ａ−0745995には、メモ
リセル群の中の１つのセクタに対する読み出しと当該メ
モリセル群の中の別のセクタに対する書き込み又は消去
とを同時に行えるようにしたフラッシュ型EEPROMメモリ
装置が開示されている。一実施例においてそのメモリ装
置は、複数のセクタのメモリセルと、１対のコラムデコ
ーダと、１対のセンスアンプユニットとを備えている。
一方のコラムデコーダ及び一方のセンスアンプユニット
は読み出し専用に割り当てられ、他方のコラムデコーダ
及び他方のセンスアンプユニットは消去／ベリファイ専
用に割り当てられている。従って、かかる構成は、１つ
のセクタにおける読み出しと別のセクタにおける消去又
は書き込みとを可能にする。
電子回路システムは、典型的にはプロセッサとメモリ
を備えている。このメモリは、命令及び／又はデータを
格納するのに用いられるであろう。かかるシステムの中
には、当該システムがオフ状態とされた時でもデータが
継続的に記憶されるのを保証するために不揮発性メモリ
が必要とされるものもある。広く用いられている不揮発
性メモリの１つとしてEPROMがある。しかし、当該技術
分野において従来のEPROMは書き換え（リプログラミン
グ）を行うことができない。そこで、多くの電子回路設
計では、EEPROMやフラッシュメモリ、或いはバッテリー
・バックアップ方式のSRAMが用いられている。これらの
メモリは全て、電気的に書き換えを行うことができる。
コストが評価要素となる装置では、EEPROMやバッテリー
・バックアップ方式のSRAMに比べて安価であるという理
由から、フラッシュメモリを用いることが好ましい。
従来のフラッシュメモリに係る１つの問題点は、フラ
ッシュメモリではランダムアクセスを十分に行えないと
いうことである。例えば、従来の典型的なフラッシュメ
モリ装置では、当該フラッシュメモリ装置においてプロ
グラム又は消去動作が行われている間、プロセッサは読
み出し動作を行うことができない。典型的には、プロセ
ッサは、フラッシュメモリ装置の状態レジスタを周期的
に呼び出して、フラッシュメモリ装置に対する読み出し
動作を開始する前にプログラム又は消去動作の終了を検
出する。
しかし残念ながら、典型的なフラッシュメモリ装置に
対するプログラミング又は消去のサイクル時間は、ラン
ダムアクセスメインメモリの許容読み出しアクセス時間
よりも何倍も長い。もしそのフラッシュメモリが当該電
子回路システムにおいて唯一のメモリであるならば、上
記プログラミング又は消去動作に関連した長い待ち時間
により、当該システムがロックアップ状態となり、許容
し難いほど長い期間機能しない状態となる可能性があ
る。従来のフラッシュメモリの中には、消去動作を一時
的に停止させることで上記問題点を解消するようにした
ものもある。しかし、このようなメモリでは典型的に、
読み出し動作を開始できるようになるまでに数マイクロ
秒程度の一時停止となる待ち時間が課せられる。
従来技術に係るシステムでは、上記のロックアップ状
態を回避するために多数のフラッシュメモリ装置を用い
たものもある。かかるシステムでは通常、プロセッサが
１つのフラッシュメモリ装置に対し読み出しアクセスを
行っている間、他のフラッシュメモリ装置はプログラミ
ング又は消去動作を行っている。しかし、このようなシ
ステムでは典型的に、たとえ１個のフラッシュメモリ装
置の容量が特定の電子回路装置を収容し得る程度のもの
であっても、多数のフラッシュメモリ装置が実装されて
いるが故にコストが高くなる。
また、他の従来技術に係るシステムでは、EEPROMメモ
リと組み合わせてフラッシュメモリを用いたものもあ
る。かかるシステムでは、一方のメモリの読み出し動作
を行っている間、他方のメモリに書き込みを行うことが
できる。EEPROMセルのサイズは、フラッシュメモリのサ
イズよりもはるかに大きい。従って、フラッシュメモリ
よりもむしろEEPROMを用いた装置の方が、より高価とな
るであろう。さらに、かかる装置は２つの異なる技術を
含んでいるため、装置構成がより複雑化し、結果的に、
設計と製造に係るコストが高くなる。
以上から、同時読み出し及び書き込み動作を行える効
率的なフラッシュメモリ装置が要望されている。
発明の概要 概略的に記述したように、本発明は、同時読み出し及
び書き込み動作を可能にする不揮発性メモリ装置を提供
するものである。
一実施例において、本メモリ装置は２個以上のバンク
に分割されており、各バンクは幾つかのセクタを含み、
各セクタは１組のメモリセルを含んでいる。各バンク
は、入力アドレスバッファからのアドレス又は内部ステ
ートマシーンによって制御される内部アドレスシーケン
サからのアドレスを選択的に受信するデコーダを有して
いる。各バンクの出力データは、読み出し用センスアン
プ又はベリファイ用センスアンプに入力され得る。ベリ
ファイ用センスアンプが内部ステートマシーンに接続さ
れている間、読み出し用センスアンプは出力バッファに
接続される。１つのバンクが書き込みコマンド（プログ
ラミング又は消去）を受信すると、内部ステートマシー
ンが制御を行い、プログラミング又は消去動作が開始さ
れる。１つのバンクに対してプログラミング又は消去動
作が行われている間、他のバンクに対してデータを読み
出すためのアクセスを行うことができる。
本発明は、第１のセクタ群のバンクと第２のセクタ群
のバンクを備え、各セクタがフラッシュメモリセルのア
レイを有する半導体不揮発性メモリ装置を特徴とするも
のである。このメモリ装置は、出力として第１の組のデ
コード線及び第２の組のデコード線を含むアドレスロジ
ックを有する。このアドレスロジックは、第１のアドレ
ス又は第２のアドレスを選択的に用いて、第１の組のデ
コード線を用いた第１のバンクをアクセスし、或いは第
２の組のデコード線を用いた第２のバンクをアクセスす
る。一実施例において、メモリ装置はアドレス入力を受
信し、内蔵された消去及びプログラミングのシーケンス
を実行するステートマシーンを備えている。
本発明を用いる１つの方法は、半導体不揮発性メモリ
装置において同時に読み出し及び書き込みを行うことを
含む。メモリ装置は、第１の組のメモリセルと第２の組
のメモリセルを有している。上記の方法は、第１の組の
メモリセル又は第２の組のメモリセルに書き込みを行う
ことを含む。書き込みアドレスは、第１の組のメモリセ
ルにデータを書き込む場合には第１のデコーダに送ら
れ、第２の組のメモリセルにデータを書き込む場合には
第２のデコーダに送られる。もし書き込みステップが第
１の組のメモリセルへの書き込みを含むならば、その書
き込みステップが開始された後、第２の組のメモリセル
からデータが読み出される。もし書き込みステップが第
２の組のメモリセルへの書き込みを含むならば、その書
き込みステップが開始された後、第１の組のメモリセル
からデータが読み出される。
本発明について上述した事項並びに他の目的及び利点
は、図面に関連付けて本発明の好適な実施例が以下に記
載されている詳細な説明から、より明瞭となるであろ
う。
図面の簡単な説明 図１は本発明に係るメモリ装置のブロック図である。
図２は図１に示されるバンク０、バンク１及びデコー
ダのより詳細なブロック図である。
図3A及び図3Bは図１のセクタデコーダのデコーダロジ
ックを概略的に示したものである。
図４は図１のメモリ装置をどのようにプログラミング
するかを記述したフローチャートである。
図５は図１におけるステートマシーンがプログラミン
グシーケンスをどのように実行するかを説明するフロー
チャートである。
図６は図１のメモリ装置をどのように消去するかを説
明するフローチャートである。
図7A及び図7Bは図１におけるステートマシーンが消去
シーケンスをどのように実行するかを説明するフローチ
ャートである。
図８は本発明による同時読み出し／書き込みの能力を
説明するタイムシーケンスである。
詳細な説明 図１は、同時読み出し及び書き込み動作を可能にする
不揮発性メモリ装置100を例示する。メモリ装置100は、
19ビットのアドレス入力102と、８ビットのデータ入力
／出力（データ）と、電源入力（図１には図示せず）
と、制御入力（図１には図示せず）とを有している。制
御入力は、チップイネーブル信号と、出力イネーブル信
号と、ライトイネーブル信号を含む。チップイネーブル
信号は、チップの制御ロジックと入力バッファを活性化
するためのものである。チップイネーブル信号がアサー
トされない時、メモリ装置はスタンバイモードで動作す
る。出力イネーブル信号は、読み出しサイクルの期間
中、I/Oバッファを介してメモリ装置の出力をゲーティ
ングするのに用いられる。ライトイネーブル信号は、メ
モリ装置の書き込み機能をイネーブル状態とするのに用
いられる。一実施例において、図１に示す構成要素は全
て、単一の集積回路チップ上に含まれる。
アドレス入力102はバッファ104によって受信され、該
バッファは、そのアドレスをマルチプレクサ106及びマ
ルチプレクサ108に送る。メモリ装置100は、ステートマ
シーン及び制御ロジック122によって制御されるアドレ
スシーケンサ110を有している。一実施例において、こ
のアドレスシーケンサはステートマシーン及び制御ロジ
ック122の一部分として構成されている。アドレスシー
ケンサ110の出力はアドレスであり、これはマルチプレ
クサ106及びマルチプレクサ108の双方に送られる。アド
レスシーケンサ110は、消去シーケンスが実行されてい
る時にシーケンシャルアドレスを生成するのに用いられ
る。マルチプレクサ106の出力すなわち上位側のアドレ
スUAは、Ｘデコーダ112及びＹデコーダ114に送られる。
マルチプレクサ108の出力すなわち下位側のアドレスLA
は、Ｘデコーダ118及びＹデコーダ120に送られる。マル
チプレクサ106は、選択信号B0_SELに応答してバッファ1
04からのアドレスとアドレスシーケンサ110からのアド
レスのいずれかを選択する。マルチプレクサ108は、選
択信号B1_SELに基づいてバッファ104からのアドレスと
アドレスシーケンサ110からのアドレスのいずれかを選
択する。選択信号B0_SEL及びB1_SELは、ステートマシー
ン及び制御ロジック122によって生成される。
バンク０及びバンク１は、フラッシュメモリセルをア
レイ状（又は組単位）に構成したものである。しかし、
他の不揮発性メモリも本発明の範囲内にあることはもち
ろんである。バンク０に対するアドレスデコーダロジッ
クは、Ｘデコーダ112及びＹデコーダ114を有している。
Ｘデコーダ112は、ワード線デコーダ及びセクタデコー
ダを有している。ワード線デコーダは上位側のアドレス
ビットUA〔６〜14〕を受信し、セクタデコーダは上位側
のアドレスビットUA〔15〜18〕を受信する。Ｙデコーダ
114は、ビット線デコーダ及びＹゲートを有している。
ビット線デコーダは上位側のアドレスビットUA〔０〜
５〕を受信する。
バンク１に対するアドレスデコーダロジックは、Ｘデ
コーダ118及びＹデコーダ120を有している。Ｘデコーダ
118は、ワード線デコーダ及びセクタデコーダを有して
いる。ワード線デコーダは下位側のアドレスビットLA
〔６〜14〕を受信し、セクタデコーダは下位側のアドレ
スビットLA〔15〜18〕を受信する。Ｙデコーダ120は、
ビット線デコーダ及びＹゲートを有している。ビット線
デコーダは下位側のアドレスビットLA〔０〜５〕を受信
する。一実施例において、バッファ104は、デコードし
ようとするアドレスを一時記憶するためのラッチを有し
ている。このラッチは、他の実施例ではデコーダの一部
分となり得る。
図１は、３つの入力、すなわちブースタ0132、VPXGG
ポンプ回路134及びVCCを有するマルチプレクサ130を示
している。VPXGGポンプ回路134は、調整された正の電圧
を生成し、該電圧を選択されたフラッシュメモリセルの
各制御ゲートにワード線を介して供給するための正の電
源である。当該技術において知られている多くの異なる
電圧を生成するポンプ回路が本発明において好適に用い
られる。VPXGGポンプ回路134に含むことができる１つの
技術についての詳細な説明は、参考としてここに挙げ
る、米国特許第5,291,446号、“VPP Power Supply Havi
ng a Regulator Circuit for Controlling a Regulated
Positive Potential"において見出すことができる。ブ
ースタ0132は、読み出し期間中ワード線を昇圧するのに
用いられる。マルチプレクサ130は、ステートマシーン
及び制御ロジック122から選択信号を受信し、その３つ
の入力のうち１つを選択して、Ｘデコーダ112を介して
バンク０の各ワード線に送る。マルチプレクサ130の出
力は、VPXG0としてラベル付けされている。図１は、図
示を簡単化するために、マルチプレクサ130に接続され
た３つの入力132、134及びVCCを示している。１つの例
示的な実施形態についての詳細な説明は、参考としてこ
こに挙げる、1995年11月17日に出願された米国特許出願
第08/560,459号、“A Fast 3−State Booster Circuit"
において見出すことができる。当該技術において知られ
ている多くのブースタ回路及び選択回路が本発明におい
て好適に用いられる。
また図１は、３つの入力、すなわちブースタ1136、VP
XGGポンプ回路134及びVCCを有するマルチプレクサ138を
含んでいる。ブースタ1136はブースタ0132と同様のもの
である。マルチプレクサ138は、マルチプレクサ130と同
様に動作し、その選択信号をステートマシーン及び制御
ロジック122から受信する。マルチプレクサ138の出力は
VPXG1であり、これはＸデコーダ118を介してバンク１の
各ワード線に送られる。マルチプレクサ130及び138の目
的は、特定のバンクのメモリセルに対して行われている
動作に応じて３つの電源ラインの切り換えを行うことで
ある。
VPPIGポンプ回路142は、各メモリセルのドレインに高
電圧を供給するのに用いられる高電圧ポンプ回路であ
る。VPPIGポンプ回路142の出力は、マルチプレクサ140
及びマルチプレクサ144に送られる。これらのマルチプ
レクサは、VCCを入力として有している。各マルチプレ
クサ140及び144は、ステートマシーン及び制御ロジック
122からの信号に基づいて入力の切り換えを行う。マル
チプレクサ140の出力はVPPI0であり、マルチプレクサ14
4の出力はVPPI1である。通常の読み出し動作の期間中、
VPPI1とVPPI0はVCCに接続される。VPPI0はＮチャネルト
ランジスタ152のゲートに接続され、VPPI1はＮチャネル
トランジスタ154のゲートに接続されている。トランジ
スタ152のソースは、Ｙデコーダ114とマルチプレクサ17
0及びマルチプレクサ172に接続されている。トランジス
タ152のドレインは、ドレイン・ポンプ回路160とトラン
ジスタ154のドレインに接続されている。ドレイン・ポ
ンプ回路160は、各ドレインに電源電圧を供給するため
の回路である。当該技術において知られている種々のド
レイン用電源を本発明において用いることができる。１
つの例示的なドレイン・ポンプ回路は、参考としてここ
に挙げる、Van Buskirkらによる米国特許第5,263,000
号、“Drain Power Supply"に開示されている。トラン
ジスタ154のソースは、マルチプレクサ170及びマルチプ
レクサ172に接続されている。トランジスタ154のソース
は、バンク１における各ビット線をアクセスするために
Ｙデコーダ120にも接続されている。マルチプレクサ170
及び172への接続は、バンク０及びバンク１から各デー
タを読み出すための経路を提供する。マルチプレクサ17
0は、ステートマシーン及び制御ロジック122からの選択
信号RSA_SELに基づいて、２つの入力信号のうち１つを
選択して読み出し用センスアンプ174に送る。マルチプ
レクサ172は、ステートマシーン及び制御ロジック122か
らの選択信号VSA_SELに基づいて、２つの入力信号のう
ち１つを選択してベリファイ用センスアンプ176に送
る。このように２つのトランジスタ（152及び154）と２
つのマルチプレクサ（170及び172）は、バンク０又はバ
ンク１における選択された各セルのドレインに対し電圧
を選択的に供給し、またバンク０又はバンク１からデー
タを選択的に読み出すのに用いられる。
バンク０又はバンク１からのデータは、読み出し用セ
ンスアンプ174又はベリファイ用センスアンプ176に供給
され得る。これらセンスアンプは共に、ステートマシー
ン及び制御ロジック122につながっている。バンク０か
らのデータが読み出し用センスアンプ174に供給されて
いる間、バンク１からのデータはベリファイ用センスア
ンプ176に供給され得る。また、バンク０からのデータ
がベリファイ用センスアンプ176に供給されている間、
バンク１からのデータは読み出し用センスアンプ174に
供給され得る。ベリファイ用センスアンプ176の出力
は、ステートマシーン及び制御ロジック122に送られ
て、特定のバイトがプログラミング又は消去されたこと
を確証するのに用いられる。
読み出し用センスアンプ174からのデータはマルチプ
レクサ180に送られる。マルチプレクサ180の第２の入力
は、ステートマシーン及び制御ロジック122から出力さ
れるステータス情報を含む。マルチプレクサ180に対す
る選択信号は、ステートマシーン及び制御ロジック122
によって供給される。
I/Oバッファ182は、外部にデータを送出すると共にメ
モリ装置100内にデータを取り込むのに用いられる。任
意の１つのバンクに対して読み出しが行われている間、
マルチプレクサ180は読み出し用センスアンプ174の出力
をI/Oバッファ182に供給する。消去又はプログラミング
のシーケンスが行われている間、マルチプレクサ180は
ステータス情報をI/Oバッファ182に供給し、これによっ
て、外部のプロセッサは、その消去又はプログラミング
に関してメモリ装置100のステータスを認識することが
できる。
また、メモリ装置100はネガティブ・ポンプ回路190を
備えており、このネガティブ・ポンプ回路は、ステート
マシーン及び制御ロジック122によって選択されるよう
に比較的高い負の電圧を生成し、選択された各メモリセ
ルのゲートをバンク０又はバンク１の各ワード線を介し
て制御するのに用いられる。従って、ネガティブ・ポン
プ回路190は、各Ｘデコーダにつながっている。かかる
ネガティブ・ポンプ回路の一例は、参考としてここに挙
げる、1996年２月15日に出願された米国特許出願第08/5
59,705号、“Low Supply Voltage Negative Charge Pum
p"において見出すことができる。
ステートマシーン及び制御ロジック122は、読み出し
動作、プログラミング動作及び消去動作のための制御を
行う。バンク０とバンク１の間で選択を行うのに用いら
れる選択線の多くは、ステートマシーン及び制御ロジッ
ク122によって制御される。或いは、各バンクのメモリ
セル間で選択を行うためにセクタデコーダからの出力が
用いられてもよい。
メモリ装置100は、内蔵プログラミングシーケンスを
用いてプログラミングが行われ、内蔵消去シーケンスを
用いて消去が行われる。かかる内蔵シーケンスにより、
プロセッサは、プログラミング又は消去のシーケンスを
開始し、当該プログラミング又は消去のシーケンスが実
行されている間、他のタスクを実行する。内蔵プログラ
ミング及び消去のシーケンスはステートマシーン及び制
御ロジック122によって制御され、該ステートマシーン
及び制御ロジックはコマンドレジスタを用いて一方のシ
ーケンスの開始を管理する。消去及びプログラミング動
作はそのコマンドレジスタを介してのみアクセスされ、
該コマンドレジスタは装置の動作を管理する内部ステー
トマシーンを制御する。コマンドは、データ入力を介し
てメモリ装置100内のコマンドレジスタに書き込まれ
る。
一方のバンクに対してプログラミングが行われている
間、他方のバンクに対して読み出し動作のためのアクセ
スが行われ得る。例えば、バンク１の１バイトにプログ
ラミングが行われている間、ステートマシーン及び制御
ロジック122は、マルチプレクサ108に対し、バッファ10
4からのアドレスを選択して各デコーダ118及び120に送
るように指令する。これによって、バンク１の出力は、
マルチプレクサ172を介してベリファイ用センスアンプ1
76に送られる。また、バンク０に対して読み出し動作が
行われている間、ステートマシーン及び制御ロジック12
2は、マルチプレクサ106に対し、バッファ104からのア
ドレスを選択して各デコーダ112及び114に送るように指
令する。これによって、バンク０の出力は、マルチプレ
クサ170を介して読み出し用センスアンプ174に送られ
る。この読み出し用センスアンプ174の出力は、マルチ
プレクサ180を介してI/Oバッファ182に送られる。
同様に、バンク０において１セクタの消去が行われて
いる間、ステートマシーン及び制御ロジック122は、マ
ルチプレクサ106に対し、アドレスシーケンサ110からの
アドレスを選択するように指令する。このアドレスシー
ケンサ110は、特定のセクタにおける全てのバイトに対
して各バイトが確実にプリ・プログラミングされるのを
保証するために用いられる。次いで、当該セクタが一括
消去される。消去後、このアドレスシーケンスは、この
消去されたセクタにおける各バイトをベリファイするた
めのアドレスを生成するのに用いられる。バンク０に対
して消去が行われ、且つマルチプレクサ106がアドレス
シーケンサ110からのアドレスを選択している間、バン
ク１では、マルチプレクサ108によりアドレスシーケン
サ110からのアドレスではなくバッファ104からのアドレ
スを選択することで、読み出しが行われ得る。バンク０
に対して消去にかかるベリファイ動作が行われている
間、ステートマシーン及び制御ロジック122はベリファ
イ用センスアンプ176を用いてデータのベリファイを行
い、他方、バンク１からの読み出しデータは読み出し用
センスアンプ174に送られる。このように、各バンクは
互いに多重化されている２つの入力アドレス経路と２つ
の出力データ経路を有しており、これによって、一方の
バンクで読み出しを行っている時、同時に他方のバンク
で書き込みを行うことが可能となる。
図２は、バンク０、バンク１及びその関連するデコー
ダをより詳細に示したものである。バンク０は14個のセ
クタ（セクタ０〜セクタ13）を含んでおり、各セクタは
64Kバイトを有している。セクタは対構成でグループ化
されている。各対のセクタは、１つのワード線デコーダ
と１つのセクタデコーダを共有する。バンク０において
偶数番目の全てのセクタは１つのビット線デコーダ230
を共有し、奇数番目の全てのセクタは１つのビット線デ
コーダ232を共有する。例えば、セクタ０及びセクタ１
は、セクタデコーダ202とワード線デコーダ204を共有す
る。セクタデコーダ202は、アドレスビットとしてA15,A
16,A17及びA18を受信する。セクタデコーダ202は、その
４つのアドレスビットに基づいて、アクセスされようと
しているアドレスがセクタ０を指示していると判定した
場合には、セクタ０を選択（セレクタ０）するためのセ
クタイネーブル信号を送出する。これによって、ワード
線デコーダ204及びビット線デコーダ230は、セクタ０に
おける特定のバイトをアクセスする。同様に、セクタデ
コーダ202は、アドレスビットA15,A16,A17及びA18がセ
クタ１を指示していると判定した場合には、セクタ１を
選択（セレクト１）するためのセクタイネーブル信号を
送出する。これによって、ワード線デコーダ204及びビ
ット線デコーダ232は、セクタ１における特定のバイト
をアクセスする。
セクタ２及びセクタ３は、セクタデコーダ206とワー
ド線デコーダ208を共有する。セクタデコーダ206は、ア
ドレスビットとしてA15,A16,A17及びA18を受信する。セ
クタデコーダ206は、その４つのアドレスビットに基づ
いて、アクセスされようとしているアドレスがセクタ２
を指示していると判定した場合には、セクタ２を選択
（セレクト２）するためのセクタイネーブル信号を送出
する。これによって、ワード線デコーダ208及びビット
線デコーダ230は、セクタ２における特定のバイトをア
クセスする。同様にして、セクタデコーダ206は、アド
レスビットA15,A16,A17及びA18がセクタ３を指示してい
ると判定した場合には、セクタ３を選択（セレクト３）
するためのセクタイネーブル信号を送出する。これによ
って、ワード線デコーダ208及びビット線デコーダ232
は、セクタ３における特定のバイトをアクセスする。
同様に、セクタ４及びセクタ５は、セクタデコーダ21
0とワード線デコーダ212を共有する。セクタデコーダ21
0は、アドレスビットとしてA15,A16,A17及びA18を受信
し、セクタ４を選択（セレクト４）又はセクタ５を選択
（セレクト５）するためのセクタイネーブル信号を送出
して、セクタ４又はセクタ５がアクセスされ得るように
する。セクタ６及びセクタ７は、セクタデコーダ214と
ワード線デコーダ216を共有する。セクタデコーダ214
は、アドレスビットとしてA15,A16,A17及びA18を受信
し、セクタ６を選択（セレクト６）又はセクタ７を選択
（セレクト７）するためのセクタイネーブル信号を送出
して、セクタ６又はセクタ７がアクセスされ得るように
する。また、セクタ８及びセクタ９は、セクタデコーダ
218とワード線デコーダ220を共有する。セクタデコーダ
218は、アドレスビットとしてA15,A16,A17及びA18を受
信し、セクタ８を選択（セレクト８）又はセクタ９を選
択（セレクト９）するためのセクタイネーブル信号を送
出して、セクタ８又はセクタ９がアクセスされ得るよう
にする。セクタ10及びセクタ11は、セクタデコーダ222
とワード線デコーダ224を共有する。セクタデコーダ222
は、アドレスビットとしてA15,A16,A17及びA18を受信
し、セクタ10を選択（セレクト10）又はセクタ11を選択
（セレクト11）するためのセクタイネーブル信号を送出
して、セクタ10又はセクタ11がアクセスされ得るように
する。セクタ12及びセクタ13は、セクタデコーダ226と
ワード線デコーダ228を共有する。セクタデコーダ226
は、アドレスビットとしてA15,A16,A17及びA18を受信
し、セクタ12を選択（セレクト12）又はセクタ13を選択
（セレクト13）するためのセクタイネーブル信号を送出
して、セクタ12又はセクタ13がアクセスされ得るように
する。
バンク１は、２個のセクタすなわちセクタ14及びセク
タ15を含んでおり、各セクタは64Kバイトを有してい
る。セクタ14及びセクタ15は、セクタデコーダ230とワ
ード線デコーダ232を共有する。セクタデコーダ230は、
アドレスビットとしてA15,A16,A17及びA18を受信し、セ
クタ14を選択（セレクト14）又はセクタ15を選択（セレ
クト15）するためのセクタイネーブル信号を送出して、
セクタ14又はセクタ15がアクセスされ得るようにする。
ビット線デコーダ234はセクタ14を指定するのに用いら
れ、ビット線デコーダ236はセクタ15を指定するのに用
いられる。バンク０及びバンク１については、種々の実
施例において他の適当な構成、例えば幾つかの異なるセ
クタや、１セクタあたり幾つかの異なるバイト等、を含
んでもよい。さらに、データについてはバイト単位、ワ
ード単位又は他の適当な数単位でアクセスすることがで
きる。
上述したように、各セクタデコーダ（202,206,210,21
4,218,222,226及び230）は、セクタイネーブル信号をそ
れぞれ対応するセクタに送るのに用いられる。図3A及び
図3Bは包括的なセクタデコーダ回路を概略的に示したも
のである。NANDゲート302は３つの入力を有しており、
第１の入力は、アドレスビットA16又はその相補ビットA
16Bである（例えば、A16＝０の場合、A16B＝１であり、
A16Bはインバータを用いて作り出すことができる）。NA
NDゲート302の第２の入力は、アドレスビットA17又はそ
の相補ビットA17Bである。NANDゲート302の第３の入力
は、アドレスビットA18又はその相補ビットA18Bであ
る。NANDゲート302の出力はインバータ304に送られる。
このインバータ304の出力はNANDゲート306及びNANDゲー
ト310に入力される。NANDゲート306のもう一方の入力は
A15Bである。NANDゲート306の出力はインバータ308に入
力される。このインバータ308の出力は、特定のセクタ
デコーダに関連する対構成のセクタの偶数番目のセクタ
に対するセクタイネーブル信号である。NANDゲート310
のもう一方の入力はA15である。NANDゲート310の出力は
インバータ312に入力される。このインバータ312の出力
は、特定のセクタデコーダに関連する対構成のセクタの
奇数番目のセクタに対するセクタイネーブル信号であ
る。以下の表１は、セクタのアドレス指定を例示したも
のである。例えば、セクタ０に見出されるバイトは、全
てが０であるアドレスビットA15,A16,A17及びA18を含
む。
表１ セクタ A18 A17 A16 A15 ０ ０ ０ ０ ０ １ ０ ０ ０ １ ２ ０ ０ １ ０ ３ ０ ０ １ １ ４ ０ １ ０ ０ ５ ０ １ ０ １ ６ ０ １ １ ０ ７ ０ １ １ １ ８ １ ０ ０ ０ ９ １ ０ ０ １ 10 １ ０ １ ０ 11 １ ０ １ １ 12 １ １ ０ ０ 13 １ １ ０ １ 14 １ １ １ ０ 15 １ １ １ １ 図3Aから理解されるように、NANDゲート302の各入力
は取り得る値として２つの可能性をもっている。デコー
ダ回路が関連する特定のセクタに応じて特定の入力が選
択される。例えば図3Bは、セクタ０及びセクタ１に関連
するセクタデコーダ回路202を示している。このセクタ
デコーダ回路202は、NANDゲート302の入力としてA16B,A
17B及びA18Bを用いる。もしアドレスＡ［18〜15］が
［0,0,0,0］に等しいならば、インバータ308の出力信号
S0がアサートされる。もしアドレスＡ［18〜15］が［0,
0,0,1］に等しいならば、インバータ312の出力信号S1が
アサートされる。他のセクタデコーダ206,210,214,218,
222,226及び230についても図3A及び図3Bと同じ構成を有
している。相違する点は、各デコーダ毎のNANDゲート30
2の入力である。以下の表２は、各セクタデコーダに対
するNANDゲート302の入力を示したものである。
表２ デコーダ セクタ デコーダ入力 202 0,1 A18B,A17B,A16B 206 2,3 A18B,A17B,A16 210 4,5 A18B,A17,A16B 214 6,7 A18B,A17,A16 218 8,9 A18,A17B,A16B 222 10,11 A18,A17B,A16 226 12,13 A18,A17,A16B 230 14,15 A18,A17,A16 図４は、メモリ装置100のユーザにより、バンク０又
はバンク１における１バイトをプログラミングするため
に実行される各処理ステップを例示したものである。先
ず、ユーザは、何らかの必要な制御入力をアサートしな
ければならない（ステップ402）。すなわち、ユーザ
は、その制御入力を用いてメモリ装置100をプログラミ
ングモードにしなければならない。それは、メモリにア
クセスを求めているプロセッサ又は他のコンポーネント
を意味する。次いで、ユーザは、内蔵プログラミングセ
ットアップコマンドを入力し（ステップ404）、さらに
内蔵プログラミングコマンドを入力する（ステップ40
6）。或いは、他の実施形態として、ステップ402,404及
び406を１つのコマンドとして組み合わせることも可能
である。内蔵プログラミングセットアップコマンドによ
り、メモリ装置は、アドレス指定されたバイト単位の自
動プログラミングの段階に移行する。ステップ406の
後、ステートマシーン及び制御ロジック122は内蔵プロ
グラミングシーケンスを実行する。内蔵プログラミング
シーケンスが実行されている間、ユーザは、メモリ装置
100のステータスに関するデータを集計することができ
る（ステップ408）。内蔵プログラミングシーケンスが
終了すると、プログラミング動作が完了する（ステップ
410）。メモリ装置100は、バイト単位又はワード単位で
プログラミングすることができる。
図５は、ステートマシーン及び制御ロジック122によ
って制御される内蔵プログラミングシーケンスのフロー
チャートである。上記ステップ404においてユーザがセ
ットアップコマンドを書き込むと、ステップ502におい
てステートマシーンはそのセットアップコマンドを受信
する。上記ステップ406においてユーザがプログラミン
グコマンドを書き込むと、ステップ504においてステー
トマシーンはそのプログラミングコマンドを受信する。
その時、ユーザは、プログラミングされるべきバイトの
アドレスをアドレス入力102に書き込む。次に、メモリ
装置100は、ステップ506においてステートマシーン及び
制御ロジック122の制御の下に、プリ・プログラミング
のベリファイを実行する。つまり、バイト単位のプログ
ラミングを行う前に、メモリ装置は、当該バイトにおけ
るビットが既にプログラミングされているかどうかを判
定する（ステップ508）。もし必要なビットが既にプロ
グラミングされているならば、残りのプログラミングス
テップを実行する必要はないので、プログラミングは完
了したことになる（ステップ510）。
もし必要な全てのビットが未だプログラミングされて
いないならば、ステップ512においてパルスカウンタが
セットされる（初期化）。ステップ514では、必要なビ
ットにプログラミングパルスが印加され、当該ビットが
プログラミングされる。ステップ516では、プログラミ
ングされたバイトがベリファイされる。つまり、プログ
ラミングが成功したかどうかを判定する。ステップ516
では、メモリ装置はそれぞれのバンクからバイトを読み
出し、そのバイトをセンスアンプ176に送る。ステップ5
18では、ステートマシーン及び制御ロジック122はプロ
グラミングが成功したかどうかを判定する。もしプログ
ラミングが成功しているならば、プログラミングシーケ
ンスは完了したことになる（ステップ520）。もしプロ
グラミングが成功していないならば、パルスカウンタが
インクリメントされる（ステップ522）。このパルスカ
ウンタは、ステートマシーン及び制御ロジックに内蔵さ
れている。パルスカウンタがインクリメントされた後、
そのカウント値が許容最大値に達したか否かが判定され
る（ステップ524）。一例として、その許容最大値は250
パルスである。もし最大値に達していたならば、プログ
ラミングシーケンスが働かなくなり、メモリ装置100が
ハング状態となる（ステップ526）。もしパルスカウン
タのカウント値が最大値に達していないならば、次のパ
ルスによりプログラミングステップ（ステップ514）が
再度実行される。そして、上述したようにステップ516
及び518に進む。
プログラミング動作が行われている間、ステートマシ
ーンはアドレスビットＡ［15〜18］を用いて、プログラ
ミングされたバイトがどのセクタ内に有るかを判定す
る。ステートマシーンは、そのバイトがどのセクタ内に
有るかを知ることにより、当該バイトがどちらのバンク
内に有るかを認識する。ステートマシーンは、正しいバ
ンクを認識することで、バッファ104からのアドレスを
選択するようにB0_SEL又はB1_SEL（図１参照）を制御す
る。ベリファイ期間中、ステートマシーン及び制御ロジ
ック122は、正しいバンクからの出力データを選択する
ようにVSA_SELを制御し、そのデータをベリファイ用セ
ンスアンプ176に送る。またステートマシーン及び制御
ロジック122は、正しい制御信号をマルチプレクサ130,1
38,140及び144に送る。もしプログラミングしようとす
るバイトがバンク０内に有るならば、バンク０から読み
出しを行うことはできない。ユーザは、プログラミング
シーケンスが終了するまでの間、いつでもデータを集計
することができる（ステップ408）。プログラミングシ
ーケンスが終了した時点で、ユーザは、バンク０から読
み出しを行うことができる。しかし、バンク０に対して
プログラミングシーケンスが実行されている間、ユーザ
は、バンク１から読み出しを行うことができる。同様
に、バンク１においてバイト単位のプログラミングが行
われている間、ユーザは、バンク０から読み出しを行う
ことができる。
図６は、メモリ装置100のユーザにより、１セクタを
消去するために実行される各処理ステップを例示したも
のである。最初のステップ602では、適当な制御入力を
与える。次いで、ユーザは、内蔵消去セットアップコマ
ンドを入力し（ステップ604）、更に内蔵消去コマンド
を入力しなければならない（ステップ606）。或いは、
他の実施形態として、ステップ602,604及び606を１つの
ステップとして組み合わせることも可能である。ステッ
プ606の後、ステートマシーン及び制御ロジック122の制
御の下に内蔵消去シーケンスが開始される。内蔵消去シ
ーケンスが行われている間、ユーザは、メモリ装置のス
テータスに関するデータを集計することができる（ステ
ップ608）。一実施例において、データビットの１つは
ステータスビットとして指定される。このステータスビ
ットは消去動作が完了するまで論理０を呈示する。消去
動作が完了すると、そのステータスビットのデータは、
規定の時間、論理１を呈示する。内蔵消去シーケンスが
終了すると、消去動作が完了する（ステップ610）。
図7A及び図7Bは、ステートマシーン及び制御ロジック
122によって制御される内蔵消去シーケンスのフローチ
ャートである。上記ステップ604においてユーザが内蔵
消去セットアップコマンドを書き込むと、ステップ712
においてステートマシーンはそのセットアップコマンド
を受信する。上記ステップ606においてユーザが内蔵消
去コマンドを書き込むと、ステップ714においてステー
トマシーンはその消去コマンドを受信する。その時点
で、ユーザは、消去されるべきセクタのアドレスをアド
レス入力102に書き込む。一実施例に係るメモリ装置100
では、ユーザは、１つ以上のセクタを一時に消去するこ
ともできる。その場合、ユーザは、１つ以上のアドレス
を書き込まなければならないであろう。
メモリ装置100がセクタを消去する前に、当該セクタ
内の全てのビットをプログラミングしなければならな
い。ステップ716から734は、消去前に全てのバイトをプ
ログラミングするプロセスの一部である。先ずステップ
716では、ステートマシーン及び制御ロジック122は、ア
ドレス指定されたセクタにおける最初のバイトがプログ
ラミングされているかどうかのベリファイを行う。すな
わち、その最初のバイトのアドレスがアドレスシーケン
サ110を介して各デコーダに送られ、そのアドレス指定
されたデータがベリファイ用センスアンプ176に送られ
る。ステップ718では、ステートマシーン及び制御ロジ
ック122は、当該バイトが完全にプログラミングされて
いるかどうか（例えば、そのバイトのデータが00Hであ
るかどうか）を判定する。もしそのバイトのデータが完
全にプログラミングされているならば、メモリ装置は、
そのバイトが当該セクタにおいて最終アドレスであった
かどうかを判定する（ステップ720）。もしそうであっ
たならば、当該セクタは完全にプログラミングされてい
ることになり、メモリ装置は消去を開始するための準備
に入る。矢印721は、図7Aのフローチャートを図7Bのフ
ローチャートに接続するものである。このように、ステ
ップ720において最終アドレスに到達すると、フローは
矢印721に進み、図7Bに記載される各処理ステップに移
行する。もし最終アドレスに到達していないならば、ア
ドレスシーケンサ110がインクリメントされ（ステップ7
22）、ステップ716及び718が繰り返される。
もしステートマシーン及び制御ロジック122が、ステ
ップ718において当該バイトがプログラミングされてい
ないと判定したならば、そのバイトは以降のステップで
プログラミングされる。ステップ724では、パルスカウ
ンタがセットされる（初期化）。ステップ726では、当
該バイトがプログラミングされる。ステップ728では、
ステートマシーン及び制御ロジック122は、当該バイト
が正しくプログラミングされたかどうかをベリファイす
る。もし当該バイトが正しくプログラミングされている
ならば（ステップ730）、ステップ720に戻って、そのバ
イトが当該セクタにおいて最終のバイトであるかどうか
を判定する。もし当該バイトが正しくプログラミングさ
れていないならば（ステップ730）、パルスカウンタが
インクリメントされる（ステップ732）。もしパルスカ
ウンタのカウント値が最大値に達していたならば（ステ
ップ734）、メモリ装置100はハング状態となる。もしパ
ルスカウンタのカウント値が最大値に達していないなら
ば、シーケンスはステップ726に戻り、当該バイトのプ
ログラミングが再度行われる。アドレス指定されたセク
タにおける全てのバイトがプログラミングされた後、当
該セクタに対する消去が行われる。
ステップ740では（図7B参照）、アドレスシーケンサ1
10が当該セクタの最初のアドレスに初期化され、パルス
カウンタがリセットされる。ステップ742では、フラッ
シュメモリに関する当該技術において知られている一般
的な方法を用いて、アドレス指定されたセクタが一括消
去される。ステップ744では、メモリ装置は、当該セク
タにおける最初のバイトがオーバー消去されたかどうか
を判定する。もしそうでないならば、ステップ746にお
いてメモリ装置は、そのバイトが当該セクタの最終のバ
イトであるかどうかを判定する。もし当該バイトが最終
のバイトでないならば、アドレスシーケンサ110がイン
クリメントされ（ステップ748）、次のバイトについて
オーバー消去のチェックが行われる。このようにして、
もしいずれかのバイトがオーバー消去されていると判定
された場合には、ステップ770において、そのオーバー
消去を補償するための訂正が行われる。かかる訂正は、
オーバー消去されたフラッシュメモリセルを取り扱う当
該技術において知られている標準的な技術の１つであっ
てもよい。なお、ステップ770に先だってパルスカウン
タがリセットされる。ステップ772では、オーバー消去
されたセルが正常であるかどうかをベリファイする。も
しリーク電流が無いならば（ステップ774）、シーケン
スはステップ746に戻り、当該バイトが当該セクタにお
いて最終のバイトであるかどうかを判定する。さらに、
パルスカウンタは、ステップ770の前に有していた値に
戻される。もしリーク電流が有るならば、ステップ776
においてパルスカウンタがインクリメントされる。ステ
ップ778では、パルスカウンタのカウント値が最大値に
達しているかどうかを判定する。もしそうであったなら
ば（ステップ734）、システムはハング状態となる（ス
テップ780）。もしパルスカウンタのカウント値が最大
値に達していないならば、システムはステップ770に戻
り、オーバー消去の訂正が再度行われる。
全てのバイトがオーバー消去されていなかったと判定
されると、システムはバイト単位の消去ベリファイを実
行する。もし特定のバイトがFFHであったならば、その
特定のバイトの消去は成功したことになる（ステップ75
2）。そのバイトの消去が成功したと判定されると、ス
テートマシーンは、当該バイトが当該セクタにおいて最
終のバイトであるかどうかを判定する（ステップ75
4）。もしそうであったならば、消去は完了したことに
なる（ステップ756）。もし最終のバイトでないなら
ば、アドレスシーケンサ110がインクリメントされ（ス
テップ758）、シーケンスはステップ750に戻り、次のバ
イトのベリファイを行う。もしステップ752においてデ
ータがFFHでなかった（例えば消去が成功しなかった）
ならば、ステップ760においてパルスカウンタがインク
リメントされる。もしパルスカウンタのカウント値が最
大値に達しているならば（ステップ762）、システムは
ハング状態となる（ステップ764）。もしパルスカウン
タのカウント値が最大値に達していないならば、システ
ムはステップ742に戻る。
システムが消去ベリファイ動作を実行している間、フ
ラッシュメモリセルをアクセスするのに用いられるアド
レスは、アドレスシーケンサ110によって生成されてい
る。従って、ステートマシーン及び制御ロジック122
は、選択信号B0_SEL又はB1_SELを用いて、アドレスシー
ケンサ110からのアドレスを選択するようにマルチプレ
クサ106又は108を制御する。
上記の内蔵消去シーケンスでは１つのセクタを消去す
る場合について記述しているが、他の実施形態として、
多数のセクタ或いは１バンク内の全てのセクタを一度に
消去するようにしてもよい。かかる他の実施形態では、
図６、図7A及び図7Bに示した各処理ステップは適宜変形
されるであろう。例えば、各セクタ毎に前消去ベリファ
イを行い、そして一括消去の際には各セクタをベリファ
イすることが必要になるであろう。
図８は、本発明の利点を例示するタイムシーケンスで
ある。例えば、ユーザがセクタ１に対して消去シーケン
スを実行しているものと仮定する。従って、バンク０に
おいてt0の時点で内蔵消去シーケンスが開始される。こ
の消去シーケンスは、t4の時点で終了する。t0からt4の
期間中、バンク０に対して読み出し動作を行うことはで
きない。しかし、バンク１に対しては読み出し動作を行
うことができる。従って、ユーザは、t1の時点でバンク
１からの読み出しを要求し、t2の時点でその読み出しデ
ータを得ることができる。このように、一方のバンクに
対して内蔵消去シーケンスを実行している間、他方のバ
ンクに対しては読み出し動作のためのアクセスを行うこ
とができる。
図１に関して記述した実施例では２つのバンクが含ま
れている。しかし、本発明は拡張することが可能であ
る。つまり、本発明は３つ以上のバンクを含むことがで
きる。この場合、各バンクは、それ自信アドレス指定用
のマルチプレクサを有し、読み出しデータを読み出し用
センスアンプ又はベリファイ用センスアンプに供給する
ことになるであろう。
上述した本発明の詳細な説明は、具体的に例示しまた
記述する目的から与えられている。これは網羅的に与え
られたものではなく、また本発明をここに開示されたも
のに限定することを意図したものでもない。また、上述
した教示に照らし合わせて種々の変形や変更が可能であ
ることはもちろんである。記述された実施例は、本発明
の原理とその実際的な適用例を最良に説明し、それによ
って特定の用途に適合されるような種々の実施例及び種
々の変形例において当業者が本発明を最良に利用できる
ようにするために、選ばれたものである。本発明の範囲
はここに付属される請求の範囲によって規定されるよ
う、意図されている。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョニー・シー・チェン アメリカ合衆国、95014 カリフォルニ ア州、クーパーティノ、シルバー・スプ リング・コート、11537 (72)発明者 チュン・ケー・チャン アメリカ合衆国、95051 カリフォルニ ア州、サンタ・クララ、ウォーバート ン・アベニュー・ナンバー10、3450 (72)発明者 ティアオ・ホア・クオ アメリカ合衆国、95129 カリフォルニ ア州、サン・ホセ、チャイアラ・レー ン、6843 (72)発明者 赤荻 隆男 アメリカ合衆国、95014 カリフォルニ ア州、クーパーティノ、オクトーバー・ ウェイ、7911 (56)参考文献 特開 平７−281952（ＪＰ，Ａ) 特開 平６−180999（ＪＰ，Ａ) 欧州特許出願公開745995（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】同時読み出し及び書き込みを可能にするフ
    ラッシュメモリ装置であって、 第１の組のフラッシュメモリセル（バンク０）と、 第２の組のフラッシュメモリセル（バンク１）と、 第１のアドレスを受信するアドレス入力（102）と、 第２のアドレスを生成する制御ロジック（122）と、 前記第１の組のフラッシュメモリセルからの読み出しデ
    ータ及び前記第２の組のフラッシュメモリセルからの読
    み出しデータを受信し、前記第１の組のフラッシュメモ
    リセルからの読み出しデータと前記第２の組のフラッシ
    ュメモリセルからの読み出しデータを選択的に用いて、
    読み出しデータ出力を生成する第１のセンスアンプ回路
    （174）と、 前記第１の組のフラッシュメモリセルからの読み出しデ
    ータ及び前記第２の組のフラッシュメモリセルからの読
    み出しデータを受信し、前記第１の組のフラッシュメモ
    リセルからの読み出しデータと前記第２の組のフラッシ
    ュメモリセルからの読み出しデータを選択的に用いて、
    前記制御ロジック（122）に送出されるべきベリファイ
    データを生成する第２のセンスアンプ回路（176）とを
    備えたフラッシュメモリ装置において、 前記第１のアドレス及び前記第２のアドレスを受信し、
    前記第１のアドレス又は前記第２のアドレスを選択的に
    用いて、前記第１の組のフラシッシュメモリセルをアク
    セスする第１のデコーダロジック（112,114）と、 前記第１のアドレス及び前記第２のアドレスを受信し、
    前記第１のアドレス又は前記第２のアドレスを選択的に
    用いて、前記第２の組のフラシッシュメモリセルをアク
    セスする、前記第１のデコーダロジックと異なる第２の
    デコーダロジック（118,120）と、 前記第１の組のフラッシュメモリセルからの読み出しデ
    ータ及び前記第２の組のフラッシュメモリセルからの読
    み出しデータを受信することが可能であり、前記制御ロ
    ジック（122）から受信された第１の制御信号（RSA_SE
    L）に基づいて前記第１の組のフラッシュメモリセルか
    らの読み出しデータ又は前記第２の組のフラッシュメモ
    リセルからの読み出しデータを選択する第１のマルチプ
    レクサ（170）と、 前記第１の組のフラッシュメモリセルからの読み出しデ
    ータ及び前記第２の組のフラッシュメモリセルからの読
    み出しデータを受信することが可能であり、前記制御ロ
    ジック（122）から受信された第２の制御信号（VSA_SE
    L）に基づいて前記第１の組のフラッシュメモリセルか
    らの読み出しデータ又は前記第２の組のフラッシュメモ
    リセルからの読み出しデータを選択する第２のマルチプ
    レクサ（172）とを具備し、 前記第１のセンスアンプ回路（174）が前記第１のマル
    チプレクサ（170）の出力を受信し、前記第２のセンス
    アンプ回路（176）が前記第２のマルチプレクサ（172）
    の出力を受信することを特徴とするフラッシュメモリ装
    置。
  2. 【請求項２】前記第１の組のフラッシュメモリセル（バ
    ンク０）は、14個のセクタのフラッシュメモリセルを含
    み、前記第２の組のフラッシュメモリセル（バンク１）
    は、２個のセクタのフラッシュメモリセルを含む、請求
    の範囲第１項に記載のフラッシュメモリ装置。
  3. 【請求項３】前記第２のアドレスはプログラム用アドレ
    スとして用いられる、請求の範囲第２項に記載のフラッ
    シュメモリ装置。
  4. 【請求項４】前記第２のアドレスは消去用アドレスとし
    て用いられる、請求の範囲第２項に記載のフラッシュメ
    モリ装置。
  5. 【請求項５】前記第１の組のフラッシュメモリセルは、
    前記第２の組のフラッシュメモリセルが書き込みを行っ
    ている時に読み出しを行うことが可能であり、前記第２
    の組のフラッシュメモリセルは、前記第１の組のフラッ
    シュメモリセルが書き込みを行っている時に読み出しを
    行うことが可能である、請求の範囲第２項に記載のフラ
    ッシュメモリ装置。
  6. 【請求項６】前記第１のデコーダロジック（112,114）
    は、マルチプレクサ及びデコーダを有し、前記マルチプ
    レクサは前記第１のアドレス及び前記第２のアドレスを
    受信し、前記デコーダは前記マルチプレクサ及び前記第
    １の組のフラッシュメモリセルと連絡している、請求の
    範囲第１項から第５項のいずれか一項に記載のフラッシ
    ュメモリ装置。
  7. 【請求項７】前記制御ロジック（122）はステートマシ
    ーンを有する、請求の範囲第６項に記載のフラッシュメ
    モリ装置。
  8. 【請求項８】更に、前記制御ロジック（122）によって
    受信される制御入力と、アドレスロジックとを有し、 該アドレスロジックが、 前記第１のアドレス及び前記第２のアドレスを受信し、
    前記制御ロジック（122）からの第１の信号（B0_SEL）
    に基づいて前記第１のアドレス又は前記第２のアドレス
    を選択する第１のマルチプレクサ（106）と、 前記第１のマルチプレクサ（106）の出力の第１の組を
    受信する第１のワード線デコーダ（112）と、 前記第１のマルチプレクサ（106）の出力の第２の組を
    受信する第１のビット線デコーダ（114）と、 前記第１のアドレス及び前記第２のアドレスを受信し、
    前記制御ロジック（122）からの第２の信号（B1_SEL）
    に基づいて前記第１のアドレス又は前記第２のアドレス
    を選択する第２のマルチプレクサ（108）と、 前記第２のマルチプレクサ（108）の出力の第１の組を
    受信する第２のワード線デコーダ（118）と、 前記第２のマルチプレクサ（108）の出力の第２の組を
    受信する第２のビット線デコーダ（120）とを有する、
    請求の範囲第１項から第７項のいずれか一項に記載のフ
    ラッシュメモリ装置。
  9. 【請求項９】前記アドレスロジックは、更に第１のセク
    タデコーダ及び第２のセクタデコーダを有し、前記第１
    のセクタデコーダは前記第１のマルチプレクサ（106）
    の出力の第３の組を受信し、前記第２のセクタデコーダ
    は前記第２のマルチプレクサ（108）の出力の第３の組
    を受信する、請求の範囲第８項に記載のフラッシュメモ
    リ装置。
  10. 【請求項１０】更に、前記第１の組及び第２の組のフラ
    ッシュメモリセルの少なくとも一方に対して行われてい
    る動作に基づいて電力を供給するマルチステート電源を
    具備する、請求の範囲第１項から第９項のいずれか一項
    に記載のフラッシュメモリ装置。
  11. 【請求項１１】更に、 前記第１の組及び第２の組のフラッシュメモリセルの一
    方から読み出されるべきアドレスを格納するように構成
    されたアドレスバッファと、 前記第１の組及び第２の組のフラッシュメモリセルの他
    方において少なくともプログラム又はベリファイされる
    べき一組のアドレスを順番に配列するように構成された
    アドレスシーケンサとを具備する、請求の範囲第１項か
    ら第10項のいずれか一項に記載のフラッシュメモリ装
    置。
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