DE68928341T2 - Integrierte Schaltungskonfiguration mit schneller örtlicher Zugriffszeit - Google Patents

Description

[Hintergrund der Erfindung]
• Diese Erfindung bezieht sich auf integrierte Schaltungen mit Speichermatrizen und insbesondere auf Schaltungen zur Verringerung des Zeitintervalis zwischen der Anforderung eines Mikroprozessors für einen Zugriff auf die in solchen Speichermatrizen gespeicherten Daten und die anschließende Übertragung solcher Daten zum Mikroprozessor.
• Die Steigerungen bei den Geschwindigkeiten der Mikroprozessoren haben entsprechende Verbesserungen bei den Zugriffszeiten für hochdichte, nicht flüchtige Halbleiterspeicher wie z. B. EPROMs bei weitem übertroffen. Das Ungleichgewicht zwischen benötigten und verfügbaren Speicherzugriffszeiten hat infolge der vor kurzem entwickelten Digitalsignalprozessor-Architektur (DSP) und der Mikroprozessorarchitektur mit reduziertem Befehlssatz (RISC) zugenommen. Um die Leistungsfähigkeit eines Mikroprozessors voll zu nutzen, haben die Systementwickler auf komplexe Architekturen wie z. B. eine Speicherverschachtelung und statische Hochgeschwindigkeits-Schreib/Lese-Cache-Speicher (SRAM) zurückgegriffen. Die Alternative war, die Systemleistung herabzusetzen, indem der Zugriff des Mikroprozessors auf Speichermatrizen durch die Verwendung von Wartezuständen verlangsamt wurde, die früher für jeden Zugriff erforderlich waren. Es besteht daher Bedarf an einer verbesserten integrierten Speichermatrixkonfiguration, die die Gesamtzugriffszeit für die Verwendung in Mikroprozessorsystemanwendungen ohne Verwendung komplexer Schaltungsarchitekturen minimiert.
• Studien haben gezeigt, daß der Mikroprozessorcode typischerweise einen hohen Grad sowohl an Linearität als auch an Lokalität aufweist. Viele Mikroprozessorarchitekturen linealisieren Speicherzugriffsanforderungen aufgrund von On-Chip- Cache-Burst-Auffüllmodi oder aufgrund von Befehls-Voraushol- Warteschlangen. Wenn diese Mikroprozessormodi oder Architekturen verwendet werden, wird ein großer Prozenlsatz der Gesamtzugriffszeit verwendet, um auf einen relativ kleinen Teil der in einer Speichermatrix gespeicherten Daten während eines relativ großen Prozentsatzes der Adreßsequenzen zuzugreifen.
• In "IEEE Journal of Solid-State Circuits", Bd. 23, Nr. 5, Oktober 1988, S. 1133-1139, gibt es ein Papier mit dem Titel "A 128k x 8 70-MHz Multiport Video RAM with Auto Register Reload and 8 x 4 Block WRITE Feature". Dieses Papier offenbart in Fig. 10 das Blockschaltbild des gesamten Chips, der einen Ausgangspuffer besitzt, in den Daten vom RAM über ein Übertragungsgatter parallel übertragen werden können und aus dem die Daten seriell ausgelesen werden. Der Oberbegriff des Anspruchs 1 basiert auf diesem Stand der Technik.
• In der JP-A-63-164096 ist eine Speichervorrichtung mit einem DRAM offenbart, die in einem Seitenmodus oder einem Statikspaltenmodus betrieben wird, um die Operation des RAM zu beschleunigen, in Abhängigkeit davon, ob ein HIT-Signal von einem Komparator ausgegeben wird, der eine neue externe ROW- Adresse (Zeilen-Adresse) mit der vorangehenden Auffrischungs- ROW-Adresse vergleicht. Das DRAM ist mit einem Ausgangspuffer versehen, der mit den Daten geladen wird, die der Auffrischungs-ROW-Adresse entsprechen. Bei einem HIT (TREFFER) sind die Daten der externen Zeilenadresse bereits im Ausgangspuffer für eine unmittelbare weitere Verwendung vorhanden. Ein Vergleich der Adreßabschnitte wird in diesem Verfahren nicht verwendet.
• In "Electronic Design" vom 18. August 1983, Seite 101, gibt es eine Beschreibung der Adressierungsmodi, die bei dynamischen RAMs verwendet werden. Einer der erwähnten Modi ist der Seitenmodus, bei dem zuerst die Zeilenadresse verriegelt wird und anschließend mit Spaltenadreßimpulssignalen neue Spaltenadressen eingegeben werden. Eine schnellere, erweiterte Version, die als Ripple-Modus bekannt ist, wird ebenfalls als fähig angesehen, die Lese/Schreib-Zeit auf ein Drittel des Standards einer solchen Zeit zu reduzieren.
• Im US-Patent Nr. 4.675.850 ist eine Halbleiterspeichervorrichtung offenbart, die wahlweise in einem Seitenmodus oder einem Nibble-Modus betrieben werden kann. Die Speichervorrichtung enthält eine Anzahl von Datenregistern, die zwischen der Speichermatrix und einem Ausgangspuffer angeschlossen sind. Die Datenregister halten die parallel angelegten Daten, bis sie seriell zum Ausgangspuffer ausgegeben werden. Es wird jedoch ein Adreßvergleich durchgeführt.
[Zusammenfassung der Erfindung]
• Gemäß der vorliegenden Erfindung wird eine Speicherschaltung geschaffen zum Bereitstellen von Daten an Ausgangsanschlüssen als Antwort auf das Empfangen von Adreßinformationen und Steuersignalen, wobei die Speicherschaltung enthält:
• eine Matrix aus Speicherzellen, die Daten speichern können;
• Leseverstärker, die an die Matrix aus Speicherzellen angeschlossen sind;
• einen Leitungspuffer aus Daten-Signalspeichern, die zwischen die Leseverstärker und die Ausgangsanschlüsse geschaltet sind, wobei jeder Daten-Signalspeicher zwischen einen zugeordneten der Lese-verstärker und einen Ausgangsanschluß geschaltet ist;
• wobei die Speicherschaltungen ferner versehen sind mit Steuerschaltungen, die auf den Empfang eines ersten Abschnitts der Adresseninformationen und auf die Steuersignale sowie auf den Empfang eines zweiten Abschnitts der Adresseninformationen und auf die Steuersignale ansprechen, wobei der erste Adressenabschnitt und die Steuersignale die Speicherschaltung dazu veranlassen, Daten von der Speichermatrix über die Leseverstärker an den Leitungspuffer der Daten-Signalspeicher zu übertragen, und der zweite Adressenabschnitt und die Steuersignale die Speicherschaltung dazu veranlassen, Daten vom Leitungspuffer der Daten-Signalspeicher an die Ausgangsanschlüsse zu übertragen;
• dadurch gekennzeichnet, daß die Speicherschaltung ferner eine Adressenvergleichseinrichtung enthält, die den ersten Abschnitt der Adresseninformationen mit dem ersten Abschnitt der vorhergehenden Adresseninformationen vergleicht und bei Auftreten einer Übereinstimmung die Speicherschaltung dazu veranlaßt, die Übertragung von Daten von der Speichermatrix an den Leitungspuffer der Daten-Signalspeicher nicht auszuführen.
• Die Konfiguration der integrierten Schaltungsspeichermatrix dieser Erfindung schafft eine verbesserte Zugriffszeit durch Verwendung eines statistischen Lösungsansatzes für die Leistungsverbesserung und wird unter dem Handelsnamen "BURSTMODE" vertrieben. Genauer ist ein in dieser Erfindung beschriebenes Beispiel eines elektrisch programmierbaren Nur- Lese-Speichers (EPROM) wie eine nicht flüchtige Speichermatrix mit 64k 16b organisiert und enthält eine On-Chip-32- Byte-Zeilenpufferschaltung sowie eine Steuerlogikschaltung, die aus der Befehls- und Datenstromlinearität und -lokalität Vorteil ziehen. Der Zugriff auf Speicherstellen wird dann als "lokal" betrachtet, wenn der benötigte Befehl oder die Datenadresse innerhalb des aktuellen Adreßbereichs der Inhalte der Zeilenpufferschaltung verbleibt. Diese "lokalen" Daten sind im Zeilenpuffer gespeichert, wobei auf diese vom Mikroprozessor sehr schnell, typischerweise innerhalb von 20 ns, zugegriffen werden kann. Wenn ein Speicherzyklus "nicht lokale" Daten anfordert, die nicht im Zeilenpuffer gespeichert sind, werden Wartezustände benötigt, um eine Zeitspanne zum Neuladen der Zeilenpufferschaltung zur Verfügung zu stellen, was typischerweise innerhalb von 70 ns stattfindet. Aufgrund der vorherrschenden linearen Speicherzugriffssequenzen und aufgrund des großen Anteils der "lokalen" Adreßdatenanfragen ist bei vielen Mikroprozessoranwendungen das Verhältnis von "lokalen" Datenanfragen zu "nicht lokalen" Datenanfragen groß. Bei diesen Anwendungen nähert sich die mittlere Programmausführungszeit unter Verwendung der Konfiguration dieser Erfindung der Ausführungszeit an, die durch die Verwendung eines sehr schnellen, nicht flüchtigen Speichers mit absoluter Zugriffszeit erreicht würde. Um die Systemintegration zu vereinfachen und die Anzahl externer Bauteile zu reduzieren, enthält die Konfiguration dieser Erfindung eine On-Chip-Logik, um ein "MISS"-Signal ("Fehlgriff"-Signal) zum Mikroprozessor für den Fall zu übertragen, daß Wartezustände während des Neuladens der Zeilenpufferschaltung erforderlich sind, um "nicht lokale" Daten in "lokale" Daten umzuwandeln.
[Kurzbeschreibung der Zeichnungen]
• Die neuartigen Merkmale dieser Erfindung sind in den beigefügten Ansprüchen ausgeführt. Die Erfindung, ihre Merkmale und ihre Vorteile werden im folgenden in Verbindung mit den folgenden Zeichnungen beschrieben:
• Fig. 1 ist eine Darstellung der Konfiguration dieser Erfindung in Form eines Blockschaltbildes;
• Fig. 2 ist eine Darstellung der Speicherzugriff-HIT-Signale und der entsprechenden Übergangssignale dieser Erfindung;
• Fig. 3 ist eine Darstellung der Speicherzugriff-MISS-Signale und der entsprechenden Übergangssignale dieser Erfindung; und
• Fig. 4 ist eine Darstellung der Systemkonfiguration dieser Erfindung in Form eines Blockschaltbildes.
[Genaue Beschreibung einer speziellen Ausführungsform]
• In Fig. 1 ist eine Ausführungsform der nichtflüchtigen integrierten Speicherschaltung dieser Erfindung mit einem Ausgangsanschluß MISS# gezeigt, der beim Empfangen einer Anforderung für Daten von einem Mikroprozessor auf Hochpegel liegt, wenn die angeforderten Daten leicht verfügbar sind (ein "HIT" bzw. "Treffer"), und auf Niedrigpegel liegt, wenn die angeforderten Daten nicht leicht verfügbar sind (ein "MISS" bzw. "Fehlgriff"). Der Mikroprozessor sendet eine Adreßanfrage für Daten zu den Busanschlüssen A15-A4 und A3- A0. Der Teil der Adreßbezeichnung, der sich während der Operation eines Programms am häufigsten ändert, wird vorzugsweise zu den Anschlüssen A3-A0 übertragen, während der Teil, der sich weniger häufig ändert, vorzugsweise zu den Anschlüssen A15-A4 übertragen wird. Ein Signal an einem Adreßimpuls eingangsanschluß AS# wird von einem Mikroprozessor empfangen, wobei es normalerweise auf Hochpegel liegt und zu dem Zeitpunkt auf Niedrigpegel fällt, zu dem der Mikroprozessor die angeforderten Daten zu empfangen wünscht. Das Chip-Auswahlsignal CS# empfängt ein Unterdrückungssignal vom Mikroprozessor, wenn die Speichermatrix nicht verwendet wird. Der Ausgang-Freigabeanschluß OE# empfängt ein Niedrigpegelsignal vom Mikroprozessor zu dem Zeitpunkt, zu dem der Mikroprozessor die Daten von der Speichermatrix über den Busanschluß Q16-Q1 annimmt.
• Die Beispielkonfiguration der integrierten Schaltung der Fig. 1 enthält eine Speichermatrix 1 mit nicht flüchtigen Speicherzellen, wie z. B. EPROMs, die wie eine Matrix zu 64K 16b organisiert ist, die eine Standard-Zeilendecodierungsschaltung 2 und eine Standard-Wortdecodierungsschaltung 3 enthält. Die Eingänge/Ausgänge können z. B. zu 128 Zeilen und 512 Spalten organisiert sein. Die Zeilenpufferschaltung 4 wird der Standard-Speichermatrix hinzugefügt und kann z. B. 256 transparente Standard-Zwischenspeicher enthalten, die in 16 Worten von jeweils 16 Bits gruppiert sind. Die Zeilenpufferschaltung 4 ist dann transparent, wenn von der ersten UND- Schaltung 5, die in der Logikschaltung 6 enthalten sein kann, ein Hochpegelsignal empfangen wird. Die Zeilenpufferschaltung 4 gibt jedoch keine Informationen weiter, wenn das von der Logikschaltung 6 empfangene Signal auf Niedrigpegel liegt. Der Mikroprozessor wählt bestimmte Inhalte oder ein Wort aus der Zeilenpufferschaltung 4 aus, indem er die Datenadreßinformationen über die Anschlüsse A3-A0 zur Wortdecodierungsschaltung 3 sendet. Die Ausgangsschaltung 7 sendet die ausgewählten Inhalte der Zeilenpufferschaltung 4, z. B. ein 16- Bit-Wort, zu den Ausgangsanschlüssen Q16-Q1, wenn die Ausgangsschaltung 7 durch ein Hochpegelsignal von der Logikschaltung 6, die eine zweite UND-Schaltung 8 enthalten kann, an ihrem Auslöse-Eingang aktiviert wird. Die Logikschaltung 6, die die zweite UND-Schaltung 8 enthalten kann, wird ihrerseits z. B. durch Niedrigpegelsignale vom Mikroprozessor sowohl am Ausgangfreigabeanschluß OE# als auch am Chip-Auswahlanschluß CS# aktiviert.
• Die ersten und zweiten UND-Schaltungen 5 und 8 sind als UND-schaltungen mit invertierten Eingängen gezeigt, die zu NICHT- ODER-Schaltungen äquivalent sind, wie allgemein bekannt ist.
• Die Pipeline-Zwischenspeicherschaltung 9 enthält wie gezeigt einen ersten Pipeline-Zwischenspeicher 10, der seinerseits eine Matrix von D-Typ-Flip-Flop-Schaltungen enthalten kann, die die Adreßinformationen speichern, die vom Mikroprozessor an den höherwertigen Anschlüssen A15-A4 mit dem Erfassen eines ersten, möglicherweise fallenden Signals vom Mikroprozessor am Anschluß AS# über die OR-Schaltung 11, die in der Logikschaltung 6 enthalten sein kann und deren zweites Eingangssignal mit dem Chip-Auswahleingang CS# verbunden ist, empfangen werden. Die Pipeline-Zwischenspeicherschaltung 9 enthält wie gezeigt ebenfalls einen zweiten Pipeline-Zwischenspeicher 12, der seinerseits ebenfalls eine Matrix von D-Typ-Flip-Flop-Schaltungen enthalten kann, die Adreßinformationen speichern, die vom ersten Pipeline-Zwischenspeicher 10 mit dem Erfassen eines vierten, möglicherweise ansteigenden Impulssignals vom Mikroprozessor am Anschluß AS# über die DR- Schaltung 11 empfangen worden sind. Die Vergleichsschaltung 13 besitzt einen Satz von Eingängen, die mit den Busanschlüssen A15-A4 verbunden sind, wobei der andere Satz von Eingängen mit dem Ausgang des zweiten Pipeline-Zwischenspeichers 12 verbunden ist. Der Ausgang der Vergleichsschaltung 13 ist mit einem der Eingänge der ersten UND-Schaltung 5 und mit einem der Eingänge der NICHT-UND-Schaltung 14 verbunden, die in der Logikschaltung 6 enthalten sein kann. Der andere Eingang der ersten UND-Schaltung 5 ist mit dem Ausgang der ODER-Schaltung 11 verbunden. Der andere Eingang der NICHT-UND-Schaltung 14 ist mit dem Chip-Auswahlsignal CS# verbunden. Der Ausgang der NICHT-UND-Schaltung 14 ist mit dem MISS#-Anschluß verbunden. Die Busanschlüsse A3-A0 sind mit der Wortdecodierungsschaltung 3 verbunden. Der Ausgang des ersten Pipeline-Zwischenspeichers 10 ist mit der Zeilendecodierungsschaltung 2 verbunden.
• Die ODER-Schaltung 11 kann ein programmierbares Element zum Invertieren des Eingangs vom Anschluß AS# enthalten, um die Verwendung der Vorrichtung dieser Erfindung mit Mikroprozessoren zu ermöglichen, die Adreßimpulssignale mit einer zum hier beschriebenen Beispiel entgegengesetzten Polarität aufweisen.
• Die NICHT-UND-Schaltung 14 ist mit invertierten Eingängen und einem invertierten Ausgang dargestellt, was äquivalent ist zu einer ODER-Schaltung, wie allgemein bekannt ist. Die NICHT- UND-Schaltung 14 kann ein programmierbares Element enthalten, das einer Logikschaltung 6 ermöglicht, für die Verwendung mit einem Mikroprozessor programmiert zu werden, der ein "MISS"- Signal mit Hochpegel statt des "MISS"-Signals mit Niedrigpegel, das in der hier beschriebenen erläuternden Ausführungsform verwendet wird, benötigt.
• Bei jedem Speicherzugriffszyklus vom Mikroprozessor lädt ein erstes Signal, das in Abhängigkeit von der Mikroprozessoreigenschaft eine fallende Flanke am Anschluß AS# sein kann, die höherwertigen Adressen A15-A4 in den ersten Pipeline-Zwischenspeicher 10. Die Adreßsignale im ersten Pipeline-Zwischenspeicher 10 werden später im Speicherzyklus durch ein viertes Signal, das eine steigende Flanke am Anschluß AS# sein kann, zum zweiten Pipeline-Zwischenspeicher 12 übertragen. Die Vergleichsschaltung 13 vergleicht fortlaufend die vom Mikroprozessor an den Anschlüssen A15-A4 empfangenen Adreßinformationen mit den Adressen des vorangehenden Zyklus, die im zweiten Pipeline-Zwischenspeicher 12 gespeichert sind. Wenn die Adreßinformationen an den zwei Stellen gleich sind, ist der Ausgang der Vergleichsschaltung 13 ein zweites "NON- MISS"-Signal, das von der Logikschaltung 6 nicht zum Mikroprozessor oder zur Pufferschaltung 4 übertragen wird. Wenn die Adreßinformationen an den zwei Stellen nicht gleich sind, wird ein drittes bzw. "MISS"-Signal von der Vergleichschaltung 13 gesetzt. Das dritte Signal oder "MISS"-Signal wird zur Logikschaltung 6 gesendet, die das Signal zum Mikroprozessor sendet und einen internen Speicherzugriff veranlaßt, um die Zeilenpufferschaltung 4 neu zu laden. Wenn der Mikroprozessor das dritte Signal oder "MISS"-Signal von der Logikschaltung 6 nicht empfängt, sendet der Mikroprozessor ein viertes Signal bzw. Ausgang-Freigabesignal zum Anschluß OE# in einem vorgegebenen relativ kurzen Zeitintervall von vielleicht 20 ns. Wenn der Mikroprozessor das dritte Signal oder "MISS"-Signal von der Logikschaltung 6 empfängt, sendet der Mikroprozessor das vierte Signal bzw. Ausgang-Freigabesignal zum Anschluß OE# in einem vorgegebenen relativ langen Zeitintervall von vielleicht 70 ns.
• Wie in Fig. 1 gezeigt, kann in der Logikschaltung 6 eine Rücksetzschaltung 15 enthalten sein, um sicherzustellen, daß der erste Speicherzugriff mit dem Beaufschlagen der Vorrichtung mit Strom immer ein "MISS" erzeugt, so daß das Laden der Zeilenpufferschaltung 4 ausgelöst wird.
• Die Konfiguration der integrierten Schaltung dieser Erfindung kann einen internen Datenweg besitzen, der aus möglicherweise 256 Leseverstärkern und 256 Datenzwischenspeichern besteht, die in der Zeilenpufferschaltung 4 enthalten sind. Während eines Speicherzyklus, wenn MISS# gesetzt ist, werden eine Zeile der Speichermatrix 1 und die 256 Leseverstärker mit Strom versorgt, wobei die Leseverstärker die Dateninhalte der Speicherzellenzeile auslesen und die Ausgänge der Leseverstärker in die Datenzwischenspeicher der Zeilenpufferschaltung 4 parallel eingelesen und darin gespeichert werden. Da die in den Figuren beschriebene Speichermatrix eine 16-Bit- Eingang-Ausgang-Vorrichtung ist, entspricht dies den Daten in 16 benachbarten und adressierbaren Speicherstellen (durch A3- A0 adressiert), die in der Zeilenpufferschaltung 4 gespeichert sind.
• Wie in Fig. 2 gezeigt, weist das Signal an den Busanschlüssen A15-A4 und A3-A0 an den mit "X" markierten Punkten Übergänge auf. Nach dem ersten Übergang bleibt das Signal am Anschluß MISS# auf Hochpegel, was anzeigt, daß die an der angeforderten Adresse gespeicherten Daten in der Zeilenpufferschaltung 4 gespeichert sind. Nachdem sich die Signale an den Busanschlüssen A3-A0 stabilisiert haben, werden die angeforderten Daten von der Zeilenpufferschaltung 4 in einer relativ kurzen Zeitspanne T(A), gemessen ab dem letzten Übergang, zu den Anschlüssen Q16-Q1 gesendet.
• In Fig. 3 weist das Signal an den Busanschlüssen A15-A4 und A3-A0 wieder an den mit "X" markierten Punkten Übergänge auf. Nach dem ersten Übergang nimmt das Signal am Anschluß MISS# an Wert zu, was anzeigt, daß die an der angeforderten Adresse gespeicherten Informationen nicht in der Zeilenpufferschaltung 4 gespeichert sind. Es ist eine relativ lange Zeitspanne T(A), gemessen ab dem Übergang, gezeigt.
• Wie in Fig. 4 gezeigt, senden und empfangen der Mikroprozessor 20 und die Speicherschaltung 22 die in Fig. 1 identifizierten Signale über Leitungen, die zwischen dem Prozessor 20 und der Speicherschaltung 22 verlaufen.
• Obwohl diese Erfindung mit Bezug auf eine erläuternde Ausführungsform beschrieben worden ist, soll diese Beschreibung nicht im einschränkenden Sinn aufgefaßt werden. Mit Bezug auf diese Beschreibung sind für Fachleute verschiedene Abwandlungen der dargestellten Ausführungsform sowie andere Ausführungsform der Erfindung offensichtlich. Zum Beispiel kann die Speichermatrix flüchtige Speicherzellen enthalten, die in einem dynamischen RAM oder DRAM verwendet werden. Die beigefügten Ansprüche sollen alle solchen Abwandlungen oder Ausführungsformen abdecken.

Claims (10)

1. Speicherschaltung für die Bereitstellung von Daten an Ausgangsanschlüssen (Q1-Q16) als Antwort auf den Empfang von Adresseninformationen (A0-A15) und von Steuersignalen (AS, CS, OE), wobei die Speicherschaltung enthält: eine Matrix (1) aus Speicherzellen, die Daten speichern können;

Leseverstärker (in 4), die an die Matrix (1) aus Speicherzellen angeschlossen sind;

einen Leitungspuffer aus Daten-Signalspeichern (in 4), die zwischen die Leseverstärker und die Ausgangsanschlüsse (Q1-Q16) geschaltet sind, wobei jeder Daten- Signalspeicher zwischen einen zugeordneten der Leseverstärker und einen Ausgangsanschluß (Q1-Q16) geschaltet ist;

wobei die Speicherschaltungen ferner versehen sind mit Steuerschaltungen (10, 12, 13, 5), die auf den Empfang eines ersten Abschnitts (A15-A4) der Adresseninformationen und auf die Steuersignale (AS, CS) sowie auf den Empfang eines zweiten Abschnitts (A3-A0) der Adresseninformationen und auf die Steuersignale (AS, CS) ansprechen, wobei der erste Adressenabschnitt (A15-A4) und die Steuersignale (AS, CS) die Speicherschaltung dazu veranlassen, Daten von der Speichermatrix (1) über die Leseverstärker an den Leitungspuffer der Daten-Signalspeicher zu übertragen, und der zweite Adressenabschnitt (A3-A0) und die Steuersignale (AS, CS) die Speicherschaltung dazu veranlassen, Daten vom Leitungspuffer der Daten-Signalspeicher an die Ausgangsanschlüsse (Q1-Q16) zu übertragen;

dadurch gekennzeichnet, daß die Speicherschaltung ferner eine Adressenvergleichseinrichtung (13) enthält, die den ersten Abschnitt (A15-A4) der Adresseninformationen mit dem ersten Abschnitt der vorhergehenden Adresseninformationen vergleicht und bei Auftreten einer Übereinstimmung die Speicherschaltung dazu veranlaßt, die Übertragung von Daten von der Speichermatrix (1) an den Leitungspuffer der Daten-Signalspeicher nicht auszuführen.

2. Speicherschaltung nach Anspruch 1, in der die Daten- Signalspeicher im Leitungspuffer in wählbaren Gruppen angeordnet sind und die Speicherschaltung eine Einrichtung (3) enthält, die auf den zweiten Abschnitt der Adresseninformationen (A3-A0) anspricht, um eine Gruppe der Daten-Signalspeicher im Leitungspuffer zu wählen, um Daten an die Ausgangsanschlüsse zu übertragen.

3. Speicherschaltung nach Anspruch 1 oder Anspruch 2, in der die Steuerschaltungen (5, 8, 10-15) in der Weise angeschlossen sind, daß sie den ersten Abschnitt der Adres seninformationen (A15-A4) und die Steuersignale (AS, CS) empfangen, wobei die Leseverstärker und der Leitungspuffer der Daten-Signalspeicher (4) Signalspeicher (12) enthalten, um die Adressen der in den Daten-Signalspeichern des Leitungspuffers gespeicherten Daten in der Matrix (1) zu speichern, und die Adressenvergleichseinrichtung (13) die empfangenen Adresseninformationen mit der gespeicherten Adresse vergleicht, um zu bestimmen, ob in den Daten- Signalspeichern des Leitungspuffers befindliche Daten an die Ausgangsanschlüsse (Q1-Q16) übertragen werden sollen oder ob Daten von der Matrix (1) aus Speicherzellen an die Daten-Signalspeicher (in 4) für eine spätere Übertragung an die Ausgangsanschlüsse (Q1-Q16) übertragen werden sollen.

4. Speicherschaltung nach Anspruch 3, in der die Steuerschaltungen eine Einrichtung (14) enthalten, die ein VERFEHLT-Signal übertragen, wenn die empfangenen Adresseninformationen sich von den gespeicherten Adressen unterscheiden.

5. Speicherschaltung nach Anspruch 3 oder Anspruch 4, in der die Steuerschaltungen eine Rücksetzschaltung (15) enthalten, die die Übertragung von Daten von der Matrix (1) über die Leseverstärker an die Daten-Signalspeicher beim Einschalten der Leistung freigeben.

6. Speicherschaltung nach irgendeinem der vorangehenden Ansprüche, in der die Speicherzellen der Matrix (1) nichtflüchtig sind.

7. Speicherschaltung nach irgendeinem der vorangehenden Ansprüche, in der die Speicherzellen der Matrix (1) elektrisch programmierbare Festwertspeicher-Zellen sind.

8. Speicherschaltung nach irgendeinem der vorangehenden Ansprüche, in der die Matrix (1) aus Speicherzellen in Zeilen und Spalten angeordnet ist, wobei die Spalten mehrere Datenwörter und die Adresseninformationen, die einzelne Datenwörter adressieren, die in den Daten-Signalspeichern des Leitungspuffers gespeichert sind, repräsentieren.

9. Speicherschaltung nach irgendeinem der vorangehenden Ansprüche, in der die Daten-Signalspeicher des Leitungspuffers in 16 Datenwörtern mit 16 Bits pro Wort angeordnet sind.

10. Prozessorsystem, mit:

einem Prozessor, der an parallelen Adressenanschlüssen ein Adressensignal und an Steueranschlüssen Steuersignale bereitstellt, um an parallelen Datenanschlüssen erforderliche Daten zu empfangen; und

einer Speicherschaltung nach irgendeinem der vorangehenden Ansprüche, die an die Adressenanschlüsse angeschlossen ist und mit ihren Ausgangsanschlüssen an die parallelen Datenanschlüsse des Prozessors angeschlossen ist.