JP2002182989A - 記憶システムおよびデータ処理システム - Google Patents

記憶システムおよびデータ処理システム

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JP2002182989A JP2000376170A JP2000376170A JP2002182989A JP 2002182989 A JP2002182989 A JP 2002182989A JP 2000376170 A JP2000376170 A JP 2000376170A JP 2000376170 A JP2000376170 A JP 2000376170A JP 2002182989 A JP2002182989 A JP 2002182989A
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Abstract

(57)【要約】 【課題】 フラッシュメモリのような電気的に書込み、
消去可能な不揮発性半導体記憶装置を用いたシステムに
おいて、偶発的な書込みエラーにより有効な記憶容量が
減少するのを防止できるようにする。 【解決手段】 不揮発性半導体記憶装置チップ内部のス
テータスレジスタ（３２）に、チップの外部からアクセ
スが可能か否かを示すビット（Ｂ７）を設け、該不揮発
性半導体装置に対する書込みの指令を行なう制御装置
（Ｆ−ＣＮＴ，ＣＰＵ）は前記ステータスレジスタの前
記ビットの状態に応じて再度同一の領域に対する書込み
指令を行なうようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶技術
さらには情報を電気的に書込み、消去可能な不揮発性メ
モリを用いたシステムに適用して有効な技術に関し、例
えばフラッシュメモリを用いたシステムに利用して有効
な技術に関するものである。
【０００２】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２層ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用しており、フローティングゲートの固定電荷量を
変えることでＭＯＳＦＥＴのしきい値電圧を変化させ情
報を記憶することができる。
【０００３】かかるフラッシュメモリにおいては、メモ
リセルへの書込み・消去動作によるしきい値の変化が、
メモリセル同士はもちろん同一メモリセルであっても動
作毎にばらつきを有するため、書込み・消去後のメモリ
セルのしきい値はある範囲に分布するようになる。ま
た、一回の書込み・消去動作では所望のレベルまでメモ
リセルのしきい値を変化させることができないメモリセ
ルが存在することもある。そこで、フラッシュメモリで
は一般に、内部にステータスレジスタを備え、書込みや
消去が正常に行なえなかった場合に書込みエラーや消去
エラーとして記憶するように構成されることが多い。
【０００４】そして、フラッシュメモリに書込み、消去
の指示を与えるＣＰＵの側では前記ステータスレジスタ
を参照して、エラーのあったメモリセルを含むセクタを
不良セクタとして登録し、以後データの有効記憶領域か
ら除外するなどの処理を行なっていた。
【０００５】
【発明が解決しようとする課題】しかしながら、前記エ
ラーの発生したメモリセルには、何度書込み、消去を行
なっても所望のレベルまでしきい値を変化させることが
できないものもあるが、一度消去状態としてから再度書
込みを行なうと正常に書込みが行なえるもの（以下、こ
れを偶発的な不良と称する）も多い。特に、１つのメモ
リセルに２ビット以上のデータを記憶させる多値のフラ
ッシュメモリにおいては、各記憶情報に対応されるしき
い値の範囲が２値の場合に比べて狭いため、前記のよう
な偶発的な不良が発生し易い。
【０００６】しかるに、従来のフラッシュメモリにおい
ては、書込みエラーが発生したビットを有するセクタの
詳しいエラー状態がステータスレジスタに反映されてい
なかった。そのため、エラーの発生したセクタは全て不
良セクタとして登録され、有効記憶領域から外されメモ
リ全体としての記憶容量が少なくなってしまう。また、
書込みエラーが発生すると他のセクタと入れかえる代替
セクタ処理が行なわれるため、トータルの書込み所要時
間が長くなるという課題があることが明らかとなった。
【０００７】この発明の目的は、フラッシュメモリのよ
うな電気的に書込み、消去可能な不揮発性半導体記憶装
置を用いたシステムにおいて、偶発的な書込みエラーに
よって有効な記憶容量が減少するのを防止し、システム
として利用できる記憶容量を増大させることにある。
【０００８】この発明の他の目的は、フラッシュメモリ
のような電気的に書込み、消去可能な不揮発性半導体記
憶装置を用いたシステムにおいて、代替セクタ処理が行
なわれる回数を減らし、トータルの書込み所要時間を短
縮できるようにすることにある。
【０００９】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【００１１】すなわち、不揮発性半導体記憶装置チップ
内部のステータスレジスタに、再度書込みを実行するこ
とで正常に書込みが行なえる可能性があるか否かを示す
ビットを設け、該不揮発性半導体装置に対する書込みの
指令を行なう制御装置は前記ステータスレジスタの前記
ビットの状態に応じて再度同一の領域に対する書込み指
令を行なうようにしたものである。
【００１２】より具体的には、複数の不揮発性メモリセ
ルからなる記憶領域と内部状態を示すステータスレジス
タと該ステータスレジスタの少なくとも一部の内容を出
力可能な外部端子とを備えた不揮発性半導体記憶装置
と、該不揮発性半導体記憶装置に対する書込みの指令お
よび書込み不良の領域の処理を行なう制御装置とを含む
記憶システムにおいて、前記ステータスレジスタには、
再度書込みを実行することで正常に書込みが行なえる可
能性があるか否かを示す第１のビットを設け、前記制御
装置は前記第１のビットの状態に応じて再度同一の領域
に対する書込み指令を行なうように構成した。
【００１３】前記した手段によれば、ステータスレジス
タの内容を読み出してビットの状態に応じて再書込みを
行なうことで一度異常を示したメモリセルであっても正
常な書込みが行なえるチャンスが増加し、これによって
偶発的な書込みエラーにより有効な記憶容量が減少する
のを防止できるようになる。
【００１４】また、前記ステータスレジスタには、書込
みが正常に終了したか否かを示す第２のビットを設け、
前記制御装置は前記第２のビットが書込みが正常に終了
していないことを示している場合に前記第１のビットの
状態に応じた再度の書込み指令を行なうようにする。こ
れにより、書込みが正常に終了している場合には、再度
書込みを実行することで正常に書込みが行なえる可能性
があるか否かを示す第１のビットをチェックすることな
く直ちに書込みを終了することができる。
【００１５】さらに、前記ステータスレジスタには、チ
ップの外部からアクセスが可能か否かを示す第３のビッ
トを設け、前記制御装置は前記第３のビットが外部から
のアクセスが可能であることを示している場合に前記第
１のビットの状態に応じた再度の書込み指令を行なうす
る。これにより、ステータスレジスタの内容を読み出す
ことにより不揮発性半導体記憶装置がアクセスが可能に
状態にあるか否かを正確に知ることができる。
【００１６】また、前記ステータスレジスタはチップの
外部からアクセスが可能か否かを示す第３のビットを有
し、前記不揮発性半導体記憶装置は前記第３のビットの
状態を反映する外部端子を備え、前記制御装置は前記外
部端子の信号が外部からのアクセスが可能であることを
示している場合に前記第１のビットの状態に応じた再度
の書込み指令を行なうようにする。これにより、制御装
置は外部端子の信号を監視することによって、ステータ
スレジスタの内容を読み出すことなく不揮発性半導体装
置内での書込み動作が終了したことを知ることができ、
無駄な待ち時間を減らしてトータルの書込み時間を短縮
することができる。
【００１７】また、前記制御装置は、前記書込みが正常
に行なえなかった記憶領域を他の記憶領域で置き換える
処理を行なう機能を備え、前記第１のビットの状態に基
づく再書込みによって正常書込みができなかった場合に
当該正常書込みができなかった記憶領域を他の記憶領域
で置き換える処理を行なうようにする。これによって偶
発的な書込みエラーにより有効な記憶容量が減少するの
を防止できるとともに、再書込みによっても正常書込み
が行なえなかった記憶領域は不良記憶領域として他の正
常な記憶領域と置き替えることができるようになる。
【００１８】さらに、前記制御装置は、前記書込みが正
常に行なえなかった記憶領域を他の記憶領域で置き換え
る処理を行なう機能を備え、前記第１のビットが第１状
態にされていることに基づいて行なわれた再書込みによ
って正常書込みができなかった場合および前記第２のビ
ットが書込みが正常に終了していないことを示しかつ前
記第１のビットが第２状態にある場合に、当該正常書込
みができなかった記憶領域を他の記憶領域で置き換える
処理を行なようにする。これによって偶発的な書込みエ
ラーと偶発的でない書込みエラーを区別することがで
き、偶発的でない書込みエラーの際には直ちに他の正常
な記憶領域と置き替えることができるようになり、トー
タルの書込み時間が短縮される。
【００１９】さらに、前記制御装置は、前記書込みが正
常に行なえなかった記憶領域を他の記憶領域で置き換え
る際に、前記書込みが正常に行なえなかった記憶領域の
一部に不良記憶領域であることを表わす情報を書き込む
ようにする。これにより、誤った情報の読出しを回避で
きるとともに不良解析にも利用することができる。
【００２０】さらに、前記制御装置は、前記書込みが正
常に行なえなかった記憶領域を他の記憶領域で置き換え
る際に、前記他の記憶領域に記憶されている情報を読み
出して不良記憶領域であるか否かを判定して置き換えを
行なうようにする。これにより、無駄な書込み動作を省
略することができ、トータルの書込み時間を短縮するこ
とができるとともに、無駄な消費電力も減らすことがで
きる。
【００２１】また、前記制御装置は、前記第１のビット
の状態に応じた再度の書込み指令を所定回数行なっても
書込みが正常に行なえなかった場合に当該記憶領域を他
の記憶領域で置き換える処理を行なうことようにする。
これにより、誤って偶発的書込みエラーと判定されて再
書込み動作を繰り返す無限ループに入ったり、書込み所
要時間が異常に長くなってしまうのを回避することがで
きる。
【００２２】さらに、前記ステータスレジスタの内容
は、前記制御装置から供給される複数の制御信号が所定
の組合せにされたときに、外部端子へ出力されるように
する。これにより、制御装置は制御信号の出力という簡
単な処理を行なうだけでいち早くステータスレジスタの
内容を知ることができる。
【００２３】本願の第２の発明は、複数の不揮発性メモ
リセルからなる記憶領域と内部状態を示すステータスレ
ジスタと該ステータスレジスタの少なくとも一部の内容
を出力可能な外部端子とを備えた不揮発性半導体記憶装
置と、該不揮発性半導体記憶装置に対するアクセスを行
なう制御装置とを含むデータ処理システムにおいて、前
記ステータスレジスタには、再度書込みを実行すること
で正常に書込みが行なえる可能性があるか否かを示す第
１のビットを有し、前記制御装置は前記第１のビットの
状態に応じて再度同一の領域に対する書込み指令を行な
うようにしたものである。
【００２４】前記した手段によれば、制御装置がステー
タスレジスタの内容を読み出してビットの状態に応じて
再書込みの指令を行なうことで一度異常を示した記憶領
域であっても正常な書込みが行なえるチャンスが増加
し、これによって偶発的な書込みエラーによりシステム
の有効な記憶容量が減少するのを防止できるようにな
る。
【００２５】本願の第３の発明は、複数の不揮発性メモ
リセルからなる記憶領域と内部状態を示すステータスレ
ジスタと該ステータスレジスタの少なくとも一部の内容
を出力可能な端子とを備えた不揮発性半導体記憶回路
と、該不揮発性半導体記憶回路に対する書込みの指令お
よび書込み不良の領域の処理を行なう制御回路とを含む
記憶装置と、該記憶装置に対するアクセスを行なうデー
タ処理装置とを含むデータ処理システムにおいて、前記
ステータスレジスタには、再度書込みを実行することで
正常に書込みが行なえる可能性があるか否かを示す第１
のビットを設け、前記制御回路は前記第１のビットの状
態に応じて再度同一の領域に対する書込み指令を行なう
ようにしたものである。
【００２６】前記した手段によれば、制御回路がステー
タスレジスタの内容を読み出してビットの状態に応じて
再書込みを行なうことで一度異常を示した記憶領域であ
っても正常な書込みが行なえるチャンスが増加し、これ
によって偶発的な書込みエラーによりシステムの有効な
記憶容量が減少するのを防止できるとともに、データ処
理装置の負担が少なくて済むようになる。
【００２７】
【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。
【００２８】図１は、本発明の記憶システムに用いられ
る不揮発性半導体記憶装置としてのフラッシュメモリの
一例のブロック図を示す。特に制限されないが、図１の
フラッシュメモリは１つのメモリセルに２ビットのデー
タを記憶可能な多値メモリとして構成され、単結晶シリ
コンのような１個の半導体チップ上に形成される。図１
のフラッシュメモリの特徴は、書込み動作により偶発的
な不良が発生した場合、そのことがステータスレジスタ
に反映されるように構成されている点にある。以下、こ
の点を含めて、実施例のフラッシュメモリの構成を説明
する。
【００２９】特に制限されるものでないが、図１のフラ
ッシュメモリでは、メモリアレイが２つのマットで構成
され、２つのマット間に各マット内のビット線ＢＬに接
続され読出し信号の増幅およびラッチを行なうセンス＆
ラッチ回路（以下センスラッチと称し、図にはＳＬＴと
記す）が配置されている。また、マットの外側すなわち
ビット線ＢＬを挟んでセンス＆ラッチ回路ＳＬＴと反対
側にそれぞれ書込み、読出しデータを一時保持するため
のラッチ回路が配置されている。以下、このラッチ回路
をデータラッチと称し、図にはＤＬＴと記す。
【００３０】図１において、１０は２つのメモリマット
ＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成されたメモリアレイ、１
１はメモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄ間に配置され
たセンス＆ラッチ回路（以下センスラッチと称し、図に
はＳＬＴと記す）である。メモリマットＭＡＴ−Ｕ，Ｍ
ＡＴ−Ｄにはそれぞれ、フローティングゲートとコント
ロールゲートとを有する２重ゲート構造のＭＯＳＦＥＴ
により構成されたメモリセルがマトリックス状に配置さ
れ、同一行のメモリセルのコントロールゲートは連続し
て形成されてワード線ＷＬを構成し、同一列のメモリセ
ルのドレインは共通のビット線ＢＬに接続可能にされて
いる。
【００３１】メモリアレイ１０には、各メモリマットＭ
ＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレ
スデコーダ（ワードデコーダ）１３ａ，１３ｂが設けら
れている。該デコーダ１３ａ，１３ｂにはデコード結果
に従って各メモリマット内の１本のワード線ＷＬを選択
レベルに駆動するワードドライブ回路が含まれる。
【００３２】２１は４値すなわちメモリセルのしきい値
を４段階に変えて情報を記憶する場合に外部から入力さ
れた書込みデータを２ビットごとに４値データ（３ビッ
ト）に変換するデータ変換回路である。前記データ変換
回路２１で変換された書込みデータやメモリセルからの
読出しデータを保持するデータラッチ列（ＤＬＴ）１２
ａ，１２ｂがメモリマットの外側（図では上下）にそれ
ぞれ配置されている。４値記憶の場合にデータ変換回路
２０で変換された３ビットの書込みデータはデータラッ
チ列１２ａ，１２ｂとセンスラッチ列（ＳＴＬ）１１と
に振り分けて保持される。読出し時には、メモリセルか
ら読み出されたデータはデータラッチ列１２ａ，１２ｂ
とセンスラッチ１１に保持され、適宜論理演算されるこ
とで２ビットのデータに逆変換される。
【００３３】Ｙ系のアドレスデコーダ回路およびこのデ
コーダによって選択的にオン、オフされて前記データ変
換回路２１からのデータを対応するセンスラッチに転送
させるカラムスイッチは、データラッチ列１２ａ，１２
ｂと一体的に構成されている。図１では、このＹ系デコ
ーダ回路とカラムスイッチとデータラッチ回路とが、１
つの機能ブロック（ＤＬＴ）で示されている。
【００３４】図１のフラッシュメモリは、特に制限され
ないが、外部のコントロール装置から与えられるコマン
ド（命令）を解釈し当該コマンドに対応した処理を実行
すべくメモリ内部の各回路に対する制御信号を順次形成
して出力する制御回路（シーケンサ）３０を備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を実行するように構成されている。前記制御
回路３０は、例えばコマンドを実行するのに必要な一連
のマイクロ命令群が格納されたＲＯＭ（リード・オンリ
・メモリ）３１を備え、マイクロ命令が順次実行されて
チップ内部の各回路に対する制御信号を形成するように
構成される。さらに、制御回路３０は、内部の状態を反
映するステータスレジスタ３２を備えている。
【００３５】また、図１の多値フラッシュメモリには、
書込みまたは消去に使用される高電圧を発生する内部電
源回路２２や、メモリアレイ１０から読み出された信号
を増幅するメインアンプ回路２３ａ，２３ｂ、外部から
入力される書込みデータ信号およびコマンドを取り込む
入力バッファ回路２４、メモリアレイから読み出された
データ信号および前記ステータスレジスタ３２の内容を
外部へ出力するための出力バッファ回路２５、外部から
入力されるアドレス信号を取り込むアドレスバッファ回
路２６、入力されるアドレス信号を取り込んでカウント
アップ動作しＹ系のアドレスを発生するアドレスカウン
タ２７等が設けられている。前記入力バッファ回路２
４、出力バッファ回路２５およびアドレスバッファ回路
２６は、切換えスイッチ２８を介して共通の入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されており、時分割でデータ
やコマンド、アドレス信号を入出力するように構成され
ている。
【００３６】前記内部電源回路２２は、書込み電圧等の
基準となる電圧を発生する基準電源発生回路や外部から
供給される電源電圧Ｖccに基づいて書込み電圧、消去電
圧、読出し電圧、ベリファイ電圧等チップ内部で必要と
される電圧を発生する内部電源発生回路、メモリの動作
状態に応じてこれらの電圧の中から所望の電圧を選択し
てワードデコーダ１３ａ，１３ｂ等に供給する電源切り
替え回路、これらの回路を制御する電源制御回路等から
なる。なお、図１において、４１は外部から電源電圧Ｖ
ccが印加される電源電圧端子、４２は同じく接地電位Ｖ
ssが印加される電源電圧端子（グランド端子）である。
【００３７】外部のコントロール装置から前記フラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。コマンドとアド
レスはコマンドイネーブル信号ＣＤＥと書込み制御信号
ＷＥとに従って、入力バッファ回路２５とアドレスバッ
ファ回路２７にそれぞれ取り込まれ、書込みデータはコ
マンドイネーブル信号ＣＤＥがコマンドもしくはデータ
入力を示しているときに、システムクロックＳＣが入力
されることでこのクロックに同期して入力バッファ回路
２５に取り込まれる。さらに、前記フラッシュメモリに
は、メモリ内部の状態を反映するステータスレジスタ３
２の所定のビットに応じて、外部からアクセスが可能か
否かを示すレディ・ビジィ信号Ｒ／Ｂを外部端子４３へ
出力する出力バッファ２９が設けられている。
【００３８】図２は、前記フラッシュメモリのメモリア
レイ１０の概略構成を示す。メモリアレイ１０内には複
数のメモリセルＭＣはマトリックス状に配置され、同一
行のメモリセルのコントロールゲートが接続されたワー
ド線ＷＬと、同一列のメモリセルのドレインが接続され
たビット線ＢＬとは交差する方向に配設され、各メモリ
セルのソースは、接地電位を与える共通ソース線ＳＬに
接続されている。ソース線ＳＬにはスイッチＳＷが設け
られており、書込み時にメモリセルのソースをオープン
状態にできるようにされている。
【００３９】各ビット線ＢＬの一端にはビット線の電位
を増幅するセンスアンプ機能とデータの保持機能を有す
るセンスラッチ回路１１がビット線毎に接続され、各ビ
ット線ＢＬの他端にはデータの保持機能を有するデータ
ラッチ回路１２ａ（１２ｂ）がビット線毎に接続されて
いる。このデータラッチ回路１２ａ（１２ｂ）は、多値
メモリとして動作するときに選択メモリセルのしきい値
を段階的に変化させるためのデータを保持するのに使用
される。
【００４０】また、センスラッチ回路１１やデータラッ
チ回路１２ａ（１２ｂ）は、対応するビット線と電気的
に接続したり切り離すためのスイッチ素子やビット線を
ディスチャージする手段を備える。センスラッチ回路１
１には、ビット線上のデータの論理を反転するための反
転回路が設けられていても良い。かかるスイッチ素子や
反転回路を備えることにより、４値記憶の場合に、メモ
リセルから読出しレベルを変えて読み出されたデータ同
士をビット線上でワイヤード演算することによりメモリ
アレイ内で２ビットデータへのデータ変換を行なうこと
ができる。
【００４１】特に制限されるものでないが、前記フラッ
シュメモリは、各メモリセルに２値のデータを記憶した
り、４値のデータを記憶できるように構成されている。
図３（ａ），（ｂ）はそれぞれメモリセルに２値のデー
タを記憶する場合と、４値のデータを記憶する場合のし
きい値の分布が示されている。２値データを記憶する場
合、記憶データ“１”に対応するメモリセルのしきい値
は例えば４．３Ｖ±０．７Ｖのような範囲に入るように
ベリファイ電圧Ｖwvh，Ｖwvlが設定される。また、記憶
データ“０”に対応するメモリセルのしきい値は例えば
１．５Ｖ±０．７Ｖのような範囲に入るようにベリファ
イ電圧Ｖevh，Ｖevlが設定される。そして、読出し電圧
Ｖｒは、中間の２．９Ｖのようなレベルとされる。
【００４２】４値データを記憶する場合、記憶データ
“１１”に対応するメモリセルのしきい値は例えば４．
８Ｖ以上となるように書込みベリファイ電圧ＶWV4が設
定される。また、記憶データ“１０”に対応するメモリ
セルのしきい値は例えば３．６Ｖ±０．４Ｖ、記憶デー
タ“０１”に対応するメモリセルのしきい値は例えば
２．２Ｖ±０．４Ｖ、記憶データ“００”に対応するメ
モリセルのしきい値は例えば１．０Ｖ±０．４Ｖのよう
な範囲にそれぞれ入るように書込みベリファイ電圧ＶWE
3，ＶWV3、ＶWE2，ＶWV2、ＶWE1，ＶWV1が設定される。
そして、４値の読出し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３はそ
れぞれ１．５Ｖ，２．９Ｖ，３．８Ｖのようなレベルと
される。
【００４３】特に制限されないが、前記フラッシュメモ
リにおいては、書込み時にワード線ＷＬ（コントロール
ゲート）に正の高電圧（例えば＋１６Ｖ）を印加してＦ
Ｎトンネル現象を利用してメモリセルのフローティング
ゲートに負の電荷を注入してそのしきい値を高くする。
そのため、ビット線ＢＬには書込みデータに応じて、し
きい値を高くしたいメモリセル（例えばデータ“１”）
が接続されたビット線はプリチャージされない、つまり
０Ｖにされる。一方、しきい値を高くしたくないメモリ
セル（例えばデータ“０”）が接続されたビット線ＢＬ
は５．５Ｖにプリチャージされる。なお、書込みの際、
各選択メモリセルのソースはフローティング（オープ
ン）にされる。データ消去時には、ワード線ＷＬ（コン
トロールゲート）に負の高電圧（例えば−１６Ｖ）を印
加するとともにビット線ＢＬおよびソース線ＳＬに０Ｖ
を印加してＦＮトンネル現象によりメモリセルのフロー
ティングゲートから負の電荷を引き抜いてそのしきい値
を低くするように構成されている。
【００４４】表１に、前記フラッシュメモリにおけるス
テータスレジスタ３２の構成例を示す。
【００４５】
【表１】
【００４６】表１に示されているように、ステータスレ
ジスタ３２はビットＢ７〜ビットＢ０の８ビットで構成
されており、このうちビットＢ７はチップの内部制御状
態を示すビット（以下、Ｒ／Ｂビットと記す）、ビット
Ｂ６は再書込みを行なったか否かを示すビット（以下、
リトライチェックビットと称する）、ビットＢ５は消去
結果を示すビット（以下、消去チェックビットと称す
る）、ビットＢ４は書込み結果を示すビット（以下、書
込みチェックビットと称する）、ビットＢ３〜ビットＢ
０は予備のビットである。
【００４７】具体的には、ビットＢ７が論理“０”のと
きはチップが動作状態にあり外部からのアクセスが不能
であることを、またビットＢ７が“１”のときはチップ
内部が待機状態にあって、外部からのアクセスが可能で
あることを表わしている。また、ビットＢ６が論理
“０”のときは再書込みを行なわなかったことを、ビッ
トＢ６が“１”のときは再書込みを行なったことを表わ
している。さらに、ビットＢ５が論理“０”のときは正
常に消去が終了したことを、ビットＢ５が“１”のとき
は正常に消去が終了しなかったことを表わしている。ま
た、ビットＢ４が論理“０”のときは正常に書込みが終
了したことを、ビットＢ４が“１”のときは正常に書込
みが終了しなかったことを表わしている。
【００４８】前記ステータスレジスタ３２のビットＢ７
〜Ｂ０のうちＲ／ＢビットＢ７の状態は常時バッファ２
９により外部端子４３へ出力されるとともに、例えば図
４に示すように、外部から供給されるチップイネーブル
信号／ＣＥとアウトイネーブル信号／ＯＥがロウレベル
にアサートされるとビットＢ７〜Ｂ０のすべての状態が
入出力端子Ｉ／Ｏ７〜Ｉ／Ｏ０より出力される。また、
ステータスレジスタ３２の各ビットＢ７〜Ｂ０の設定
は、制御回路３０によって各制御状況に応じて逐次設定
される。次に、前記ステータスレジスタ３２の各ビット
Ｂ７〜Ｂ０へのビットの具体的な設定手順を、書込みを
例にとって図５を参照しながら説明する。
【００４９】図５のフローチャートは、外部のコントロ
ール装置からフラッシュメモリに対して書込みコマンド
が入力されることで開始される。制御回路３０は、入力
されたコマンドを解読して書込みコマンドであることを
認知すると、書込みアドレスおよび書込みデータの取込
み等の準備処理（ステップＳ１）を行なった後、図６
（ａ）に示すように書込み対象のセクタ（以下、選択セ
クタと称する）のメモリセルをすべて一旦消去状態（デ
ータ“００”に対応した最もしきい値の低い状態）にす
る（ステップＳ２）。前記ステータスレジスタ３２のＲ
／ＢビットＢ７の論理“０”の設定は、前記ステップＳ
１の書込み準備処理の中で行なわれる。
【００５０】次に、選択セクタ内のすべてのメモリセル
のしきい値Ｖthが消去ベリファイ電圧ＶWE1よりも低く
なっているか判定する（ステップＳ３）。そして、１つ
でもＶWE1よりも高いしきい値のメモリセルがあるとき
はステップＳ１８へジャンプして書込みチェックビット
を論理“１”に設定し、さらにステップＳ２０でＲ／Ｂ
ビットＢ７を論理“１”に設定して書込み処理を終了す
る。
【００５１】一方、ステップＳ３ですべてのメモリセル
のしきい値ＶthがＶWE1よりも低くなっていると判定し
たときは、ステップＳ４へ移行して弱い書込みを行なっ
てしきい値の下がり過ぎたメモリセルのしきい値を上げ
てやる。次いで、選択セクタ内のすべてのメモリセルの
しきい値Ｖthが書込みベリファイ電圧ＶWV1よりも高く
なっているか判定する（ステップＳ５）。そして、１つ
でもＶWV1よりも低いしきい値のメモリセルがあるとき
はステップＳ１８へジャンプして書込みチェックビット
を論理“１”に設定し、さらにステップＳ２０でＲ／Ｂ
ビットＢ７を論理“１”に設定して書込み処理を終了す
る。
【００５２】前記ステップ５ですべてのメモリセルのし
きい値Ｖthがベリファイ電圧ＶWV1よりも高くなってい
ると判定するとステップＳ６へ進み、再度すべてのメモ
リセルのしきい値Ｖthが消去ベリファイ電圧ＶWE1より
も低くなっているか判定し１つでもＶWV1よりも低いし
きい値のメモリセルがあるときはステップＳ１８へジャ
ンプして書込みチェックビットを論理“１”に設定し、
さらにステップＳ２０でＲ／ＢビットＢ７を論理“１”
に設定して書込み処理を終了する。
【００５３】一方、ステップＳ６ですべてのメモリセル
のしきい値ＶthがＶWE1よりも低くなっていると判定し
たときは、ステップＳ７へ移行して図６（ｂ）のように
データ“１１”を書込むメモリセルすなわちしきい値を
最も高くしたいメモリセルを対象とした書込み（レベル
４の書込みと称する）を行なう。かかる選択的な書込み
はしきい値を上げたいメモリセルが接続されたビット線
は０Ｖにプリチャージし、しきい値を上げたくないメモ
リセルが接続されたビット線は５．５Ｖのような電位に
プリチャージしてから選択ワード線に高電圧を印加する
ことで可能である。次いで、選択セクタ内のすべてのメ
モリセルのしきい値Ｖthが書込みベリファイ電圧ＶWV4
よりも高くなっているか判定する（ステップＳ８）。そ
して、１つでもＶWV4よりも低いしきい値のメモリセル
があるときはステップＳ１８へジャンプして書込みチェ
ックビットを論理“１”に設定し、さらにステップＳ２
０でＲ／ＢビットＢ７を論理“１”に設定して書込み処
理を終了する。
【００５４】前記ステップＳ８ですべてのメモリセルの
しきい値ＶthがＶWE4よりも高くなっていると判定した
ときは、ステップＳ９へ移行して図６（ｃ）のようにデ
ータ“１０”を書込むメモリセルすなわちしきい値を２
番目に高くしたいメモリセルを対象とした書込み（レベ
ル３の書込みと称する）を行なう。次いで、選択セクタ
内のすべてのメモリセルのしきい値Ｖthが書込みベリフ
ァイ電圧ＶWV3よりも高くなっているか判定する（ステ
ップＳ１０）。そして、１つでもＶWV3よりも低いしき
い値のメモリセルがあるときはステップＳ１８へジャン
プして書込みチェックビットを論理“１”に設定し、さ
らにステップＳ２０でＲ／ＢビットＢ７を論理“１”に
設定して書込み処理を終了する。
【００５５】前記ステップＳ１０ですべてのメモリセル
のしきい値ＶthがＶWE3よりも高くなっていると判定し
たときは、ステップＳ１１へ移行して図６（ｄ）のよう
にデータ“０１”を書込むメモリセルすなわちしきい値
を３番目に高くしたいメモリセルを対象とした書込み
（レベル２の書込みと称する）を行なう。次いで、選択
セクタ内のすべてのメモリセルのしきい値Ｖthが書込み
ベリファイ電圧ＶWV2よりも高くなっているか判定する
（ステップＳ１２）。そして、１つでもＶWV2よりも低
いしきい値のメモリセルがあるときはステップＳ１８へ
ジャンプして書込みチェックビットＢ４を論理“１”に
設定し、ステップＳ２０でＲ／ＢビットＢ７を論理
“１”に設定して書込み処理を終了する。
【００５６】前記ステップＳ１２ですべてのメモリセル
のしきい値ＶthがＶWE2よりも高くなっていると判定し
たときは、ステップＳ１３〜Ｓ１５へ移行して図６
（ｅ）のように、レベル３の書込みを行なったメモリセ
ルのしきい値がベリファイ電圧ＶWE3よりも低くなって
いるか、レベル２の書込みを行なったメモリセルのしき
い値がベリファイ電圧ＶWE2よりも低くなっているか、
書込みを行なわなかったメモリセルのしきい値がベリフ
ァイ電圧ＶWE1よりも低くなっているか、それぞれ判定
する。かかる判定は、データラッチ回路に保持されてい
る書込みデータを利用してビット線をプリチャージして
から読出し動作を行なうことで可能である。
【００５７】そして、ステップＳ１３〜Ｓ１５の判定で
すべてベリファイ電圧を満足しているときはステップＳ
１６へ移行して書込みチェックビットを“０”に設定し
てからステップＳ２０でＲ／ＢビットＢ７を論理“１”
に設定して書込み処理を終了する。一方、ステップＳ１
３〜Ｓ１５の判定で１つでもベリファイ電圧を満足して
いないメモリセルがあったときは、ステップＳ１７へジ
ャンプして書込み処理回数が「ｎ」（ｎは０又は正の整
数で、一般には「１」にされる）以下か否か判定し、
「ｎ」以下のときはステップＳ２へ戻って前記動作を繰
り返して再書込み処理を行なう。また、再書込みを行な
ってもステップＳ１３〜Ｓ１５の判定で１つでもベリフ
ァイ電圧を満足していないメモリセルがあったときは、
ステップＳ１７からステップＳ１９へジャンプしてリト
ライチェックビットＢ６を論理“１”に設定し、さらに
ステップＳ２０でＲ／ＢビットＢ７を論理“１”に設定
して書込み処理を終了する。ｎを「０」にして再書込み
処理を行なわずにリトライチェックビットＢ６を論理
“1”に設定するようにしてもよい。
【００５８】図７は図１のフラッシュメモリのメモリア
レイに４値ではなく通常の２値のデータを書き込む場合
の手順を示す。この場合にもステータスレジスタ３２の
各ビットＢ７〜Ｂ０の意味する内容は同じであり、表１
に示されているとおりである。
【００５９】図７のフローチャートと図５のフローチャ
ートとの違いは、図７のフローチャートでは図５のフロ
ーチャートにおけるステップＳ９〜Ｓ１４，Ｓ２３〜Ｓ
２６が省略されている点と、ステップＳ８におけるベリ
ファイ電圧ＶWV4'とステップＳ１５におけるベリファイ
電圧ＶWE1'が多値の場合の図５のフローチャートに比べ
て緩くなっている（ＶWV4＜ＶWV4'，ＶWE1＜ＶWE1'）点
である。
【００６０】以上説明したように、前記フラッシュメモ
リはステータスレジスタ３２にリトライチェックビット
Ｂ６が設けられ、そのビットの状態を外部より知ること
ができるように構成されているため、外部のコントロー
ル装置はリトライチェックビットＢ６を読み出してそれ
が“１”すなわちリトライ状態を示しているときは再度
書込みコマンドとアドレス、データを与えて再書込みを
行なうことで、従来は不良セクタとして登録して有効記
憶領域から外していたセクタを有効に利用できるように
なる。
【００６１】すなわち、前述のような書込み、消去方式
をとるフラッシュメモリでは書込み後のベリファイ動作
でしきい値分布の下限判定（Ｖth＞ＶWV）で不良と判定
される場合は再現性のある不良であることが多いのに対
し、書込み後のベリファイ動作でしきい値分布の上限判
定（Ｖth＜ＶWE）で不良と判定される場合は再現性のな
い偶発的不良であることが多いことが経験的に分かって
いる。そして、このような場合、前記実施例ではリトラ
イチェックビットＢ６に“１”がセットされるため、書
込みエラーが発生してもビットＢ６がリトライ状態を示
すような場合には、再度書込みを行なえばエラーを起こ
すことがなく書込みを終了できる確率がかなり高いの
で、そのような疑似不良セクタを不良セクタとせずに良
セクタとして扱うことができ有効記憶容量を大きくする
ことができる。
【００６２】図８には、前記フラッシュメモリを用いた
記憶システムの一実施例が示されている。
【００６３】この実施例のシステムは、特に制限される
ものでないが、３個のフラッシュメモリＦＬＭ１，ＦＬ
Ｍ２，ＦＬＭ３とこれらのフラッシュメモリに対する書
込みや読出しなどの制御を行なうフラッシュコントロー
ラＦ−ＣＮＴとにより構成されている。３個のフラッシ
ュメモリＦＬＭ１，ＦＬＭ２，ＦＬＭ３は、それぞれ上
述したような構成を有し、フラッシュコントローラＦ−
ＣＮＴから出力されるチップイネーブル信号ＣＥ、ライ
トイネーブル信号ＷＥ、アウトイネーブル信号ＯＥ、コ
マンドイネーブル信号ＣＤＥにより制御されるととも
に、バスＢＵＳを介してデータの送受信が可能に接続が
される。
【００６４】また、フラッシュコントローラＦ−ＣＮＴ
からフラッシュメモリＦＬＭ１，ＦＬＭ２，ＦＬＭ３へ
は同期用のクロック信号ＳＣも供給される。さらに、フ
ラッシュコントローラＦ−ＣＮＴは図示しないホストＣ
ＰＵと通信可能に接続される。このようなシステムとし
ては、例えばコンパクトフラッシュ（登録商標）のよう
なメモリカードが考えられる。ただし、フラッシュメモ
リを使用するシステムは図８のような例に限られるもの
でなく、例えば１個のフラッシュメモリがＣＰＵと１：
１の関係で搭載されている携帯電話のような電子機器で
あってもよい。
【００６５】前記フラッシュコントローラＦ−ＣＮＴ
は、ホストＣＰＵから与えられる命令を解釈し当該命令
に対応した処理を実行すべくフラッシュメモリに対する
制御信号を順次形成して出力する制御回路（シーケン
サ）４０を備え、命令が与えられるとそれを解読して自
動的に対応する処理を実行するように構成されている。
前記制御回路４０は、例えばコマンドを実行するのに必
要な一連のマイクロ命令群が格納されたＲＯＭ（リード
・オンリ・メモリ）４１を備え、マイクロ命令が順次実
行されてチップ内部の各回路に対する制御信号を形成す
るように構成される。また、フラッシュコントローラＦ
−ＣＮＴには、ＲＡＭ４２が設けられ、このＲＡＭ内に
は不良セクタを管理するテーブル（以下、ＭＧＭテーブ
ルと称する）が格納される。
【００６６】次に、前記フラッシュコントローラＦ−Ｃ
ＮＴによる前記リトライチェックビットを利用した書込
み動作の手順を、図９のフローチャートおよび図１０〜
図１４のタイミングチャートを用いて説明する。
【００６７】図９のフローチャートに従った書込み制御
は、ホストＣＰＵからフラッシュコントローラＦ−ＣＮ
Ｔに書込み命令が入力されることで開始される。フラッ
シュコントローラＦ−ＣＮＴは、書込み制御を開始する
と、先ず図８の３個のフラッシュメモリＦＬＭ１〜ＦＬ
Ｍ３のうち１つを選択するために各チップに対応したチ
ップイネーブル信号ＣＥ１〜ＣＥ３の中のいずれか１つ
をロウレベルのような選択レベルにアサートする（図９
のステップＳ１０１，図１０のタイミングｔ１）。
【００６８】次に、ファーストコマンド（１０Ｈ）と書
込みアドレス（ＳＡ１，ＳＡ）および書込みデータ（Ｄ
１，Ｄ２，……Ｄｎ）を生成してバスＢＵＳ上に順次出
力するとともに、これと並行して書込みを示すライトイ
ネーブル信号ＷＥやコマンドかアドレスかを示すコマン
ドイネーブル信号ＣＤＥも出力する（図９のステップＳ
１０２，図１０の期間Ｔ１）。それから、ライトイネー
ブル信号ＷＥを立ち下げるとともに書込み開始コマンド
（４０Ｈ）を出力する（図９のステップＳ１０３，図１
０のタイミングｔ２）。これによって、選択されたフラ
ッシュメモリでは、図５または図７のフローチャートに
従って書込み処理が行なわれる。
【００６９】フラッシュコントローラＦ−ＣＮＴは、書
込み開始コマンド出力後、例えば内部のタイマを起動し
て所定時間待った後に、アウトイネーブル信号ＯＥ１〜
ＯＥ３の中の前記ＣＥ１〜ＣＥ３に対応したいずれか１
つをロウレベルのような選択レベルにアサートして、ス
テータスレジスタの読出しのためアウトイネーブル信号
ＯＥの立ち下げを行なう。ただし、コマンドイネーブル
信号ＣＤＥはハイレベルのままとする（図９のステップ
Ｓ１０４，図１０のタイミングｔ３）。
【００７０】この実施例で使用されるフラッシュメモリ
は図４に示されているようにチップイネーブル信号ＣＥ
とアウトイネーブル信号ＯＥがロウレベルにアサートさ
れるだけでステータスレジスタの内容が入出力端子Ｉ／
Ｏより出力されるように構成されているので、図１０の
ような信号によりステータスレジスタのコード読出しを
行なうことができる。そして、読み出されたコードの書
込みチェックビットＢ４を見て正常に書込みが終了した
か判定し、正常に書込みが終了していれば処理を終了す
る（ステップＳ１０５）。
【００７１】なお、タイマを用いてフラッシュメモリで
書込みが終了するのを待つ代わりに、フラッシュメモリ
から出力されるレディ・ビジィ信号Ｒ／Ｂを周期的に読
みに行って、レディー状態に変化したらステータスレジ
スタを読み出すようにしても良いし、周期的にステータ
スレジスタを読みに行くようにしても良い。また、ステ
ップＳ１０４ではステータスレジスタ全体を読みに行っ
ているが、書込みチェックビットＢ４のみを読み出すよ
うにしても良い。
【００７２】ステップＳ１０５で正常に終了していない
と判定するとステップＳ１０６へ移行して、ステップＳ
１０４で読み込んだステータスレジスタのリトライチェ
ックビットＢ６を見てリトライ状態になっているか判定
する。そして、リトライ状態になっていればステップＳ
１０７で２回目か判定し２回目でないすなわち１回目で
あればステップＳ１０３へ戻って書込み開始コマンドを
フラッシュメモリへ再送して再度書込みを行なわせる
（図１１参照）。図１１にも示されているように、再書
込みの際には書込みアドレスや書込みデータはすでに送
信済みであるため、前回のアドレスとデータを使用する
ことを指示するコマンド（１ＦＨ）と書込み開始コマン
ド（４０Ｈ）が、フラッシュコントローラＦ−ＣＮＴか
ら選択フラッシュメモリへ送信される。
【００７３】ステップＳ１０６でリトライ状態でないと
判定したときあるいはステップＳ１０７で２回目のリト
ライ状態と判定したときはステップＳ１０８へ移行す
る。ステップＳ１０８ではセクタ管理用のＭＧＭテーブ
ルを見て代替セクタがあるか否か判定し、代替セクタが
ないときは異常として終了する。代替セクタがあるとき
はＭＧＭテーブルを書き換えるとともに、消去コマンド
（２０Ｈ）と最初に書込みを行なおうとしてセクタを示
すアドレスをフラッシュメモリへ送ってその管理領域に
書き込まれている良セクタか否かを示すデータ（ＭＧＭ
コード）を消去する（図９のステップＳ１０９，図１２
の期間Ｔ２）。そして、内部のタイマを起動して所定時
間待った後に、ステータスレジスタの消去チェックビッ
トＢ５の読出しコマンド（８０Ｈ）を出力して消去チェ
ックビットＢ５を読み出す（図９のステップＳ１１０，
図１２のタイミングｔ４）。それから、読み出されたビ
ットをチェックして正常に消去されているか判定し、正
常に消去されていなければ異常終了する（ステップＳ１
１１）。
【００７４】一方、ステップＳ１１１で正常に消去され
ていればステップＳ１１２へ移行してアウトイネーブル
信号ＯＥ１〜ＯＥ３の中の前記ＣＥ１〜ＣＥ３に対応し
たいずれか１つをロウレベルのような選択レベルにアサ
ートして、セクタのデータの読出しコマンド（００Ｈ）
とアドレスを出力する（図１３の期間Ｔ３）。そして、
所定時間待機した後、次のステップＳ１１３で、読み出
されたセクタのＭＧＭコードをチェックして良セクタか
否か判定する。
【００７５】そして、良セクタであればステップＳ１０
２へ戻ってファーストコマンド（１０Ｈ）と書込みアド
レス（ＳＡ１，ＳＡ）および書込みデータ（Ｄ１，Ｄ
２，……Ｄｎ）を出力し、さらに書込み開始コマンドを
フラッシュメモリへ送って当該代替セクタへデータの書
込みを行なわせる（図１４の期間Ｔ４）。また、ステッ
プＳ１１３でＭＧＭコードが不良セクタを示していると
きはステップＳ１１４へ移行して代替セクタがあるか判
定し、ある場合はステップＳ１１２へ戻って前記処理を
繰り返す。また、代替セクタがないときは異常終了とす
る。
【００７６】なお、代替セクタへの書込みの際には、既
にステップＳ１１２で代替セクタの読出しのためにアド
レスを送っており、また書込みデータもステップＳ１０
２で送っているので、図９に破線で示すようにステップ
Ｓ１１３からステップＳ１０３へ戻るようにすることも
可能である。あるいは、ステップＳ１０２へ戻ったとき
に代替セクタアドレスは送信せずに所定の書込みコマン
ドと書込みデータのみを送信するようにしても良い。
【００７７】図１５には、前記フラッシュメモリを用い
た記憶システムの他の実施例が示されている。このうち
（Ａ）は図８に示されているフラッシュコントローラＦ
−ＣＮＴが、ＣＰＵが形成された半導体チップと同一の
チップ上に形成されている場合のシステム例、（Ｂ）は
ＣＰＵが図８に示されているフラッシュコントローラＦ
−ＣＮＴの機能をソフトウェアで実現するように構成さ
れた場合のシステム例、（Ｃ）は図８に示されているフ
ラッシュコントローラＦ−ＣＮＴとフラッシュメモリＦ
ＬＭとが同一の半導体チップ上に形成された場合のシス
テム例である。
【００７８】これらのシステムにおいても、フラッシュ
メモリ内のステータスレジスタのリトライチェックビッ
トを利用することで有効セクタ数を多くして記憶容量の
低下を防止できるとともに、代替セクタの管理のための
処理を減らすことができるため、トータルの書込み時間
を短縮することができる。
【００７９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、消去によりメモリセルのしきい値を下
げ書込みによりメモリセルのしきい値を上げる方式のフ
ラッシュメモリを用いたシステムについて説明したが、
本発明は消去によりメモリセルのしきい値を上げ書込み
によりメモリセルのしきい値を下げる方式のフラッシュ
メモリを用いたシステムに対しても適用することができ
る。
【００８０】また、実施例においては、外部からフラッ
シュメモリに入力される制御信号のうちチップイネーブ
ル信号ＣＥとアウトイネーブル信号ＯＥとの状態によっ
てステータスレジスタ３２の内容を入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７より出力するように構成しているが、他の制
御信号の組合せによって出力させたり、レディ・ビジィ
信号Ｒ／Ｂがレディー状態を示すハイレベルのときは常
時ステータスレジスタ３２の内容を入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７より出力させたり、ステータスレジスタ３２
にアドレスを割り付けるとともにデコーダを設け外部か
らアドレスを与えることでステータスレジスタの内容を
読み出せるように構成されていても良い。
【００８１】また、前記実施例においては、フローティ
ングゲートを有する記憶素子への書込みと消去をそれぞ
れＦＮトンネル現象を利用して行なうように構成された
フラッシュメモリを用いたシステムについて説明した
が、書込みはドレイン電流を流して発生したホットエレ
クトロンで行ない、消去はＦＮトンネル現象を利用して
行なうように構成されたフラッシュメモリを用いたシス
テムに対しても適用することができる。
【００８２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを用いたシステムに適用した場合について説
明したが、この発明はそれに限定されるものでなく、本
発明は、電圧を印加してしきい値を変化させて情報の記
憶を行なう不揮発性半導体メモリを用いたシステムに広
く利用することができる。
【００８３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００８４】すなわち、本発明に従うと、フラッシュメ
モリのような電気的に書込み、消去可能な不揮発性半導
体記憶装置を用いたシステムにおいて、偶発的な書込み
エラーによって有効な記憶容量が減少するのを防止し、
システムとして利用できる記憶容量を増大させるととも
に、代替セクタ処理が行なわれる回数を減らし、トータ
ルの書込み所要時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の記憶システムに用いられる不揮発性半
導体記憶装置としてのフラッシュメモリの一例を示すブ
ロック図である。
【図２】実施例のフラッシュメモリのメモリアレイの概
略構成を示す回路構成図である。
【図３】メモリセルに２値のデータを記憶する場合と、
４値のデータを記憶する場合のしきい値の分布を示す説
明図である。
【図４】図１のフラッシュメモリにおけるステータスレ
ジスタの内容の出力タイミングを示すタイミングチャー
トである。
【図５】実施例のフラッシュメモリにおける書込み処理
およびステータスレジスタの各ビットの具体的な設定の
手順を示すフローチャートである。
【図６】図５のフローチャートに従った書込み処理にお
けるメモリセルしきい値の変化とベリファイ電圧との関
係を示す説明図である。
【図７】図１のフラッシュメモリにおいて２値のデータ
を書き込む場合における書込み処理およびステータスレ
ジスタの各ビットの具体的な設定の手順を示すフローチ
ャートである。
【図８】図１のフラッシュメモリを用いた本発明に係る
記憶システムの一実施例を示すブロック図である。
【図９】図８の記憶システムにおいてフラッシュコント
ローラによりフラッシュメモリにデータを書き込む場合
における書込み制御の具体的な手順の一例を示すフロー
チャートである。
【図１０】フラッシュコントローラによりフラッシュメ
モリに書込み指令を入力する際の信号のタイミングを示
すタイミングチャートである。
【図１１】フラッシュコントローラによりフラッシュメ
モリに再書込み指令を入力する際の信号のタイミングを
示すタイミングチャートである。
【図１２】フラッシュコントローラによりフラッシュメ
モリの管理領域に書き込まれているデータ（ＭＧＭコー
ド）を消去する指令を入力する際の信号のタイミングを
示すタイミングチャートである。
【図１３】フラッシュコントローラによりフラッシュメ
モリの代替セクタの管理領域に書き込まれているデータ
を読み出す指令を入力する際の信号のタイミングを示す
タイミングチャートである。
【図１４】フラッシュコントローラによりフラッシュメ
モリの代替セクタの管理領域にデータを書き込む指令を
入力する際の信号のタイミングを示すタイミングチャー
トである。
【図１５】フラッシュメモリを用いた本発明に係る記憶
システムの他の実施例を示すブロック図である。
【符号の説明】
１０ メモリアレイ １１ センスラッチ １２ａ，１２ｂ データラッチ １３ａ，１３ｂ Ｘデコーダ ２１ データ変換回路 ２２ 内部電源回路 ２３ ａ，２３ｂ メインアンプ回路 ２４ 入力バッファ回路 ２５ 出力バッファ回路 ２６ アドレスバッファ回路 ２７ アドレスカウンタ ２８ 入出力切換えスイッチ ２９ Ｒ／Ｂ信号出力バッファ ３０ 制御回路 ＦＬＭ フラッシュメモリ Ｆ−ＣＮＴ フラッシュコントローラ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数の不揮発性メモリセルからなる記憶
    領域と内部状態を示すステータスレジスタと該ステータ
    スレジスタの少なくとも一部の内容を出力可能な外部端
    子とを備えた不揮発性半導体記憶装置と、該不揮発性半
    導体記憶装置に対する書込みの指令および書込み不良の
    領域の管理を行なう制御装置とを含む記憶システムであ
    って、 前記ステータスレジスタは、再度書込みを実行すること
    で正常に書込みが行なえる可能性があるか否かを示す第
    １のビットを有し、前記制御装置は前記第１のビットの
    状態に応じて再度同一の領域に対する書込み指令を行な
    うことを特徴とする記憶システム。
  2. 【請求項２】 前記ステータスレジスタは、書込みが正
    常に終了したか否かを示す第２のビットを有し、前記制
    御装置は前記第２のビットが書込みが正常に終了してい
    ないことを示している場合に前記第１のビットの状態に
    応じた再度の書込み指令を行なうことを特徴とする請求
    項１に記載の記憶システム。
  3. 【請求項３】 前記ステータスレジスタは、チップの外
    部からアクセスが可能か否かを示す第３のビットを有
    し、前記制御装置は前記第３のビットが外部からのアク
    セスが可能であることを示している場合に前記第１のビ
    ットの状態に応じた再度の書込み指令を行なうことを特
    徴とする請求項１に記載の記憶システム。
  4. 【請求項４】 前記ステータスレジスタはチップの外部
    からアクセスが可能か否かを示す第３のビットを有し、
    前記不揮発性半導体記憶装置は前記第３のビットの状態
    を反映する外部端子を備え、前記制御装置は前記外部端
    子の信号が外部からのアクセスが可能であることを示し
    ている場合に前記第１のビットの状態に応じた再度の書
    込み指令を行なうことを特徴とする請求項１に記載の記
    憶システム。
  5. 【請求項５】 前記制御装置は、前記書込みが正常に行
    なえなかった記憶領域を他の記憶領域で置き換える処理
    を行なう機能を備え、前記第１のビットの状態に基づく
    再書込みによって正常書込みができなかった場合に当該
    正常書込みができなかった記憶領域を他の記憶領域で置
    き換える処理を行なうことを特徴とする請求項１に記載
    の記憶システム。
  6. 【請求項６】 前記制御装置は、前記書込みが正常に行
    なえなかった記憶領域を他の記憶領域で置き換える処理
    を行なう機能を備え、前記第１のビットが第１状態にさ
    れていることに基づいて行なわれた再書込みによって正
    常書込みができなかった場合および前記第２のビットが
    書込みが正常に終了していないことを示しかつ前記第１
    のビットが第２状態にある場合に、当該正常書込みがで
    きなかった記憶領域を他の記憶領域で置き換える処理を
    行なうことを特徴とする請求項２に記載の記憶システ
    ム。
  7. 【請求項７】 前記制御装置は、前記書込みが正常に行
    なえなかった記憶領域を他の記憶領域で置き換える際
    に、前記書込みが正常に行なえなかった記憶領域の一部
    に不良記憶領域であることを表わす情報を書き込むこと
    を特徴とする請求項５または６のいずれかに記載の記憶
    システム。
  8. 【請求項８】 前記制御装置は、前記書込みが正常に行
    なえなかった記憶領域を他の記憶領域で置き換える際
    に、前記他の記憶領域に記憶されている情報を読み出し
    て不良記憶領域であるか否かを判定して置き換え処理を
    行なうことを特徴とする請求項７に記載の記憶システ
    ム。
  9. 【請求項９】 前記制御装置は、前記第１のビットの状
    態に応じた再度の書込み指令を所定回数行なっても書込
    みが正常に行なえなかった場合に当該記憶領域を他の記
    憶領域で置き換える処理を行なうことを特徴とする請求
    項４〜８のいずれかに記載の記憶システム。
  10. 【請求項１０】 前記ステータスレジスタの内容は、前
    記制御装置から供給される複数の制御信号が所定の組合
    せにされたときに、外部端子へ出力されることを特徴と
    する請求項１〜９のいずれかに記載の記憶システム。
  11. 【請求項１１】 複数の不揮発性メモリセルからなる記
    憶領域と内部状態を示すステータスレジスタと該ステー
    タスレジスタの少なくとも一部の内容を出力可能な外部
    端子とを備えた不揮発性半導体記憶装置と、該不揮発性
    半導体記憶装置に対するアクセスを行なう制御装置とを
    含むデータ処理システムであって、前記ステータスレジ
    スタは、再度書込みを実行することで正常に書込みが行
    なえる可能性があるか否かを示す第１のビットを有し、
    前記制御装置は前記第１のビットの状態に応じて再度同
    一の領域に対する書込み指令を行なうことを特徴とする
    データ処理システム。
  12. 【請求項１２】 複数の不揮発性メモリセルからなる記
    憶領域と内部状態を示すステータスレジスタと該ステー
    タスレジスタの少なくとも一部の内容を出力可能な端子
    とを備えた不揮発性半導体記憶回路と、該不揮発性半導
    体記憶回路に対する書込みの指令および書込み不良の領
    域の処理を行なう制御回路とを含む記憶装置と、該記憶
    装置に対するアクセスを行なうデータ処理装置とを含む
    データ処理システムであって、 前記ステータスレジスタは、再度書込みを実行すること
    で正常に書込みが行なえる可能性があるか否かを示す第
    １のビットを有し、前記制御回路は前記第１のビットの
    状態に応じて再度同一の領域に対する書込み指令を行な
    うことを特徴とするデータ処理システム。
  13. 【請求項１３】 不揮発性半導体メモリと、不揮発性半
    導体メモリへのアクセスを制御する制御装置を有し、 上記不揮発性半導体メモリは、複数のメモリセルを有
    し、上記メモリセルへのデータの書込み不良にかかる不
    揮発性半導体メモリの内部状態を出力可能であり、 上記制御装置は、上記不揮発性半導体メモリの内部状態
    が第１状態を示す場合、当該メモリセルへの書込みを再
    度指示可能なように制御し、 上記不揮発性半導体メモリの内部状態が第２状態を示す
    場合、当該メモリセルへの書込みを禁止するように制御
    することを特徴とする半導体記憶システム。
  14. 【請求項１４】 上記メモリセルは、フローティングゲ
    ートを有するＭＯＳトランジスタ構造を有し、上記フロ
    ーティングゲートに蓄積される電荷量の違いにより生じ
    るしきい値電圧の違いを利用してデータを格納可能とす
    るものであり、 上記第１状態は、フローティングゲートに格納すべきデ
    ータに対応する蓄積すべき電荷量を超えて電荷が蓄積さ
    れた状態を示すことを特徴とする請求項１３に記載の半
    導体記憶システム。
  15. 【請求項１５】 上記第２状態は、当該メモリセルにア
    クセスすべき場合に、他のメモリセルを代替してアクセ
    スするように制御することを特徴とする請求項１４に記
    載の半導体システム。
  16. 【請求項１６】 上記メモリセルに格納すべきデータ
    は、１ビットのバイナリデータとして表現可能である事
    を特徴とする請求項１５に記載の半導体システム。
  17. 【請求項１７】 上記メモリセルに格納すべきデータ
    は、２ビット以上のバイナリデータとして表現可能であ
    ることを特徴とする請求項１５に記載の半導体システ
    ム。
  18. 【請求項１８】 不揮発性半導体メモリと、不揮発性半
    導体メモリへのアクセスを制御する制御装置を有し、 上記不揮発性半導体メモリは、複数のメモリセルを有
    し、それぞれのメモリセルはフローティングゲートを有
    するＭＯＳトランジスタ構造であり、フローティングゲ
    ートに電荷を蓄積又は引抜くことでしきい値電圧の変化
    を生じ、しきい値電圧の違いを利用してデータを格納可
    能とし、上記フローティングゲートへの電荷の蓄積又は
    引抜き動作にかかる内部状態を出力可能であり、 上記内部状態は、上記フローティングゲートへの電荷の
    蓄積又は引抜き動作により、上記メモリセルに格納すべ
    きデータに対応するしきい値電圧に応じた電荷量を超え
    て、上記フローティングゲートに電荷が蓄積され又は引
    き抜きが行われたことを示す第１状態を有し、 上記制御装置は、上記不揮発性半導体メモリの内部状態
    が上記第１状態を示す場合に、当該メモリセルへの電荷
    の蓄積又は引抜き動作を再度指示可能なように制御する
    ことを特徴とする半導体システム。
  19. 【請求項１９】 上記メモリセルに格納すべきデータ
    は、１ビットのバイナリデータとして表現可能である事
    を特徴とする請求項１８に記載の半導体システム。
  20. 【請求項２０】 上記メモリセルに格納すべきデータ
    は、２ビット以上のバイナリデータとして表現可能であ
    る事を特徴とする請求項１８に記載の半導体システム。
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