KR20020046218A - 불휘발성 기억 시스템 - Google Patents

불휘발성 기억 시스템 Download PDF

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KR20020046218A
KR20020046218A KR1020010078107A KR20010078107A KR20020046218A KR 20020046218 A KR20020046218 A KR 20020046218A KR 1020010078107 A KR1020010078107 A KR 1020010078107A KR 20010078107 A KR20010078107 A KR 20010078107A KR 20020046218 A KR20020046218 A KR 20020046218A
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요시다게이찌
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

플래시 메모리와 같은 전기적으로 기입, 소거 가능한 불휘발성 반도체 기억 장치를 이용한 시스템에 있어서, 우발적인 기입 에러에 의해 유효한 기억 용량이 감소하는 것을 방지할 수 있도록 한다. 불휘발성 반도체 기억 장치 칩 내부의 스테이터스 레지스터(32)에 칩의 외부로부터 액세스가 가능한지의 여부를 나타내는 비트(B7)를 설치하고, 상기 불휘발성 반도체 장치에 대한 기입 명령을 행하는 제어 장치(F-CNT, CPU)는 상기 스테이터스 레지스터의 상기 비트 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하도록 하였다.

Description

불휘발성 기억 시스템{NON-VOLATILE MEMORY SYSTEM}
본 발명은 반도체 기억 기술, 또한 정보를 전기적으로 기입, 소거할 수 있는 불휘발성 메모리를 이용한 시스템에 적용함에 있어서 유효한 기술에 관한 것으로,예를 들면 플래시 메모리를 이용한 시스템에 이용하기에 유효한 기술에 관한 것이다.
플래시 메모리는 컨트롤 게이트 및 부유 게이트를 갖는 2층 게이트 구조의 MOSFET로 이루어지는 불휘발성 기억 소자를 메모리 셀로 사용하고 있으며, 부유 게이트의 고정 전하량을 변화시킴으로써 MOSFET의 임계치 전압을 변화시켜서 정보를 기억할 수 있다.
이러한 플래시 메모리에 있어서는 메모리 셀에의 기입·소거 동작에 의한 임계치의 변화가 메모리 셀끼리는 물론 동일 메모리 셀이어도 동작마다 변동을 갖기 때문에, 기입·소거 후의 메모리 셀의 임계치는 임의의 범위에 분포하게 된다. 또한, 1회의 기입·소거 동작에서는 원하는 레벨까지 메모리 셀의 임계치를 변화시킬 수 없는 메모리 셀이 존재하는 경우도 있다. 그래서, 플래시 메모리에서는 일반적으로, 내부에 스테이터스 레지스터를 구비하고, 기입이나 소거를 정상적으로 행할 수 없었던 경우에 기입 에러나 소거 에러로서 기억하도록 구성되는 경우가 많다.
그리고, 플래시 메모리에 기입, 소거를 지시하는 CPU 측에서는 상기 스테이터스 레지스터를 참조하여, 에러가 있었던 메모리 셀을 포함하는 섹터를 불량 섹터로서 등록하고, 이후 데이터의 유효 기억 영역에서 제외하는 등의 처리를 행하고 있었다.
그러나, 상기 에러가 발생한 메모리 셀에는 기입, 소거를 몇 번 행해도 원하는 레벨까지 임계치를 변화시킬 수 없는 것도 있지만, 한 번 소거 상태로 하고 나서 재차 기입을 행하면 정상적으로 기입을 행할 수 있는 것(이하, 이를 우발적인 불량이라 함)도 많다. 특히, 하나의 메모리 셀에 2비트 이상의 데이터를 기억시키는 다치의 플래시 메모리에 있어서는 각 기억 정보에 대응되는 임계치의 범위가 2치의 경우에 비하여 좁기 때문에, 상기와 같은 우발적인 불량이 발생하기 쉽다.
그런데, 종래의 플래시 메모리에 있어서는 기입 에러가 발생한 비트를 갖는 섹터의 상세한 에러 상태가 스테이터스 레지스터에 반영되어 있지 않았다. 그 때문에, 에러가 발생한 섹터는 전부 불량 섹터로서 등록되고, 유효 기억 영역에서 벗어나 메모리 전체로서의 기억 용량이 적어진다. 또한, 기입 에러가 발생하면 다른 섹터와 교체하는 대체 섹터 처리가 행해지기 때문에, 총 기입 소요 시간이 길어진다고 하는 과제가 있는 것이 명백해졌다.
본 발명의 목적은 플래시 메모리와 같은 전기적으로 기입, 소거 가능한 불휘발성 반도체 기억 장치를 이용한 시스템에 있어서, 우발적인 기입 에러에 의해 유효한 기억 용량이 감소하는 것을 방지하고, 시스템으로서 이용할 수 있는 기억 용량을 증대시키는데 있다.
본 발명의 다른 목적은 플래시 메모리와 같은 전기적으로 기입, 소거 가능한 불휘발성 반도체 기억 장치를 이용한 시스템에 있어서, 대체 섹터 처리가 행해지는 횟수를 줄여서, 총 기입 소요 시간을 단축할 수 있도록 하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
도 1은 본 발명의 기억 시스템에 이용되는 불휘발성 반도체 기억 장치로서의 플래시 메모리의 일례를 나타내는 블록도.
도 2는 본 실시예의 플래시 메모리의 메모리 어레이의 개략 구성을 나타내는 회로 구성도.
도 3은 메모리 셀에 2치 데이터를 기억하는 경우와, 4치 데이터를 기억하는 경우의 임계치의 분포를 나타내는 설명도.
도 4는 도 1의 플래시 메모리에 있어서의 스테이터스 레지스터의 내용의 출력 타이밍을 나타내는 타이밍차트.
도 5는 본 실시예의 플래시 메모리에 있어서의 기입 처리 및 스테이터스 레지스터의 각 비트의 구체적인 설정 순서를 나타내는 흐름도.
도 6은 도 5의 흐름도에 따른 기입 처리에 있어서의 메모리 셀 임계치의 변화와 검증 전압과의 관계를 나타내는 설명도.
도 7은 도 1의 플래시 메모리에 있어서 2치 데이터를 기입하는 경우에 있어서의 기입 처리 및 스테이터스 레지스터의 각 비트의 구체적인 설정 순서를 나타내는 흐름도.
도 8은 도 1의 플래시 메모리를 이용한 본 발명에 따른 기억 시스템의 일 실시예를 나타내는 블록도.
도 9는 도 8의 기억 시스템에 있어서 플래시 컨트롤러에 의해 플래시 메모리에 데이터를 기입하는 경우에 있어서의 기입 제어의 구체적인 순서의 일례를 나타내는 흐름도.
도 10은 플래시 컨트롤러에 의해 플래시 메모리에 기입 명령을 입력할 때의 신호의 타이밍을 나타내는 타이밍차트.
도 11은 플래시 컨트롤러에 의해 플래시 메모리에 재기입 명령을 입력할 때의 신호의 타이밍을 나타내는 타이밍차트.
도 12는 플래시 컨트롤러에 의해 플래시 메모리의 관리 영역에 기입되어 있는 데이터(MGM 코드)를 소거하는 명령을 입력할 때의 신호의 타이밍을 나타내는 타이밍차트.
도 13은 플래시 컨트롤러에 의해 플래시 메모리의 대체 섹터의 관리 영역에 기입되어 있는 데이터를 판독하는 명령을 입력할 때의 신호의 타이밍을 나타내는 타이밍차트.
도 14는 플래시 컨트롤러에 의해 플래시 메모리의 대체 섹터의 관리 영역에 데이터를 기입하는 명령을 입력할 때의 신호의 타이밍을 나타내는 타이밍차트.
도 15는 플래시 메모리를 이용한 본 발명에 따른 기억 시스템의 다른 실시예를 나타내는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 어레이
11 : 센스 래치
12a, 12b : 데이터 래치
13a, 13b : X 디코더
21 : 데이터 변환 회로
22 : 내부 전원 회로
23a, 23b : 메인 증폭기 회로
24 : 입력 버퍼 회로
25 : 출력 버퍼 회로
26 : 어드레스 버퍼 회로
27 : 어드레스 카운터
28 : 입출력 전환 스위치
29 : R/B 신호 출력 버퍼
30 : 제어 회로
FLM : 플래시 메모리
F-CNT : 플래시 컨트롤러
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 불휘발성 반도체 기억 장치 칩 내부의 스테이터스 레지스터에, 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 비트를 설치하고, 상기 불휘발성 반도체 장치에 대한 기입 명령을 행하는 제어 장치는 상기 스테이터스 레지스터의 상기 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하도록 한 것이다.
보다 구체적으로는 복수의 불휘발성 메모리 셀로 이루어지는 기억 영역과 내부 상태를 나타내는 스테이터스 레지스터와 상기 스테이터스 레지스터 중 적어도 일부의 내용을 출력할 수 있는 외부 단자를 구비한 불휘발성 반도체 기억 장치와, 상기 불휘발성 반도체 기억 장치에 대한 기입 명령 및 기입 불량의 영역의 처리를 행하는 제어 장치를 포함하는 기억 시스템에 있어서, 상기 스테이터스 레지스터에는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 설치하고, 상기 제어 장치는 상기 제1 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하도록 구성하였다.
상기한 수단에 따르면, 스테이터스 레지스터의 내용을 판독하여 비트의 상태에 따라 재기입을 행함으로써 한 번 이상(異常)을 나타낸 메모리 셀이어도 정상적인 기입을 행할 수 있는 기회가 증가하고, 이에 따라 우발적인 기입 에러에 의해 유효한 기억 용량이 감소하는 것을 방지할 수 있게 된다.
또한, 상기 스테이터스 레지스터에는 기입이 정상적으로 종료했는지의 여부를 나타내는 제2 비트를 설치하고, 상기 제어 장치는 상기 제2 비트가 기입이 정상적으로 종료하지 않은 것을 나타내고 있는 경우에 상기 제1 비트의 상태에 따른 재차의 기입 명령을 행하도록 한다. 이에 따라, 기입이 정상적으로 종료하고 있는 경우에는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 체크하지 않고 즉시 기입을 종료할 수 있다.
또한, 상기 스테이터스 레지스터에는 칩의 외부로부터 액세스가 가능한지의 여부를 나타내는 제3 비트를 설치하고, 상기 제어 장치는 상기 제3 비트가 외부로부터의 액세스가 가능한 것을 나타내고 있는 경우에 상기 제1 비트의 상태에 따른 재차의 기입 명령을 행한다. 이에 따라, 스테이터스 레지스터의 내용을 판독함으로써 불휘발성 반도체 기억 장치가 액세스가 가능한 상태에 있는지의 여부를 정확하게 알 수 있다.
또한, 상기 스테이터스 레지스터는 칩의 외부로부터 액세스가 가능한지의 여부를 나타내는 제3 비트를 구비하고, 상기 불휘발성 반도체 기억 장치는 상기 제3 비트의 상태를 반영하는 외부 단자를 구비하고, 상기 제어 장치는 상기 외부 단자의 신호가 외부로부터의 액세스가 가능함을 나타내고 있는 경우에 상기 제1 비트의 상태에 따른 재차의 기입 명령을 행하도록 한다. 이에 따라, 제어 장치는 외부 단자의 신호를 감시함으로써, 스테이터스 레지스터의 내용을 판독하지 않고 불휘발성 반도체 장치 내에서의 기입 동작이 종료한 것을 알 수 있어, 불필요한 대기 시간을 줄여서 총 기입 시간을 단축할 수 있다.
또한, 상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하는 기능을 갖고, 상기 제1 비트의 상태에 기초한 재기입에 의해 정상 기입을 할 수 없었던 경우에 해당 정상 기입을 할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하도록 한다. 이에 따라, 우발적인 기입 에러에 의해 유효한 기억 용량이 감소하는 것을 방지할 수 있음과 함께, 재기입에 의해서도 정상 기입을 행할 수 없었던 기억 영역은 불량 기억 영역으로서 다른 정상적인 기억 영역으로 치환할 수 있게 된다.
또한, 상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하는 기능을 갖고, 상기 제1 비트가 제1 상태로 되어 있는 것에 기초하여 행해진 재기입에 의해 정상 기입을 할 수 없었던 경우 및 상기 제2 비트가 기입이 정상적으로 종료하지 않은 것을 나타내고, 또한 상기 제1 비트가 제2 상태에 있는 경우에, 해당 정상 기입을 할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하도록 한다. 이에 따라, 우발적인 기입 에러와 우발적이지 않은 기입 에러를 구별할 수 있어, 우발적이지 않은 기입 에러 시에는 즉시 다른 정상적인 기억 영역으로 치환할 수 있게 되어, 총 기입 시간이 단축된다.
또한, 상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환할 때, 상기 기입을 정상적으로 행할 수 없었던 기억 영역의 일부에 불량 기억 영역인 것을 나타내는 정보를 기입하도록 한다. 이에 따라, 잘못된 정보의 판독을 회피할 수 있음과 함께, 불량 해석에도 이용할 수 있다.
또한, 상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환할 때, 상기 다른 기억 영역에 기억되어 있는 정보를 판독하여 불량 기억 영역인지의 여부를 판정하여 치환을 행하도록 한다. 이에 따라, 불필요한 기입 동작을 생략할 수 있어, 총 기입 시간을 단축할 수 있음과 함께, 불필요한 소비 전력도 줄일 수 있다.
또한, 상기 제어 장치는 상기 제1 비트의 상태에 따른 재차의 기입 명령을 소정 횟수 행해도 기입을 정상적으로 행할 수 없었던 경우에 해당 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하도록 한다. 이에 따라, 실수로 우발적 기입 에러로 판정되어 재기입 동작을 반복하는 무한 루프(endless loop)에 들어가거나, 기입 소요 시간이 비정상적으로 길어지는 것을 회피할 수 있다.
또한, 상기 스테이터스 레지스터의 내용은 상기 제어 장치로부터 공급되는 복수의 제어 신호가 소정의 조합으로 되었을 때, 외부 단자로 출력되도록 한다. 이에 따라, 제어 장치는 제어 신호의 출력이라는 간단한 처리를 행하는 것만으로 신속하게 스테이터스 레지스터의 내용을 알 수 있다.
본원의 제2 발명은 복수의 불휘발성 메모리 셀로 이루어지는 기억 영역과 내부 상태를 나타내는 스테이터스 레지스터와 상기 스테이터스 레지스터 중 적어도 일부의 내용을 출력할 수 있는 외부 단자를 구비한 불휘발성 반도체 기억 장치와, 상기 불휘발성 반도체 기억 장치에 대한 액세스를 행하는 제어 장치를 포함하는 데이터 처리 시스템에 있어서, 상기 스테이터스 레지스터에는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 구비하고, 상기 제어 장치는 상기 제1 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하도록 한 것이다.
상기한 수단에 따르면, 제어 장치가 스테이터스 레지스터의 내용을 판독하여 비트의 상태에 따라 재기입 명령을 행함으로써 한 번 이상(異常)을 나타낸 기억 영역이어도 정상적인 기입을 행할 수 있는 기회가 증가하고, 이에 따라 우발적인 기입 에러에 의해 시스템의 유효한 기억 용량이 감소하는 것을 방지할 수 있다.
본원의 제3 발명은 복수의 불휘발성 메모리 셀로 이루어지는 기억 영역과 내부 상태를 나타내는 스테이터스 레지스터와 상기 스테이터스 레지스터 중 적어도 일부의 내용을 출력할 수 있는 단자를 구비한 불휘발성 반도체 기억 회로와, 상기 불휘발성 반도체 기억 회로에 대한 기입 명령 및 기입 불량의 영역의 처리를 행하는 제어 회로를 포함하는 기억 장치와, 상기 기억 장치에 대한 액세스를 행하는 데이터 처리 장치를 포함하는 데이터 처리 시스템에 있어서, 상기 스테이터스 레지스터에는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 설치하고, 상기 제어 회로는 상기 제1 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하도록 한 것이다.
상기한 수단에 따르면, 제어 회로가 스테이터스 레지스터의 내용을 판독하여 비트의 상태에 따라 재기입을 행함으로써 한 번 이상(異常)을 나타낸 기억 영역이어도 정상적인 기입을 행할 수 있는 기회가 증가하고, 이에 따라 우발적인 기입 에러에 의해 시스템의 유효한 기억 용량이 감소하는 것을 방지할 수 있음과 함께, 데이터 처리 장치의 부담이 적어진다.
〈실시예〉
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 기억 시스템에 이용되는 불휘발성 반도체 기억 장치로서의 플래시 메모리의 일례의 블록도를 나타낸다. 특별히 제한되지 않지만, 도 1의 플래시 메모리는 하나의 메모리 셀에 2비트의 데이터를 기억할 수 있는 다치 메모리로서 구성되고, 단결정 실리콘과 같은 1개의 반도체 칩 상에 형성된다. 도 1의 플래시 메모리의 특징은 기입 동작에 의해 우발적인 불량이 발생한 경우, 그것이 스테이터스 레지스터에 반영되도록 구성되어 있다는 점에 있다. 이하, 이 점을 포함해서, 실시예의 플래시 메모리의 구성을 설명한다.
특별히 제한되는 것은 아니지만, 도 1의 플래시 메모리에서는 메모리 어레이가 두 개의 매트로 구성되고, 두 개의 매트 사이에 각 매트 내의 비트선 BL에 접속되어 판독 신호의 증폭 및 래치를 행하는 센스/래치 회로(이하, 센스 래치라 하고, 도면에도 SLT라고 기재함)가 배치되어 있다. 또한, 매트의 외측, 즉 비트선 BL을 사이에 두고 센스/래치 회로 SLT와 반대측에 각각 기입, 판독 데이터를 일시적으로 보유하기 위한 래치 회로가 배치되어 있다. 이하, 이 래치 회로를 데이터 래치라 하고, 도면에는 DLT라고 기재한다.
도 1에 있어서, 참조 부호(10)는 두 개의 메모리 매트 MAT-U, MAT-D로 구성된 메모리 어레이, 참조 부호(11)는 메모리 매트 MAT-U, MAT-D 사이에 배치된 센스/래치 회로(이하, 센스 래치라 하고, 도면에는 SLT라고 기재함)이다. 메모리 매트 MAT-U, MAT-D에는 각각, 부유 게이트와 컨트롤 게이트를 갖는 2중 게이트 구조의 MOSFET에 의해 구성된 메모리 셀이 매트릭스형으로 배치되고, 동일 행의 메모리 셀의 컨트롤 게이트는 연속해서 형성되어 워드선 WL을 구성하고, 동일 열의 메모리 셀의 드레인은 공통의 비트선 BL에 접속 가능하게 되어 있다.
메모리 어레이(10)에는 각 메모리 매트 MAT-U, MAT-D에 대응하여 각각 X계 어드레스 디코더(워드 디코더: 13a, 13b)가 설치되어 있다. 상기 디코더(13a, 13b)에는 디코드 결과에 따라 각 메모리 매트 내의 1개의 워드선 WL을 선택 레벨로 구동하는 워드 드라이브 회로가 포함된다.
참조 번호(21)는 4치, 즉 메모리 셀의 임계치를 4단계로 바꾸어 정보를 기억하는 경우에 외부로부터 입력된 기입 데이터를 2비트마다 4치 데이터(3비트)로 변환하는 데이터 변환 회로이다. 상기 데이터 변환 회로(21)에서 변환된 기입 데이터나 메모리 셀로부터의 판독 데이터를 보유하는 데이터 래치 열(DLT: 12a, 12b)이 메모리 매트의 외측(도면에서는 상하)에 각각 배치되어 있다. 4치 기억의 경우에 데이터 변환 회로(21)에서 변환된 3비트의 기입 데이터는 데이터 래치 열(12a, 12b)과 센스 래치 열(STL: 11)로 배분하여 보유된다. 판독 시에는 메모리 셀로부터 판독된 데이터는 데이터 래치 열(12a, 12b)과 센스 래치(11)에 보유되고, 적절하게 논리 연산됨으로써 2비트의 데이터로 역 변환된다.
Y계 어드레스 디코더 회로 및 이 디코더에 의해 선택적으로 온, 오프되어 상기 데이터 변환 회로(21)로부터의 데이터를 대응하는 센스 래치에 전송시키는 컬럼 스위치는 데이터 래치 열(12a, 12b)과 일체적으로 구성되어 있다. 도 1에서는 이 Y계 디코더 회로와 컬럼 스위치와 데이터 래치 회로가 하나의 기능 블록(DLT)으로 도시되어 있다.
도 1의 플래시 메모리는 특별히 제한되지 않지만, 외부의 컨트롤 장치로부터 제공되는 커맨드(명령)를 해석하여 해당 커맨드에 대응한 처리를 실행하기 위해서 메모리 내부의 각 회로에 대한 제어 신호를 순차 형성하여 출력하는 제어 회로(시퀀서: 30)를 구비하고 있으며, 커맨드가 제공되면 그것을 해독하여 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 제어 회로(30)는 예를 들면 커맨드를 실행하는 데 필요한 일련의 마이크로 명령군이 저장된 ROM(Read Only Memory: 31)을 구비하고, 마이크로 명령이 순차적으로 실행되어 칩 내부의 각 회로에 대한 제어 신호를 형성하도록 구성된다. 또한, 제어 회로(30)는 내부 상태를 반영하는 스테이터스 레지스터(32)를 구비하고 있다.
또한, 도 1의 다치 플래시 메모리에는 기입 또는 소거에 사용되는 고전압을 발생하는 내부 전원 회로(22)나, 메모리 어레이(10)로부터 판독된 신호를 증폭하는 메인 증폭기 회로(23a, 23b), 외부로부터 입력되는 기입 데이터 신호 및 커맨드를 입력하는 입력 버퍼 회로(24), 메모리 어레이로부터 판독된 데이터 신호 및 상기 스테이터스 레지스터(32)의 내용을 외부로 출력하기 위한 출력 버퍼 회로(25), 외부로부터 입력되는 어드레스 신호를 수신하는 어드레스 버퍼 회로(26), 입력되는 어드레스 신호를 수신하고 카운트 업 동작하여 Y계 어드레스를 발생하는 어드레스 카운터(27) 등이 설치되어 있다. 상기 입력 버퍼 회로(24), 출력 버퍼 회로(25) 및 어드레스 버퍼 회로(26)는 전환 스위치(28)를 통해 공통의 입출력 단자 I/O0∼ I/O7에 접속되어 있으며, 시분할적으로 데이터나 커맨드, 어드레스 신호를 입출력하도록 구성되어 있다.
상기 내부 전원 회로(22)는 기입 전압 등의 기준이 되는 전압을 발생하는 기준 전원 발생 회로나 외부로부터 공급되는 전원 전압 Vcc에 기초하여 기입 전압, 소거 전압, 판독 전압, 검증 전압 등 칩 내부에서 필요한 전압을 발생하는 내부 전원 발생 회로, 메모리의 동작 상태에 따라 이들 전압 중에서 원하는 전압을 선택하여 워드 디코더(13a, 13b) 등에 공급하는 전원 전환 회로, 이들 회로를 제어하는 전원 제어 회로 등으로 이루어진다. 또, 도 1에 있어서, 참조 번호(41)는 외부로부터 전원 전압 Vcc가 인가되는 전원 전압 단자, 참조 번호(42)는 동일하게 접지 전위 Vss가 인가되는 전원 전압 단자(접지 단자)이다.
외부의 컨트롤 장치로부터 상기 플래시 메모리에 입력되는 제어 신호로서는 예를 들면 리세트 신호 RES나 칩 선택 신호 CE, 기입 제어 신호 WE, 출력 제어 신호 OE, 커맨드 또는 데이터 입력인지 어드레스 입력인지를 나타내기 위한 커맨드 인에이블 신호 CDE, 시스템 클럭 SC 등이 있다. 커맨드와 어드레스는 커맨드 인에이블 신호 CDE와 기입 제어 신호 WE에 따라, 입력 버퍼 회로(24)와 어드레스 버퍼 회로(26)에 각각 받아들이고, 기입 데이터는 커맨드 인에이블 신호 CDE가 커맨드 또는 데이터 입력을 나타내고 있을 때, 시스템 클럭 SC가 입력됨으로써 이 클럭에 동기하여 입력 버퍼 회로(24)에 저장된다. 또한, 상기 플래시 메모리에는 메모리 내부의 상태를 반영하는 스테이터스 레지스터(32)의 소정의 비트에 따라, 외부로부터 액세스가 가능한지의 여부를 나타내는 레디·비지 신호 R/B를 외부 단자(43)로 출력하는 출력 버퍼(29)가 설치되어 있다.
도 2는 상기 플래시 메모리의 메모리 어레이(10)의 개략 구성을 나타낸다.메모리 어레이(10) 내에는 복수의 메모리 셀 MC가 매트릭스형으로 배치되고, 동일 행의 메모리 셀의 컨트롤 게이트가 접속된 워드선 WL과, 동일 열의 메모리 셀의 드레인이 접속된 비트선 BL은 교차하는 방향으로 배치되고, 각 메모리 셀의 소스는 접지 전위를 제공하는 공통 소스선 SL에 접속되어 있다. 소스선 SL에는 스위치 SW가 설치되어 있으며, 기입 시에 메모리 셀의 소스를 오픈 상태로 할 수 있도록 되어 있다.
각 비트선 BL의 일단에는 비트선의 전위를 증폭하는 감지 증폭기 기능과 데이터의 보유 기능을 갖는 센스 래치 회로(11)가 비트선마다 접속되고, 각 비트선 BL의 타단에는 데이터의 보유 기능을 갖는 데이터 래치 회로[12a(12b)]가 비트선마다 접속되어 있다. 이 데이터 래치 회로[12a(12b)]는 다치 메모리로서 동작할 때에 선택 메모리 셀의 임계치를 단계적으로 변화시키기 위한 데이터를 보유하는데 사용된다.
또한, 센스 래치 회로(11)나 데이터 래치 회로[12a(12b)]는 대응하는 비트선과 전기적으로 접속하거나 분리하기 위한 스위치 소자나 비트선을 방전하는 수단을 포함한다. 센스 래치 회로(11)에는 비트선 상의 데이터의 논리를 반전시키기 위한 반전 회로가 설치되어 있어도 좋다. 이러한 스위치 소자나 반전 회로를 구비함으로써, 4치 기억의 경우에, 메모리 셀로부터 판독 레벨을 바꾸어 판독된 데이터끼리 비트선 상에서 유선 연산함으로써 메모리 어레이 내에서 2비트 데이터로의 데이터 변환을 행할 수 있다.
특별히 제한되는 것은 아니지만, 상기 플래시 메모리는 각 메모리 셀에 2치데이터를 기억하거나, 4치 데이터를 기억할 수 있도록 구성되어 있다. 도 3의 (a), (b)는 각각 메모리 셀에 2치 데이터를 기억하는 경우와, 4치 데이터를 기억하는 경우의 임계치의 분포가 도시되어 있다. 2치 데이터를 기억하는 경우, 기억 데이터 "1"에 대응하는 메모리 셀의 임계치는, 예를 들면 4.3V±0.7V와 같은 범위에 포함되도록 검증 전압 Vwvh, Vwvl이 설정된다. 또한, 기억 데이터 "0"에 대응하는 메모리 셀의 임계치는, 예를 들면 1.5V±0.7V와 같은 범위에 포함되도록 검증 전압 Vevh, Vevl이 설정된다. 그리고, 판독 전압 Vr은 중간의 2.9V와 같은 레벨이 된다.
4치 데이터를 기억하는 경우, 기억 데이터 "11"에 대응하는 메모리 셀의 임계치는 예를 들면 4.8V 이상이 되도록 기입 검증 전압 VWV4가 설정된다. 또한, 기억 데이터 "10"에 대응하는 메모리 셀의 임계치는, 예를 들면 3.6V±0.4V, 기억 데이터 "01"에 대응하는 메모리 셀의 임계치는, 예를 들면 2.2V±0.4V, 기억 데이터 "00"에 대응하는 메모리 셀의 임계치는, 예를 들면 1.0V±0.4V와 같은 범위에 각각 포함되도록 기입 검증 전압 VWE3, VWV3, VWE2, VWV2, VWE1, VWV1이 설정된다. 그리고, 4치의 판독 전압 Vr1, Vr2, Vr3은 각각 1.5V, 2.9V, 3.8V와 같은 레벨이 된다.
특별히 제한되지 않지만, 상기 플래시 메모리에 있어서는 기입 시에 워드선 WL(컨트롤 게이트)에 플러스의 고전압(예를 들면, +16V)을 인가하여 FN 터널 현상을 이용하여 메모리 셀의 부유 게이트에 마이너스의 전하를 주입하여 그 임계치를 높게 한다. 그 때문에, 비트선 BL에는 기입 데이터에 따라 임계치를 높게 하고자하는 메모리 셀(예를 들면, 데이터 "1")이 접속된 비트선은 프리차지되지 않고, 즉 0V가 된다. 한편, 임계치를 높이고 싶지 않은 메모리 셀(예를 들면, 데이터 "0")이 접속된 비트선 BL은 5.5V로 프리차지된다. 또, 기입 시, 각 선택 메모리 셀의 소스는 부유(오픈)가 된다. 데이터 소거 시에는 워드선 WL(컨트롤 게이트)에 마이너스의 고전압(예를 들면, -16V)을 인가함과 함께 비트선 BL 및 소스선 SL에 0V를 인가하여 FN 터널 현상에 의해 메모리 셀의 부유 게이트로부터 마이너스의 전하를 방출하여 그 임계치를 낮게 하도록 구성되어 있다.
표 1에, 상기 플래시 메모리에 있어서의 스테이터스 레지스터(32)의 구성예를 나타낸다.
정의 "0" "1"
B7 Ready/Busy Busy Ready
B6 Retry Check - Retry
B5 Erase Check Pass Fail
B4 Program Check Pass Fail
B3 Reserved - -
B2 Reserved - -
B1 Reserved - -
B0 Reserved - -
표 1에 도시되어 있는 바와 같이 스테이터스 레지스터(32)는 비트 B7∼비트 B0의 8비트로 구성되어 있으며, 이 중 비트 B7은 칩의 내부 제어 상태를 나타내는 비트(이하, R/B 비트라 기재함), 비트 B6은 재기입을 행했는지의 여부를 나타내는 비트(이하, 재시도 체크 비트라 함), 비트 B5는 소거 결과를 나타내는 비트(이하, 소거 체크 비트라 함), 비트 B4는 기입 결과를 나타내는 비트(이하, 기입 체크 비트라 함), 비트 B3∼비트 B0은 예비 비트이다.
구체적으로는 비트 B7이 논리 "0"일 때는 칩이 동작 상태에 있어서 외부로부터의 액세스가 불능임을 나타내고, 또한 비트 B7이 "1"일 때는 칩 내부가 대기 상태에 있어서 외부로부터의 액세스가 가능함을 나타내고 있다. 또한, 비트 B6이 논리 "0"일 때는 재기입을 행하지 않은 것을 나타내고, 비트 B6이 "1"일 때는 재기입을 행한 것을 나타내고 있다. 또한, 비트 B5가 논리 "0"일 때는 정상적으로 소거가 종료한 것을 나타내고, 비트 B5가 "1"일 때는 정상적으로 소거가 종료하지 않은 것을 나타내고 있다. 또한, 비트 B4가 논리 "0"일 때는 정상적으로 기입이 종료한 것을 나타내고, 비트 B4가 "1"일 때는 정상적으로 기입이 종료하지 않은 것을 나타내고 있다.
상기 스테이터스 레지스터(32)의 비트 B7∼B0 중 R/B 비트 B7의 상태는 항상 버퍼(29)에 의해 외부 단자(43)로 출력됨과 함께, 예를 들면 도 4에 도시한 바와 같이 외부로부터 공급되는 칩 인에이블 신호 /CE와 아웃 인에이블 신호 /OE가 로우 레벨로 어서트되면 비트 B7∼B0의 모든 상태가 입출력 단자 I/O7∼I/O0으로부터 출력된다. 또한, 스테이터스 레지스터(32)의 각 비트 B7∼B0의 설정은 제어 회로(30)에 의해 각 제어 상황에 따라 순차적으로 설정된다. 다음으로, 상기 스테이터스 레지스터(32)의 각 비트 B7∼B0로의 비트의 구체적인 설정 순서를, 기입을 예로 들어 도 5를 참조하면서 설명한다.
도 5의 흐름도는 외부의 컨트롤 장치로부터 플래시 메모리에 대하여 기입 커맨드가 입력됨으로써 개시된다. 제어 회로(30)는 입력된 커맨드를 해독하여 기입 커맨드인 것을 인지하면, 기입 어드레스 및 기입 데이터의 수신 등의 준비 처리(단계 S1)를 행한 후, 도 6의 (a)에 도시한 바와 같이 기입 대상의 섹터(이하, 선택 섹터라 함)의 메모리 셀을 전부 일단 소거 상태(데이터 "00"에 대응한 가장 임계치가 낮은 상태)로 한다(단계 S2). 상기 스테이터스 레지스터(32)의 R/B 비트 B7의 논리 "0"의 설정은 상기 단계 S1의 기입 준비 처리 중에서 행해진다.
다음으로, 선택 섹터 내의 모든 메모리 셀의 임계치 Vth가 소거 검증 전압 VWE1보다 낮게 되어 있는지 판정한다(단계 S3). 그리고, 1개라도 VWE1보다 높은 임계치의 메모리 셀이 있을 때는 단계 S18로 점프하여 기입 체크 비트를 논리 "1"로 설정하고, 또한 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다.
한편, 단계 S3에서 모든 메모리 셀의 임계치 Vth가 VWE1보다 낮게 되어 있다고 판정했을 때는 단계 S4로 이행하여 미약한 기입을 행하여 임계치가 지나치게 내려간 메모리 셀의 임계치를 올려 준다. 계속해서, 선택 섹터 내의 모든 메모리 셀의 임계치 Vth가 기입 검증 전압 VWV1보다 높게 되어 있는지 판정한다(단계 S5). 그리고, 1개라도 VWV1보다 낮은 임계치의 메모리 셀이 있을 때는 단계 S18로 점프하여 기입 체크 비트를 논리 "1"로 설정하고, 또한 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다.
상기 단계 S5에서 모든 메모리 셀의 임계치 Vth가 검증 전압 VWV1 보다 높게 되어 있다고 판정하면 단계 S6으로 진행하고, 재차 모든 메모리 셀의 임계치 Vth가 소거 검증 전압 VWE1보다 낮게 되어 있는지 판정하여 1개라도 VWV1보다 낮은 임계치의 메모리 셀이 있을 때는 단계 S18로 점프하여 기입 체크 비트를 논리 "1"로 설정하고, 또한 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다.
한편, 단계 S6에서 모든 메모리 셀의 임계치 Vth가 VWE1보다 낮게 되어 있다고 판정했을 때는 단계 S7로 이행하여 도 6의 (b)와 같이 데이터 "11"을 기입하는 메모리 셀, 즉 임계치를 가장 높게 하고자 하는 메모리 셀을 대상으로 한 기입(레벨 4의 기입이라 함)을 행한다. 이러한 선택적인 기입은 임계치를 올리고자 하는 메모리 셀이 접속된 비트선은 0V에 프리차지하고, 임계치를 올리고 싶지 않은 메모리 셀이 접속된 비트선은 5.5V와 같은 전위로 프리차지하고 나서 선택 워드선에 고전압을 인가함으로써 가능하다. 이어서, 선택 섹터 내의 모든 메모리 셀의 임계치 Vth가 기입 검증 전압 VWV4보다 높게 되어 있는지 판정한다(단계 S8). 그리고, 1개라도 VWV4보다 낮은 임계치의 메모리 셀이 있을 때는 단계 S18로 점프하여 기입 체크 비트를 논리 "1"로 설정하고, 또한 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다.
상기 단계 S8에서 모든 메모리 셀의 임계치 Vth가 VWE4보다 높게 되어 있다고 판정했을 때는 단계 S9로 이행하여 도 6의 (c)와 같이 데이터 "10"을 기입하는 메모리 셀, 즉 임계치를 2번째로 높게 하고자 하는 메모리 셀을 대상으로 한 기입(레벨 3의 기입이라 함)을 행한다. 이어서, 선택 섹터 내의 모든 메모리 셀의 임계치 Vth가 기입 검증 전압 VWV3보다 높게 되어 있는지 판정한다(단계 S10). 그리고, 1개라도 VWV3보다 낮은 임계치의 메모리 셀이 있을 때는 단계 S18로 점프하여 기입 체크 비트를 논리 "1"로 설정하고, 또한 단계 S20에서 R/B 비트 B7을 논리"1"로 설정하고 기입 처리를 종료한다.
상기 단계 S10에서 모든 메모리 셀의 임계치 Vth가 VWE3보다 높게 되어 있다고 판정했을 때는 단계 S11로 이행하여 도 6의 (d)와 같이 데이터 "01"을 기입하는 메모리 셀, 즉 임계치를 3번째로 높게 하고자 하는 메모리 셀을 대상으로 한 기입(레벨 2의 기입이라 함)을 행한다. 이어서, 선택 섹터 내의 모든 메모리 셀의 임계치 Vth가 기입 검증 전압 VWV2보다 높게 되어 있는지 판정한다(단계 S12). 그리고, 1개라도 VWV2보다 낮은 임계치의 메모리 셀이 있을 때는 단계 S18로 점프하여 기입 체크 비트 B4를 논리 "1"로 설정하고, 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다.
상기 단계 S12에서 모든 메모리 셀의 임계치 Vth가 VWE2보다 높게 되어 있다고 판정했을 때는 단계 S13∼S15로 이행하여 도 6의 (e)와 같이 레벨 3의 기입을 행한 메모리 셀의 임계치가 검증 전압 VWE3보다 낮게 되어 있는지, 레벨 2의 기입을 행한 메모리 셀의 임계치가 검증 전압 VWE2보다 낮게 되어 있는지, 기입을 행하지 않은 메모리 셀의 임계치가 검증 전압 VWE1보다 낮게 되어 있는지, 각각 판정한다. 이러한 판정은 데이터 래치 회로에 보유되어 있는 기입 데이터를 이용하여 비트선을 프리차지하고 나서 판독 동작을 행할 수 있다.
그리고, 단계 S13∼S15의 판정으로 전부 검증 전압을 만족하고 있을 때는 단계 S16으로 이행하여 기입 체크 비트를 "0"으로 설정하고 나서 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다. 한편, 단계 S13∼S15의 판정에서 1개라도 검증 전압을 만족하지 않는 메모리 셀이 있었을 때는 단계 S17로점프하여 기입 처리 횟수가 「n」(n은 0 또는 플러스의 정수로, 일반적으로는 「1」이 됨) 이하인지의 여부를 판정하고, 「n」 이하일 때는 단계 S2로 되돌아가 상기 동작을 반복하여 재기입 처리를 행한다. 또한, 재기입을 행해도 단계 S13∼S15의 판정에서 1개라도 검증 전압을 만족하지 않는 메모리 셀이 있었을 때는 단계 S17로부터 단계 S19로 점프하여 재시도 체크 비트 B6을 논리 "1"로 설정하고, 또한 단계 S20에서 R/B 비트 B7을 논리 "1"로 설정하고 기입 처리를 종료한다. n을 「0」으로 하여 재기입 처리를 행하지 않고 재시도 체크 비트 B6을 논리 "1"로 설정하도록 해도 좋다.
도 7은 도 1의 플래시 메모리의 메모리 어레이에 4치가 아닌 통상의 2치 데이터를 기입하는 경우의 순서를 나타낸다. 이 경우에도 스테이터스 레지스터(32)의 각 비트 B7∼B0이 의미하는 내용은 동일하고, 표 1에 도시된 바와 같다.
도 7의 흐름도와 도 5의 흐름도와의 차이는 도 7의 흐름도에서는 도 5의 흐름도에 있어서의 단계 S9∼S14, S23∼S26이 생략되어 있다는 점과, 단계 S8에 있어서의 검증 전압 VWV4'와 단계 S15에 있어서의 검증 전압 VWE1'이 다치인 경우의 도 5의 흐름도에 비하여 완화하게 되어 있다(VWV4<VWV4', VWE1<VWE1')는 점이다.
이상 설명한 바와 같이 상기 플래시 메모리는 스테이터스 레지스터(32)에 재시도 체크 비트 B6이 설치되고, 그 비트의 상태를 외부로부터 알 수 있도록 구성되어 있기 때문에, 외부의 컨트롤 장치는 재시도 체크 비트 B6을 판독하여 그것이 "1", 즉 재시도 상태를 나타내고 있을 때는 재차 기입 커맨드와 어드레스, 데이터를 제공하여 재기입을 행함으로써, 종래는 불량 섹터로서 등록하여 유효 기억 영역에서 벗어난 섹터를 유효하게 이용할 수 있게 된다.
즉, 전술한 바와 같은 기입, 소거 방식을 취하는 플래시 메모리에서는 기입 후 검증 동작에서 임계치 분포의 하한 판정(Vth>VWV)에서 불량으로 판정되는 경우에는 재현성이 있는 불량인 것이 많은 반면, 기입 후 검증 동작에서 임계치 분포의 상한 판정(Vth<VWE)에서 불량으로 판정되는 경우에는 재현성이 없는 우발적 불량인 것이 많은 것을 경험적으로 알 수 있다. 그리고, 이러한 경우, 상기 실시예에서는 재시도 체크 비트 B6에 "1"이 세트되기 때문에, 기입 에러가 발생해도 비트 B6이 재시도 상태를 도시한 바와 같은 경우에는 재차 기입을 행하면 에러를 일으키지 않고 기입을 종료할 수 있는 확률이 매우 높기 때문에, 그와 같은 유사 불량 섹터를 불량 섹터로 하지 않고 양호 섹터로서 취급할 수 있어서 유효 기억 용량을 크게 할 수 있다.
도 8에는 상기 플래시 메모리를 이용한 기억 시스템의 일 실시예가 나타나 있다.
본 실시예의 시스템은 특별히 제한되는 것은 아니지만, 3개의 플래시 메모리 FLM1, FLM2, FLM3과 이들 플래시 메모리에 대한 기입이나 판독 등의 제어를 행하는 플래시 컨트롤러 F-CNT에 의해 구성되어 있다. 3개의 플래시 메모리 FLM1, FLM2, FLM3은 각각 상술한 바와 같은 구성을 갖고, 플래시 컨트롤러 F-CNT로부터 출력되는 칩 인에이블 신호 CE, 기입 인에이블 신호 WE, 아웃 인에이블 신호 OE, 커맨드 인에이블 신호 CDE에 의해 제어됨과 함께, 버스 BUS를 통해 데이터의 송수신이 가능하게 접속된다.
또한, 플래시 컨트롤러 F-CNT로부터 플래시 메모리 FLM1, FLM2, FLM3으로는 동기용 클럭 신호 SC도 공급된다. 또한, 플래시 컨트롤러 F-CNT는 도시하지 않은 호스트 CPU와 통신 가능하게 접속된다. 이러한 시스템으로서는, 예를 들면 컴팩트 플래시와 같은 메모리 카드를 생각할 수 있다. 단, 플래시 메모리를 사용하는 시스템은 도 8과 같은 예에 한정되는 것이 아니고, 예를 들면 1개의 플래시 메모리가 CPU와 1:1의 관계로 탑재되어 있는 휴대 전화와 같은 전자 기기이어도 좋다.
상기 플래시 컨트롤러 F-CNT는 호스트 CPU로부터 주어지는 명령을 해석하여 해당 명령에 대응한 처리를 실행하기 위해서 플래시 메모리에 대한 제어 신호를 순차적으로 형성하여 출력하는 제어 회로(시퀀서: 40)를 구비하고, 명령이 주어지면 그것을 해독하여 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 제어 회로(40)는 예를 들면 커맨드를 실행하는 데 필요한 일련의 마이크로 명령군이 저장된 ROM(41)을 구비하고, 마이크로 명령이 순차적으로 실행되어 칩 내부의 각 회로에 대한 제어 신호를 형성하도록 구성된다. 또한, 플래시 컨트롤러 F-CNT에는 RAM(42)이 설치되고, 이 RAM 내에는 불량 섹터를 관리하는 테이블(이하, MGM 테이블이라 함)이 저장된다.
다음으로, 상기 플래시 컨트롤러 F-CNT에 의한 상기 재시도 체크 비트를 이용한 기입 동작의 순서를 도 9의 흐름도 및 도 10∼도 14의 타이밍차트를 이용하여 설명한다.
도 9의 흐름도에 따른 기입 제어는 호스트 CPU로부터 플래시 컨트롤러 F-CNT에 기입 명령이 입력됨으로써 개시된다. 플래시 컨트롤러 F-CNT는 기입 제어를 개시하면, 우선 도 8의 3개의 플래시 메모리 FLM1∼FLM3 중, 하나를 선택하기 위해서 각 칩에 대응한 칩 인에이블 신호 CE1∼CE3 중의 어느 하나를 로우 레벨과 같은 선택 레벨로 어서트한다(도 9의 단계 S101, 도 10의 타이밍 t1).
다음으로, 제1 커맨드(10H)와 기입 어드레스(SA1, SA) 및 기입 데이터(D1, D2, …Dn)를 생성하여 버스 BUS 상에 순차적으로 출력함과 함께, 이와 병행하여 기입을 나타내는 기입 인에이블 신호 WE나 커맨드인지 어드레스인지를 나타내는 커맨드 인에이블 신호 CDE도 출력한다(도 9의 단계 S102, 도 10의 기간 T1). 그리고 나서, 기입 인에이블 신호 WE를 하강시킴과 함께 기입 개시 커맨드(40H)를 출력한다(도 9의 단계 S103, 도 10의 타이밍 t2). 이에 따라, 선택된 플래시 메모리에서는 도 5 또는 도 7의 흐름도에 따라 기입 처리가 행해진다.
플래시 컨트롤러 F-CNT는 기입 개시 커맨드 출력 후, 예를 들면 내부의 타이머를 기동하여 소정 시간 대기한 후에, 아웃 인에이블 신호 OE1∼OE3 중의 상기 CE1∼CE3에 대응한 어느 하나를 로우 레벨과 같은 선택 레벨로 어서트하고, 스테이터스 레지스터의 판독을 위해 아웃 인에이블 신호 OE의 상승/하강을 행한다. 단, 커맨드 인에이블 신호 CDE는 하이 레벨의 상태로 유지한다(도 9의 단계 S104, 도 10의 타이밍 t3).
본 실시예에서 사용되는 플래시 메모리는 도 4에 도시되어 있는 바와 같이 칩 인에이블 신호 CE와 아웃 인에이블 신호 OE가 로우 레벨로 어서트되는 것만으로 스테이터스 레지스터의 내용이 입출력 단자 I/O로부터 출력되도록 구성되어 있기 때문에, 도 10과 같은 신호에 의해 스테이터스 레지스터의 코드 판독을 행할 수 있다. 그리고, 판독된 코드의 기입 체크 비트 B4를 체크하여 정상적으로 기입이 종료했는지 판정하고, 정상적으로 기입이 종료하고 있으면 처리를 종료한다(단계 S105).
또, 타이머를 이용하여 플래시 메모리에서 기입이 종료하는 것을 대기하는 대신에, 플래시 메모리로부터 출력되는 레디·비지 신호 R/B를 주기적으로 판독하여, 레디 상태로 변화하면 스테이터스 레지스터를 판독하도록 해도 좋고, 주기적으로 스테이터스 레지스터를 판독하도록 해도 좋다. 또한, 단계 S104에서는 스테이터스 레지스터 전체를 판독하고 있지만, 기입 체크 비트 B4만 판독하도록 해도 좋다.
단계 S105에서 정상적으로 종료하지 않는다고 판정하면 단계 S106으로 이행하여, 단계 S104에서 판독한 스테이터스 레지스터의 재시도 체크 비트 B6을 체크하여 재시도 상태로 되어 있는지 판정한다. 그리고, 재시도 상태로 되어 있으면 단계 S107에서 2회째인지 판정하여 2회째가 아닌, 즉 1회째이면 단계 S103으로 되돌아가 기입 개시 커맨드를 플래시 메모리로 다시 보내어 재차 기입을 행하게 한다(도 11 참조). 도 11에도 도시되어 있는 바와 같이 재기입 시에는 기입 어드레스나 기입 데이터는 이미 송신이 종료되어 있기 때문에, 전회의 어드레스와 데이터를 사용하는 것을 지시하는 커맨드(1FH)와 기입 개시 커맨드(40H)가 플래시 컨트롤러 F-CNT로부터 선택 플래시 메모리로 송신된다.
단계 S106에서 재시도 상태가 아니라고 판정했을 때, 또는 단계 S107에서 2회째 재시도 상태라고 판정했을 때는 단계 S108로 이행한다. 단계 S108에서는 섹터 관리용 MGM 테이블을 체크하여 대체 섹터가 있는지의 여부를 판정하고, 대체 섹터가 없을 때는 이상(異常)으로 하여 종료한다. 대체 섹터가 있을 때는 MGM 테이블을 재기입함과 함께, 소거 커맨드(20H)와 최초로 기입을 행하고자 한 섹터를 나타내는 어드레스를 플래시 메모리로 보내어 그 관리 영역에 기입되어 있는 양호 섹터인지의 여부를 나타내는 데이터(MGM 코드)를 소거한다(도 9의 단계 S109, 도 12의 기간 T2). 그리고, 내부 타이머를 기동하여 소정 시간 대기한 후, 스테이터스 레지스터의 소거 체크 비트 B5의 판독 커맨드(80H)를 출력하여 소거 체크 비트 B5를 판독한다(도 9의 단계 S110, 도 12의 타이밍 t4). 그리고, 판독된 비트를 체크하여 정상적으로 소거되어 있는지 판정하고, 정상적으로 소거되어 있지 않으면 이상(異常) 종료한다(단계 S111).
한편, 단계 S111에서 정상적으로 소거되어 있으면 단계 S112로 이행하여 아웃 인에이블 신호 OE1∼OE3 중의 상기 CE1∼CE3에 대응한 어느 하나를 로우 레벨과 같은 선택 레벨로 어서트하고, 섹터의 데이터의 판독 커맨드(00H)와 어드레스를 출력한다 (도 13의 기간 T3). 그리고, 소정 시간 대기한 후, 다음의 단계 S113에서 판독된 섹터의 MGM 코드를 체크하여 양호 섹터인지의 여부를 판정한다.
그리고, 양호 섹터이면 단계 S102로 되돌아가 제1 커맨드(10H)와 기입 어드레스(SA1, SA) 및 기입 데이터(D1, D2, …Dn)를 출력하고, 또한 기입 개시 커맨드를 플래시 메모리로 보내어 해당 대체 섹터로 데이터의 기입을 행하게 한다(도 14의 기간 T4). 또한, 단계 S113에서 MGM 코드가 불량 섹터를 나타내고 있을 때는 단계 S114로 이행하여 대체 섹터가 있는지 판정하고, 있는 경우에는 단계 S112로되돌아가 상기 처리를 반복한다. 또한, 대체 섹터가 없을 때는 이상(異常) 종료로 한다.
또, 대체 섹터에의 기입 시에는 이미 단계 S112에서 대체 섹터의 판독을 위해서 어드레스를 보내고 있으며, 또한 기입 데이터도 단계 S102에서 보내고 있기 때문에, 도 9에 파선으로 도시한 바와 같이 단계 S113으로부터 단계 S103으로 되돌아가도록 할 수도 있다. 또는 단계 S102로 되돌아갔을 때에 대체 섹터 어드레스는 송신하지 않고 소정의 기입 커맨드와 기입 데이터만을 송신하도록 해도 좋다.
도 15에는 상기 플래시 메모리를 이용한 기억 시스템의 다른 실시예가 도시되어 있다. 도 15의 (a)는 도 8에 도시되어 있는 플래시 컨트롤러 F-CNT가, CPU가 형성된 반도체 칩과 동일한 칩 상에 형성되어 있는 경우의 시스템예, 도 15의 (b)는 CPU가 도 8에 도시되어 있는 플래시 컨트롤러 F-CNT의 기능을 소프트웨어로 실현하도록 구성된 경우의 시스템예, 도 15의 (c)는 도 8에 도시되어 있는 플래시 컨트롤러 F-CNT와 플래시 메모리 FLM이 동일한 반도체 칩 상에 형성된 경우의 시스템 예이다.
이들 시스템에 있어서도, 플래시 메모리 내의 스테이터스 레지스터의 재시도 체크 비트를 이용함으로써 유효 섹터 수를 많게 하여 기억 용량의 저하를 방지할 수 있음과 함께, 대체 섹터의 관리를 위한 처리를 줄일 수 있기 때문에, 총 기입 시간을 단축할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는범위에서 여러가지 변경 가능한 것은 물론이다. 예를 들면, 실시예에 있어서는 소거에 의해 메모리 셀의 임계치를 낮추고 기입에 의해 메모리 셀의 임계치를 올리는 방식의 플래시 메모리를 이용한 시스템에 대하여 설명했지만, 본 발명은 소거에 의해 메모리 셀의 임계치를 올리고 기입에 의해 메모리 셀의 임계치를 낮추는 방식의 플래시 메모리를 이용한 시스템에 대해서도 적용할 수 있다.
또한, 실시예에 있어서는 외부로부터 플래시 메모리에 입력되는 제어 신호 중 칩 인에이블 신호 CE와 아웃 인에이블 신호 OE의 상태에 의해 스테이터스 레지스터(32)의 내용을 입출력 단자 I/O0∼I/O7로부터 출력하도록 구성하고 있지만, 다른 제어 신호의 조합에 의해 출력시키거나, 레디·비지 신호 R/B가 레디 상태를 나타내는 하이 레벨일 때는 항상 스테이터스 레지스터(32)의 내용을 입출력 단자 I/O0∼I/O7로부터 출력시키거나, 스테이터스 레지스터(32)에 어드레스를 할당함과 함께 디코더를 설치하여 외부로부터 어드레스를 제공함으로써 스테이터스 레지스터의 내용을 판독할 수 있도록 구성되어 있어도 좋다.
또한, 상기 실시예에 있어서는 부유 게이트를 갖는 기억 소자에의 기입과 소거를 각각 FN 터널 현상을 이용하여 행하도록 구성된 플래시 메모리를 이용한 시스템에 대하여 설명했지만, 기입은 드레인 전류를 흘려 발생한 열 전자로 행하고, 소거는 FN 터널 현상을 이용하여 행하도록 구성된 플래시 메모리를 이용한 시스템에 대해서도 적용할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 플래시 메모리를 이용한 시스템에 적용한 경우에 대해서 설명했지만, 본발명은 그에 한정되는 것이 아니고, 본 발명은 전압을 인가하여 임계치를 변화시켜서 정보의 기억을 행하는 불휘발성 반도체 메모리를 이용한 시스템에 넓게 이용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
즉, 본 발명에 따르면, 플래시 메모리와 같은 전기적으로 기입, 소거 가능한 불휘발성 반도체 기억 장치를 이용한 시스템에 있어서, 우발적인 기입 에러에 의해 유효한 기억 용량이 감소하는 것을 방지하고, 시스템으로서 이용할 수 있는 기억 용량을 증대시킴과 함께, 대체 섹터 처리가 행해지는 횟수를 줄여서, 총 기입 소요 시간을 단축할 수 있다.

Claims (20)

  1. 복수의 불휘발성 메모리 셀로 이루어지는 기억 영역과 내부 상태를 나타내는 스테이터스 레지스터와 상기 스테이터스 레지스터 중 적어도 일부의 내용을 출력할 수 있는 외부 단자를 구비한 불휘발성 반도체 기억 장치와, 상기 불휘발성 반도체 기억 장치에 대한 기입 명령 및 기입 불량의 영역의 관리를 행하는 제어 장치를 포함하는 기억 시스템에 있어서,
    상기 스테이터스 레지스터는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 구비하고, 상기 제어 장치는 상기 제1 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하는 것을 특징으로 하는 기억 시스템.
  2. 제1항에 있어서,
    상기 스테이터스 레지스터는 기입이 정상적으로 종료했는지의 여부를 나타내는 제2 비트를 구비하고, 상기 제어 장치는 상기 제2 비트가 기입이 정상적으로 종료하지 않은 것을 나타내고 있는 경우에 상기 제1 비트의 상태에 따른 재차의 기입 명령을 행하는 것을 특징으로 하는 기억 시스템.
  3. 제1항에 있어서,
    상기 스테이터스 레지스터는 칩의 외부로부터 액세스가 가능한지의 여부를나타내는 제3 비트를 구비하고, 상기 제어 장치는 상기 제3 비트가 외부로부터의 액세스가 가능한 것을 나타내고 있는 경우에 상기 제1 비트의 상태에 따른 재차의 기입 명령을 행하는 것을 특징으로 하는 기억 시스템.
  4. 제1항에 있어서,
    상기 스테이터스 레지스터는 칩의 외부로부터 액세스가 가능한지의 여부를 나타내는 제3 비트를 구비하고, 상기 불휘발성 반도체 기억 장치는 상기 제3 비트의 상태를 반영하는 외부 단자를 구비하고, 상기 제어 장치는 상기 외부 단자의 신호가 외부로부터의 액세스가 가능한 것을 나타내고 있는 경우에 상기 제1 비트의 상태에 따른 재차의 기입 명령을 행하는 것을 특징으로 하는 기억 시스템.
  5. 제1항에 있어서,
    상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하는 기능을 갖고, 상기 제1 비트의 상태에 기초한 재기입에 의해 정상 기입을 할 수 없었던 경우에 해당 정상 기입을 할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하는 것을 특징으로 하는 기억 시스템.
  6. 제2항에 있어서,
    상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른기억 영역으로 치환하는 처리를 행하는 기능을 갖고, 상기 제1 비트가 제1 상태로 되어 있는 것에 기초하여 행해진 재기입에 의해 정상 기입을 할 수 없었던 경우 및 상기 제2 비트가 기입이 정상적으로 종료하지 않은 것을 나타내고, 또한 상기 제1 비트가 제2 상태에 있는 경우에, 해당 정상 기입을 할 수 없었던 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하는 것을 특징으로 하는 기억 시스템.
  7. 제6항에 있어서,
    상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환할 때, 상기 기입을 정상적으로 행할 수 없었던 기억 영역의 일부에 불량 기억 영역인 것을 나타내는 정보를 기입하는 것을 특징으로 하는 기억 시스템.
  8. 제7항에 있어서,
    상기 제어 장치는 상기 기입을 정상적으로 행할 수 없었던 기억 영역을 다른 기억 영역으로 치환할 때, 상기 다른 기억 영역에 기억되어 있는 정보를 판독하여 불량 기억 영역인지의 여부를 판정하여 치환 처리를 행하는 것을 특징으로 하는 기억 시스템.
  9. 제8항에 있어서,
    상기 제어 장치는 상기 제1 비트의 상태에 따른 재차의 기입 명령을 소정 횟수 행해도 기입을 정상적으로 행할 수 없었던 경우에 해당 기억 영역을 다른 기억 영역으로 치환하는 처리를 행하는 것을 특징으로 하는 기억 시스템.
  10. 제9항에 있어서,
    상기 스테이터스 레지스터의 내용은 상기 제어 장치로부터 공급되는 복수의 제어 신호가 소정의 조합으로 되었을 때, 외부 단자로 출력되는 것을 특징으로 하는 기억 시스템.
  11. 복수의 불휘발성 메모리 셀로 이루어지는 기억 영역과 내부 상태를 나타내는 스테이터스 레지스터와 상기 스테이터스 레지스터 중 적어도 일부의 내용을 출력할 수 있는 외부 단자를 구비한 불휘발성 반도체 기억 장치와, 상기 불휘발성 반도체 기억 장치에 대한 액세스를 행하는 제어 장치를 포함하는 데이터 처리 시스템에 있어서,
    상기 스테이터스 레지스터는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 구비하고, 상기 제어 장치는 상기 제1 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하는 것을 특징으로 하는 데이터 처리 시스템.
  12. 복수의 불휘발성 메모리 셀로 이루어지는 기억 영역과 내부 상태를 나타내는 스테이터스 레지스터와 상기 스테이터스 레지스터 중 적어도 일부의 내용을 출력할수 있는 단자를 구비한 불휘발성 반도체 기억 회로와, 상기 불휘발성 반도체 기억 회로에 대한 기입 명령 및 기입 불량의 영역의 처리를 행하는 제어 회로를 포함하는 기억 장치와, 상기 기억 장치에 대한 액세스를 행하는 데이터 처리 장치를 포함하는 데이터 처리 시스템에 있어서,
    상기 스테이터스 레지스터는 재차 기입을 실행함으로써 정상적으로 기입을 행할 수 있는 가능성이 있는지의 여부를 나타내는 제1 비트를 구비하고, 상기 제어 회로는 상기 제1 비트의 상태에 따라 재차 동일한 영역에 대한 기입 명령을 행하는 것을 특징으로 하는 데이터 처리 시스템.
  13. 불휘발성 반도체 메모리와, 불휘발성 반도체 메모리로의 액세스를 제어하는 제어 장치를 구비하고,
    상기 불휘발성 반도체 메모리는 복수의 메모리 셀을 갖고, 상기 메모리 셀에의 데이터의 기입 불량에 따른 불휘발성 반도체 메모리의 내부 상태를 출력할 수 있으며,
    상기 제어 장치는 상기 불휘발성 반도체 메모리의 내부 상태가 제1 상태를 나타내는 경우, 해당 메모리 셀에의 기입을 재차 지시할 수 있도록 제어하고,
    상기 불휘발성 반도체 메모리의 내부 상태가 제2 상태를 나타내는 경우, 해당 메모리 셀에의 기입을 금지하도록 제어하는 것을 특징으로 하는 반도체 기억 시스템.
  14. 제13항에 있어서,
    상기 메모리 셀은 부유 게이트를 갖는 MOS 트랜지스터 구조를 갖고, 상기 부유 게이트에 축적되는 전하량의 차이에 의해 발생되는 임계치 전압의 차이를 이용하여 데이터를 저장할 수 있게 하는 것이며,
    상기 제1 상태는 부유 게이트에 저장해야 할 데이터에 대응하는 축적해야 할 전하량을 초과하여 전하가 축적된 상태를 나타내는
    것을 특징으로 하는 반도체 기억 시스템.
  15. 제14항에 있어서,
    상기 제2 상태는 해당 메모리 셀에 액세스해야 할 경우, 다른 메모리 셀을 대체하여 액세스하도록 제어하는 것을 특징으로 하는 반도체 기억 시스템.
  16. 제15항에 있어서,
    상기 메모리 셀에 저장해야 할 데이터는 1비트의 2치 데이터로서 표현 가능한 것을 특징으로 하는 반도체 기억 시스템.
  17. 제15항에 있어서,
    상기 메모리 셀에 저장해야 할 데이터는 2비트 이상의 2치 데이터로서 표현 가능한 것을 특징으로 하는 반도체 기억 시스템.
  18. 불휘발성 반도체 메모리와, 불휘발성 반도체 메모리로의 액세스를 제어하는 제어 장치를 구비하고,
    상기 불휘발성 반도체 메모리는 복수의 메모리 셀을 갖고, 각각의 메모리 셀은 부유 게이트를 갖는 MOS 트랜지스터 구조로서, 부유 게이트에 전하를 축적 또는 방출함으로써 임계치 전압의 변화를 일으키고, 임계치 전압의 차이를 이용하여 데이터를 저장할 수 있게 하고, 상기 부유 게이트에의 전하의 축적 또는 인출 동작에 관한 내부 상태를 출력할 수 있고,
    상기 내부 상태는 상기 부유 게이트에의 전하의 축적 또는 방출 동작에 의해 상기 메모리 셀에 저장해야 할 데이터에 대응하는 임계치 전압에 따른 전하량을 초과하여, 상기 부유 게이트에 전하가 축적되거나, 방출이 행해진 것을 나타내는 제1 상태를 갖고,
    상기 제어 장치는 상기 불휘발성 반도체 메모리의 내부 상태가 상기 제1 상태를 나타내는 경우에, 해당 메모리 셀에의 전하의 축적 또는 방출 동작을 재차 지시할 수 있도록 제어하는 것을 특징으로 하는 반도체 기억 시스템.
  19. 제18항에 있어서,
    상기 메모리 셀에 저장해야 할 데이터는 1비트의 2치 데이터로서 표현 가능한 것을 특징으로 하는 반도체 기억 시스템.
  20. 제18항에 있어서,
    상기 메모리 셀에 저장해야 할 데이터는 2비트 이상의 2치 데이터로서 표현 가능한 것을 특징으로 하는 반도체 기억 시스템.
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