KR20030011258A - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

복수의 메모리 셀 어레이가 설치된다. 이들 각 메모리 셀 어레이는 각각 복수의 메모리 셀을 갖고, 이들 복수의 메모리 셀은 복수의 워드선에 접속되어 있다. 상기 복수의 메모리셀 어레이에 대응하여 복수의 워드선 구동 회로와 복수의 비트선 제어 회로가 설치된다. 복수의 각 워드선 구동 회로는 대응하는 메모리 셀 어레이의 복수의 워드선을 선택 구동한다. 복수의 각 비트선 제어 회로는, 대응하는 메모리 셀 어레이의 복수의 메모리 셀에 사전에 기입된 데이터의 검증 판독을 행하여, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을, 그 검증 판독 결과에 기초하여 제어한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 복수의 메모리 셀 어레이를 갖고, 이들 복수의 메모리 셀 어레이에서 병렬로 데이터의 기입이 행해지는 불휘발성 반도체 기억 장치에 관한 것이다.
불휘발성 메모리의 일종으로서 NAND 플래시 메모리가 알려져 있다. NAND 플래시 메모리에서는, 복수의 불휘발성 트랜지스터가 직렬 접속되어 NAND 셀이 구성되고, 복수의 불휘발성 트랜지스터의 기억 데이터가 전기적으로 일괄 소거된다. NAND 플래시 메모리의 데이터 기입은, 선택된 메모리 셀에 소정의 전압을 인가하여 임계 전압을 시프트시킴으로써 행해진다. 이 기입 시에, 임계 전압을 원하는 값까지 한번에 시프트시키는 것이 아니라, 메모리 셀에 인가하는 전압을 단계적으로 변화시키고, 또한 1회의 기입 동작을 복수회로 나누어 행함으로써, 임계 전압이 조금씩 바뀌게 된다. 이 기입 동작의 도중에, 기입이 행해진 메모리 셀에서 데이터가 판독되고, 기입 데이터와 일치하고 있는지의 여부를 판단하는 검증 판독 동작이 행해진다. 검증 결과가 패스(pass), 즉 임계 전압이 원하는 범위 내의 값이 되도록 기입된 메모리 셀에 대해서는 기입 동작이 종료되고, 검증 결과가 페일(fail), 즉 임계 전압이 원하는 범위 내의 값까지 시프트하지 않는 메모리 셀에 대해서는, 전압 조건을 바꾸어 재차 기입이 행해진다.
또한, 이 이후, 소거 상태 또는 임계 전압이 원래의 낮은 값의 메모리 셀의 기억 데이터를 "1", 기입이 행해져서 임계 전압이 높은 값으로 변화한 메모리 셀의기억 데이터를 "0"으로 하여 설명을 한다.
NAND 플래시 메모리에는, 메모리 셀에 데이터가 정상적으로 기입되었는지의 여부를 판정하기 위한 검증 검지 회로가 설치된다.
도 1은 검증 검지 회로가 설치된 종래의 NAND 플래시 메모리의 주요부의 회로 구성을 도시하고 있다.
NAND 셀 내에는 각각 제어 게이트와 부유 게이트를 갖는 불휘발성 트랜지스터로 이루어지는 복수의 메모리 셀 MC가 설치되어 있다. 이들 복수의 메모리 셀 MC는 소스, 드레인 사이가 직렬로 접속되어 있다. 그리고, 각 NAND 셀의 일단에는, NAND 셀을 선택하기 위한 제1 선택 트랜지스터 SGT1이 접속되고, 타단에는 NAND 셀을 선택하기 위한 제2 선택 트랜지스터 SGT2가 접속되어 있다. 각 NAND 셀을 구성하는 복수의 메모리 셀 MC의 제어 게이트는, 복수의 NAND 셀에 걸쳐 연장되어 설치된 복수의 워드선 WL 중 대응하는 것에 공통으로 접속되어 있다. 또한, 제1 선택 트랜지스터 SGT1의 선택 게이트 및 제2 선택 트랜지스터 SGT2의 선택 게이트는, 복수의 NAND 셀에 걸쳐 연장되어 설치된 제1 선택 게이트선 SG1 및 제2 선택 게이트선 SG2에 공통으로 접속되어 있다.
또한, 상기 복수의 각 제1 선택 트랜지스터 SGT1은, 복수의 각 비트선 BL을 통해 복수의 각 래치 회로(31)에 접속되어 있다. 이들 각 래치 회로(31)는, 데이터의 기입 시에는 기입 데이터를 래치하고, 검증 판독 시에는 메모리 셀로부터 각 비트선 BL로 판독되는 판독 데이터를 래치한다. 이들 각 래치 회로(31)는 검증 검지 회로(41)에 접속되어 있다.
로우 디코더 회로(42)는, 상기 복수의 워드선 WL, 제1 선택 게이트선 SG1 및 제2 선택 게이트선 SG2에 접속되어 있고, 데이터의 기입 시, 판독 시 및 소거 시에, 상기 복수의 워드선 WL, 제1 선택 게이트선 SG1, 제2 선택 게이트선 SG2에 각각 소정의 전압을 공급한다.
도 1에 도시한 메모리의 기입 동작이 도 2의 흐름도에 도시되어 있다. 먼저, 기입 데이터가 각 래치 회로(31)에 입력되고, 래치된다(S1). 이 후, 기입이 행해진다(S2). 이 기입은 이하와 같이 행해진다. 먼저, "1" 레벨의 기입 데이터가 래치된 래치 회로(31)에 접속되어 있는 비트선 BL이 "1" 데이터에 대응한 전압으로 충전되고, "0" 레벨의 기입 데이터가 래치된 래치 회로(31)에 접속되어 있는 비트선 BL이 0V로 된다. 다음에, 로우 디코더 회로(42)로부터, 제1, 제2 선택 트랜지스터 SGT1을 온 상태로 하는 전압이 제1 선택 게이트선 SG1로 출력된다. 또한 로우 디코더 회로(42)로부터, 기입이 행해지는 메모리 셀이 접속된 선택 워드선에는 고전압 Vpgm, 기입이 행해지지 않는 메모리 셀이 접속된 나머지 모든 비선택의 각 워드선에는 상기 고전압 Vpgm보다도 낮은 고전압 Vpass(Vpgm〉Vpass)가 각각 출력된다.
이에 따라, "1" 데이터에 대응한 비트선 BL의 전압이, 기입이 행해지는 메모리 셀의 드레인까지 전해지고, 이 메모리 셀에 대하여 데이터의 기입이 행해진다.
데이터의 기입 후, 기입이 행해진 메모리 셀이 선택되어 데이터가 판독되고, 대응하는 래치 회로(31)에서 래치됨으로써 검증 판독이 행해진다(S3). 각 래치 회로(31)에서 래치된 데이터는 검증 검지 회로(41)로 보내지고, 여기서 기입 데이터와 비교됨으로써, 올바르게 기입이 행하여졌는지의 여부가 판정된다(S4). 데이터가 올바르게 기입되지 않은 경우에는, 재차, 기입 동작 및 검증 판독 동작이 행해진다. 이러한 동작이 반복하여 행해짐으로써, 최종적으로 데이터가 올바르게 기입된다.
그런데, NAND 플래시 메모리에서는, 실효적인 기입 속도를 올리기 위해 대량의 데이터를 일괄적으로 기입하는 방식이 채용되어 있다. 즉, 하나의 워드선에 접속된 복수의 메모리 셀에서 병렬로 데이터 기입이 행해진다. 따라서, 기입 단위는 워드선 단위로 되고, 이 기입 단위를 1 페이지라 칭한다.
메모리의 대용량화 및 고속화를 위해 일괄 기입 단위가 커지면, 복수의 메모리 셀 어레이를 갖는 플래시 메모리에서는 1페이지가 복수의 메모리 셀 어레이에 걸쳐진다. 이와 같이 1 페이지가 복수의 메모리 셀 어레이에 걸쳐지면, 데이터 기입을 행할 때에, 1 페이지 내의 모든 메모리 셀 어레이의 선택 워드선과 비선택 워드선에 고전압 Vpgm, Vpass가 동시에 공급된다. 따라서, 1 페이지 내에 하나라도 기입이 완료되지 않는 메모리셀이 있으면, 이미 기입이 완료되어 있는 메모리 셀 어레이 내의 메모리 셀의 제어 게이트에도 이들 고전압이 계속해서 가해진다. 기입이 완료되었는데도 불구하고, 계속해서 기입이 행해지면, 그 메모리 셀의 임계 전압은 원하는 분포 범위로부터 벗어나서, 오기입된다. 기입의 완료 시기가 메모리 셀 어레이에 따라 다른 원인은, 메모리 셀의 제조상의 변동에 의해 기입 조건이 다른 것에 의한다.
이와 같은 오기입을 방지하기 위해, 기입이 완료된 메모리 셀이 접속되어 있는 비트선을 전위적으로 부유 상태로 하는 대책이 종래에 실시되었다.
그러나, 이 대책을 실시한다고 해도, "1" 데이터를 기억하고 있는 소거 상태의 메모리 셀에 약간 기입되어, 그 임계 전압이 도 3 에서의 파선으로 나타낸 바와 같이 원하는 분포 범위로부터 벗어나는 경우가 있다.
따라서, 기입이 완료된 메모리 셀 어레이에 대해서는, 메모리 셀의 제어 게이트에 불필요한 전압을 인가하지 않는 것이 필요하다.
또한, 기입하는 데이터가 1 페이지 미만이고, 복수의 메모리셀 어레이 중 적어도 하나는 데이터를 기입할 필요가 없는 메모리 셀 어레이가 존재하는 경우도 있다. 이러한 경우, 종래에는, 모든 메모리 셀 어레이에서 데이터의 기입이 완료될 때까지는, 기입할 필요가 없는 메모리 셀 어레이의 메모리 셀의 제어 게이트에도 고전압이 계속해서 공급된다. 이 경우도, 상기한 바와 마찬가지로, "1"데이터를 기억하고 있는 소거 상태의 메모리 셀에 약간 기입되어, 그 임계 전압이 원하는 분포 범위로부터 벗어나는 경우가 있다.
이와 같이, 일괄 기입 단위가 복수의 메모리 셀 어레이에 걸쳐 있는 종래의 불휘발성 메모리에서는, 복수의 메모리 셀 어레이에 공통으로 설치된 워드선에 전압을 공급하여 데이터의 기입을 행하기 때문에, 메모리 셀의 제조 변동에 의해 기입 조건이 다르면, 기입 후에, 임계 전압이 원하는 분포 범위로부터 벗어나게 된다.
따라서, 본 발명은 복수의 메모리 셀 어레이에서 병렬로 데이터의 기입을 행하는 것을 목적으로 한다.
도 1은 종래의 NAND 플래시 메모리의 주요부의 구성을 도시한 회로도.
도 2는 도 1의 NAND 플래시 메모리의 기입 동작 시의 흐름도.
도 3은 도 1의 NAND 플래시 메모리의 메모리 셀의 임계 전압의 분포 상태를 도시한 도면.
도 4는 본 발명의 제1 실시예의 NAND 플래시 메모리의 주요부의 구성을 도시한 블록도.
도 5는 도 4의 NAND 플래시 메모리 중의 하나의 메모리 셀 어레이와 비트선 제어 회로의 상세한 구성을 도시한 회로도.
도 6은 도 4의 NAND 플래시 메모리 중의 워드선 구동 회로의 상세한 구성을 도시한 회로도.
도 7은 도 6에서의 승압 회로의 상세한 구성을 도시한 회로도.
도 8은 도 4의 NAND 플래시 메모리에서의 데이터 기입 동작 시의 흐름도.
도 9는 본 발명의 제2 실시예의 NAND 플래시 메모리에서의 데이터 기입 동작 시의 흐름도.
도 10은 본 발명의 제3 실시예의 NAND 플래시 메모리의 주요부의 구성을 나타내는 블록도.
도 11은 도 10에서의 NAND 플래시 메모리 중의 워드선 구동 회로의 상세한 구성을 도시한 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
21 : 메모리 셀 어레이
22 : 비트선 제어 회로
23 : 워드선 구동 회로
24 : 로우 디코더 전원 제어 회로
25 : 어드레스 버퍼
26 : 고전압/중간 전압 발생 회로
27 : 커맨드 래치
28 : 커맨드 디코더
31 : 래치 회로
32, 33 : N채널 MOS 트랜지스터
34 : P채널 MOS 트랜지스터
35 : 검사 결과 유지 회로
36, 40 : NAND 회로
37 : 인버터 회로
38 : 플립플롭 회로
42 : 로우 디코더 회로
48 : 승압 회로
본 발명의 제1 특징에 따르면, 각각 복수의 메모리 셀을 갖고, 이들 복수의 메모리 셀이 복수의 워드선에 접속된 복수의 메모리 셀 어레이와, 상기 복수의 메모리 셀 어레이에 접속되고, 대응하는 메모리 셀 어레이의 상기 복수의 워드선을 선택 구동하는 복수의 워드선 구동 회로와, 상기 복수의 메모리 셀 어레이에 접속되며, 대응하는 메모리 셀 어레이의 상기 복수의 메모리 셀에 사전에 기입된 데이터의 검증 판독을 행하여, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을, 검증 판독 결과에 기초하여 제어하는 복수의 제어 회로를 포함하는 반도체 기억 장치가 제공된다.
본 발명의 제2 특징에 따르면, 각각 복수의 메모리 셀을 갖고, 이들 복수의 메모리 셀이 복수의 워드선에 접속된 복수의 메모리 셀 어레이와, 상기 복수의 메모리 셀 어레이에 각각 접속되고, 대응하는 메모리 셀 어레이의 상기 복수의 워드선을 선택 구동하는 복수의 워드선 구동 회로와, 상기 복수의 메모리 셀 어레이에 각각 접속되며, 대응하는 메모리 셀 어레이의 상기 복수의 메모리 셀에 대하여 기입을 행하는 기입 데이터를 래치하고, 상기 복수의 메모리셀에 기입된 데이터의 검증 판독을 행하여, 이 판독 데이터를 래치하는 복수의 래치 회로를 갖고, 데이터 기입 시에, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을 상기 복수의 래치 회로에 래치된 기입 데이터에 기초하여 제어하고, 검증 판독 시에, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을 상기 복수의 래치 회로에 래치된 검증 판독 데이터에 기초하여 제어하는 복수의 제어 회로를 포함하는 불휘발성 반도체 기억 장치가 제공되어 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 4는 본 발명의 제1 실시예의 NAND 플래시 메모리의 주요부의 회로 구성을 도시하고 있다.
이 플래시 메모리에는 복수의 메모리 셀 어레이(21)가 설치되어 있다. 각 메모리 셀 어레이(21) 내에는, 각각 복수의 워드선, 선택 게이트선 및 비트선이 설치되어 있다. 상기 복수의 메모리 셀 어레이(21)에 대응하여 복수의 비트선 제어 회로(22) 및 복수의 워드선 구동 회로(23)가 각각 설치되어 있다.
각 메모리 셀 어레이(21) 내의 복수의 비트선은 대응하는 비트선 제어 회로(22)에 접속되고, 복수의 워드선 및 선택 게이트선은 대응하는 워드선 구동 회로(23)에 접속되어 있다. 상기 각 워드선 구동 회로(23)는 로우 디코더 회로를 갖는다.
또한, 모든 메모리 셀 어레이(21)에 대하여 공통으로, 로우 디코더 전원 제어 회로(24), 어드레스 버퍼(25) 및 고전압/중간 전압 발생 회로(26)가 설치되어 있다. 상기 로우 디코더 전원 제어 회로(24) 및 어드레스 버퍼(25)는 상기 복수의 각 워드선 구동 회로(23)에 접속되어 있다. 또한, 고전압/중간 전압 발생 회로(26)는, 상기 로우 디코더 전원 제어 회로(24), 각 메모리 셀 어레이(21) 및 각 비트선 제어 회로(22)에 접속되어 있다.
커맨드 래치(27)는 커맨드 입력을 수신한다. 이 커맨드 래치(27)에는 커맨드 디코더(28)가 접속되어 있다. 커맨드 디코더(28)는, 커맨드를 디코드하여 각종 제어 신호를 출력한다. 그리고, 커맨드 디코더(28)로부터 출력되는 제어 신호에 기초하여, 상기 복수의 비트선 제어 회로(22), 워드선 구동 회로(23), 로우 디코더 전원 제어 회로(24), 어드레스 버퍼(25) 및 고전압/중간 전압 발생 회로(26)의 동작이 제어된다.
또한, 상기 회로 외에 컬럼 디코더 회로, 웰 전위 제어 회로, 소스선 제어 회로, 데이터 입출력 버퍼 등이 설치되어 있지만, 이들의 도시는 생략한다.
상기 복수의 각 비트선 제어 회로(22)는, 상기 컬럼 디코더 회로의 출력 신호 및 커맨드 디코더(28)로부터 출력되는 제어 신호에 따라, 데이터의 판독 동작, 기입 동작, 재기입 동작, 기입 검증 동작 및 소거 동작을 제어한다. 상기 각 비트선 제어 회로(22)에는, 주로 CMOS 플립플롭 회로에 의해 구성된 래치 회로가 설치되어 있고, 메모리 셀에 기입하기 위한 기입 데이터의 래치 동작, 비트선의 전위를 판독하기 위한 감지 동작 및 기입 후의 검증 판독을 위한 감지 동작, 및 재기입 데이터의 래치 동작 등을 행한다.
상기 복수의 각 워드선 구동 회로(23)는, 상기 워드선 및 선택 게이트선을 통하여, 대응하는 메모리 셀 어레이(21) 내의 메모리 셀의 제어 게이트 및 선택 게이트의 전위를 제어한다. 또한, 상기 로우 디코더 전원 제어 회로(24)는 상기 복수의 각 워드선 구동 회로(23)의 전원 전위를 제어한다.
상기 고전압/중간 전압 발생 회로(26)는, 소거용 고전압, 기입용 고전압 및판독용 중간 전압 등을 발생시키고, 소거 동작 중에, 상기 각 메모리 셀 어레이(21)가 형성되어 있는 p형 웰 또는 p형 기판에 상기 소거용 고전압을 공급하며, 상기 로우 디코더 전원 제어 회로(24) 및 상기 복수의 각 워드선 구동 회로(23)를 통해, 각 메모리 셀 어레이(21) 내의 기입 중인 워드선에 기입용 고전압을 공급하고, 또한, 상기 복수의 각 비트선 제어 회로(22)를 통해 판독용 중간 전압을 각 메모리 셀 어레이(21) 내의 상기 각 비트선에 공급한다.
도 5는, 도 4에서의 하나의 메모리 셀 어레이(21)와 이것에 접속된 비트선 제어 회로(22)의 상세한 회로 구성의 일례를 도시하고 있다.
상기 메모리 셀 어레이(21) 내에는 복수의 NAND 셀이 설치되어 있다. 이들 각 NAND 셀에는, 각각 제어 게이트와 부유 게이트를 갖는 불휘발성 트랜지스터로 이루어지는 복수의 메모리 셀 MC가 설치되어 있다. 이들 복수의 메모리 셀 MC의 소스, 드레인은 직렬로 접속되어 있다. NAND 셀의 일단 및 타단에는, NAND 셀을 선택하기 위한 제1 선택 트랜지스터 SGT1 및 제2 선택 트랜지스터 SGT2각각의 일단이 접속되어 있다. 상기 각 제1 선택 트랜지스터 SCT1의 타단은 복수의 비트선 BL 중 대응하는 것에 접속되어 있다. 상기 각 제2 선택 트랜지스터 SGT2의 타단은 소스선 SL에 공통으로 접속되어 있다.
상기 복수의 각 메모리 셀 MC의 제어 게이트는, 복수의 NAND 셀에 걸쳐 연장되어 설치된 복수의 워드선 WL 중 대응하는 것에 공통으로 접속되어 있다. 또한, 제1 선택 트랜지스터 SGT1의 선택 게이트 및 제2 선택 트랜지스터 SGT2의 선택 게이트는, 복수의 NAND 셀에 걸쳐 연장되어 설치된 제1 선택 게이트선 SG1 및 제2 선택 게이트선 SG2에 공통으로 접속되어 있다.
복수의 워드선 WL은 메모리 셀 어레이(21)마다 분할되어 있다. 그러나, 병렬로 기입이 행해지는 기입 단위, 즉 1 페이지는 복수의 메모리 셀 어레이에 걸쳐 설정되어 있다. 즉, 임의의 메모리 셀 어레이(21)의 하나의 워드선 WL에 접속되어 있는 복수의 메모리 셀에서 병행하여 기입이나 판독이 행해짐과 아울러, 다른 메모리 셀 어레이(21)에서도 대응하는 위치의 워드선 WL에 접속되어 있는 복수의 메모리 셀에서 병행하여 기입이나 판독이 행해진다.
상기 각 비트선 제어 회로(22) 내에는, 상기 복수의 각 비트선 BL에 대응하여 접속된 CMOS 플립플롭 회로로 이루어지는 복수의 래치 회로(31)가 설치되어 있다. 이들 복수의 각 래치 회로(31)는, 데이터 기입 시에는, 메모리 셀에 기입을 행할 기입 데이터를 래치하고, 검증 판독 시에는 메모리 셀에 기입된 데이터가 판독되어 이 판독 데이터를 래치한다. 또한 비트선 제어 회로(22)에는, 데이터 기입 시 및 검증 판독 시에, 상기 복수의 래치 회로(31)에서 래치되는 데이터가 전부 동일한 논리 레벨인지의 여부를 판정하기 위한 판정 회로가 설치되어 있다. 이 판정 회로는, 각 래치 회로(31)마다 설치된 각각 2개의 N채널 MOS 트랜지스터(32, 33)와, 복수의 래치 회로(31)에 대하여 공통으로 설치된 1개의 P채널 MOS 트랜지스터(34)로 구성되어 있다.
상기 각 2개의 N채널 MOS 트랜지스터(32, 33)의 소스, 드레인은, 판정 신호 C0M의 출력 노드와 접지 전위의 노드 사이에 직렬로 접속되어 있다. 각 트랜지스터(32)의 게이트는 대응하는 래치 회로(31)에 접속되어 있다. 각 트랜지스터(33)의 게이트는 제어 신호 CHK의 노드에 공통으로 접속되어 있다. 또한, 상기 P채널 MOS 트랜지스터(34)의 소스, 드레인은, 전원 전압 VCC의 노드와 상기 판정 신호 COM의 출력 노드 사이에 접속되어 있다. 트랜지스터(34)의 게이트는 제어 신호 COMHn의 노드에 접속되어 있다.
상기 판정 신호 COM은 검지 결과 유지 회로(35)로 보내져서, 유지된다. 상기 검지 결과 유지 회로(35)는 상기 비트선 제어 회로(22) 내에 설치되어 있어도 되거나, 혹은 도시한 바와 같이 상기 비트선 제어 회로(22)의 외부에 설치되어 있어도 된다.
상기 검지 결과 유지 회로(35)는 상기 판정 신호 COM을 소정의 타이밍으로 유지하는 것으로, 도 5에서 예시한 바와 같이, NAND 회로(36) 및 인버터 회로(37)로 이루어지는 논리 회로와, 세트/리세트형 플립플롭 회로(38)로 구성되어 있다. 상기 NAND 회로(36)에는, 판정 신호 COM과, 제어 신호 CHK에 약간 지연되어 "H"레벨로 상승하는 제어 신호 CHK'가 입력된다. 인버터 회로(37)에는 상기 NAND 회로(36)의 출력 신호가 입력된다. 플립플롭 회로(38)의 세트 단자(SET)에는 상기 인버터 회로(37)의 출력 신호가 입력되고, 리세트 단자(RST)에는 리세트 신호가 입력된다. 그리고, 신호 /COM이 상기 플립플롭 회로(38)의 출력 단자 /Q로부터 출력된다.
상기 워드선 구동 회로(23)는, 도 4에서의 어드레스 버퍼(25)로부터 출력되는 로우 어드레스 신호에 따라서, 대응하는 메모리 셀 어레이(21)에 접속된 복수의워드선 WL 및 선택 게이트선 SG1, SG2를 선택 구동한다. 도 6에, 이 워드선 구동 회로(23)에서 복수의 워드선 WL을 선택 구동하는 회로 부분의 구성이 도시되어 있다.
도 6에 도시한 바와 같이, 워드선 구동 회로(23) 내에는 N채널 MOS 트랜지스터로 이루어지는 복수의 스위치용 트랜지스터(39)가 설치되어 있다. 이들 스위치용 트랜지스터(39)의 소스, 드레인은, 복수의 워드선 WL에 공급하기 위한 전압, 예를 들면 기입이 행해지는 메모리 셀이 접속된 선택 워드선에 인가하기 위한 고전압 Vpgm이나, 기입이 행해지지 않는 메모리 셀이 접속된 비선택 워드선에 인가하기 위한 고전압 Vpass등의 구동 전압이 출력되는 복수의 각 노드와, 복수의 각 워드선 WL 사이에 접속되어 있다.
검지 결과 유지 회로(35)로부터 출력되는 신호 /COM은 NAND 회로(40)의 한쪽 입력 단자에 입력된다. 상기 NAND 회로(40)의 다른 쪽 입력 단자에는, 워드선 구동 회로(23)로부터 대응하는 메모리 셀 어레이(21) 내의 복수의 워드선 WL에 대하여 구동 전압을 인가하는지에 대한 여부를 제어하기 위한 전압 인가 제어 신호 SWV가 입력된다. NAND 회로(40)의 출력 신호는 인버터 회로(41)에 입력된다. 이 인버터 회로(41)의 출력 신호는 복수의 어드레스 신호와 함께 디코드 회로(42)에 입력된다. 상기 디코드 회로(42)는 P채널 MOS 트랜지스터로 이루어지는 프리차지용 트랜지스터(43)와, 각 게이트에 상기 복수의 어드레스 신호의 각각이 입력되는 N채널 MOS 트랜지스터로 이루어지는 복수의 디코드용 트랜지스터(44)와, N채널 MOS 트랜지스터로 이루어지는 방전용 트랜지스터(45)로 이루어진다. 이들 트랜지스터(43, 44, 45)의 소스, 드레인은, 전원 전압 Vcc의 노드와 접지 전압의 노드 사이에 직렬로 접속되어 있다. 상기 트랜지스터(43, 45)의 각 게이트에는 상기 인버터 회로(41)의 출력 신호가 입력된다.
상기 디코드 회로(42)의 출력 신호는, 인버터 회로(46) 및 N채널 MOS 트랜지스터로 이루어지는 전위 분리용 트랜지스터(47)의 소스, 드레인을통해 승압 회로(48: boot circuit)에 입력된다. 승압 회로(48)는, 상기 인버터 회로(46)로부터 출력되는 Vcc계의 신호를 Vpp계의 고전압의 신호로 레벨 시프트하여 출력하는 것으로, 여기서 레벨 시프트된 신호는 상기 복수의 스위치용 트랜지스터(39)의 게이트에 병렬로 입력된다.
도 7은, 도 6에서의 승압 회로(48)의 상세한 회로 구성의 일례를 도시하고 있다.
고전압 Vpp의 노드와 출력 노드 OUT 사이에는 3개의 N채널 MOS 트랜지스터(51, 52, 53)의 소스, 드레인 사이가 직렬 접속되어 있다. 상기 트랜지스터(51)의 게이트는 출력 노드 OUT에 접속되어 있다. 상기 트랜지스터(52, 53)의 각 게이트는 각각의 드레인에 접속되어 있다. 상기 트랜지스터(51, 52)의 직렬 접속 노드 및 상기 트랜지스터(52, 53)의 직렬 접속 노드에는, 캐패시터(54, 55) 각각의 일단이 접속되어 있다. 상기 한쪽 캐패시터(54)의 타단에는, 입력 노드 IN의 신호와 소정 주파수의 발진 신호 OSCBST가 입력되는 NAND 회로(56)의 출력 신호가입력된다. 상기 다른 쪽 캐패시터(55)의 타단에는, 상기 NAND 회로(56)의 출력 신호를 반전하는 인버터 회로(57)의 출력 신호가 입력된다. 또한, 입력 노드 IN과 출력 노드 OUT 사이에는, N채널 MOS 트랜지스터로 이루어지는 출력 노드의 초기 충전용 트랜지스터(58)의 소스, 드레인이 접속되어 있다. 또한, 고전압 Vpp의 노드와 출력 노드 OUT 사이에는, N채널 MOS 트랜지스터로 이루어지는 전압 리미터용 트랜지스터(59)의 소스, 드레인이 접속되어 있다.
다음에, 상기 구성으로 이루어지는 플래시 메모리의 데이터 기입 동작 및 검증 판독 동작에 대하여, 도 8에 도시한 흐름도를 참조하여 설명한다. 또한, 데이터의 기입은, 도 4에서의 복수의 메모리 셀(21)에 걸쳐, 각각 대응하는 하나의 워드선 WL에 접속된 복수의 메모리 셀에 대하여 병렬로 행해지는 것으로 한다.
데이터 기입용의 커맨드가 입력됨으로써, 데이터의 기입 동작이 개시된다. 이 커맨드 데이터 기입용의 커맨드는 커맨드 래치(27)에서 래치된 후, 커맨드 디코더(28)로 보내지고, 커맨드 디코더(28)에서 데이터 기입 동작을 제어하기 위한 각종 제어 신호가 발생한다.
먼저, 기입 데이터가 비트선 제어 회로(22) 내의 각 래치 회로(31)로 보내져서 래치되고, 데이터 입력이 행해진다(S11). 다음에 기입이 행해진다(S12). 이 기입은 이하와 같이 하여 행해진다. 먼저, "1" 레벨의 기입 데이터가 래치된 래치 회로(31)에 접속되어 있는 비트선 BL이 "1" 데이터에 대응한 전압으로 충전된다. 한편, "0" 레벨의 기입 데이터가 래치된 래치 회로(31)에 접속되어 있는 비트선 BL은 0V로 된다.
또한, 데이터 기입에 앞서서, 비트선 제어 회로(22)로부터 출력되는 판정 신호 COM은 사전에 "H" 레벨로 되어 있다. 이것은, 제어 신호 COMHn을 "L" 레벨로 하여 P채널 MOS 트랜지스터(34)를 온 상태로 함으로써, 판정 신호 COM을 "H" 레벨로 할 수 있다. 또한, 데이터 기입에 앞서서, 검지 결과 유지 회로(36) 내의 플립플롭 회로(40)는 리세트 신호에 의해 사전에 리세트되어 있다. 따라서, 신호 /COM은 "H" 레벨로 된다. 또한, 데이터 기입 시, 전압 인가 제어 신호 SWV는 "H"레벨로 된다. 따라서, 데이터 기입 시에는, 도 6에서의 NAND 회로(40)의 출력 신호는 "L" 레벨, 인버터 회로(41)의 출력 신호는 "H" 레벨로 된다.
한편, 기입 동작 전에는 프리차지용 트랜지스터(43)가 온 상태로 되어, 디코드 회로(42)의 출력 신호는 "H" 레벨로 되어 있다. 그리고, 기입 동작이 개시되어, NAND 회로(40)의 출력 신호가 "L" 레벨, 인버터 회로(41)의 출력 신호가 "H" 레벨로 되면, 디코드 회로(42) 내의 프리차지용 트랜지스터(43)가 오프되고, 방전용 트랜지스터(45)가 온된다. 이 때, 복수의 MOS 트랜지스터(44)의 게이트에 입력되는 복수의 어드레스 신호의 각 논리 레벨이 선택 상태로 대응한 레벨, 구체적으로는 복수의 어드레스 신호 전부가 "H" 레벨이면, 이들 복수의 MOS 트랜지스터(44) 전부가 온되어, 디코드 회로(42)의 출력 신호는 "L"레벨로 하강한다. 이와는 반대로, 인버터 회로(46)의 출력 신호는 "H" 레벨로 상승한다.
인버터 회로(46)의 출력 신호가 "H" 레벨로 되면, 도 7에 도시한 승압회로(48)에서는, 트랜지스터(58)를 통해 출력 노드 OUT이 "H" 레벨에 대응한 Vcc전압으로 초기 충전된다.
또한, NAND 회로(56)가 열려, 캐패시터(54, 55)의 각 타단에는 발진 신호 OSCBST에 따른 상호 역상의 신호가 순차적으로 인가되고, 이것에 의해 출력 노드 OUT의 전압이 순차적으로 상승해 간다. 따라서, 출력 노드 OUT에는 Vpp보다도 높은 고전압이 얻어진다. 또한, 이 고전압이 어느 정도 이상으로 높아지면, 전압 리미터용 트랜지스터(59)가 온되어, 출력 노드 OUT의 전압이 어느 정도 이상으로는 되지 않도록 제한된다. 즉, 승압 회로(48)에서는 Vcc계의 신호가 이것보다도 높은 전압을 갖는 신호로 레벨 시프트된다.
그리고, 승압 회로(48)에서 레벨 시프트된 신호가 상기 복수의 스위치용 트랜지스터(39)의 게이트에 병렬로 입력되면, 이들 트랜지스터(39)는 전부 온된다.
데이터의 기입은, 각 NAND 셀에서, 예를 들면 비트선 BL로부터 가장 떨어진 위치에 있는 메모리 셀부터 순서대로 행해진다. 즉, 상기 복수의 스위치용 트랜지스터(39) 중, 도면에서 가장 하부에 위치하고 있는 것에 고전압 Vpgm(예를 들면 18V 정도)이 공급되고, 나머지 스위치용 트랜지스터(39)에는 상기 고전압 Vpgm보다는 낮은 고전압 Vpass(Vpgm>Vpass)이 각각 공급된다. 이들 고전압은 도 4에서의 고전압/중간 전압 발생 회로(26)로부터 공급된다. 상기 복수의 스위치용 트랜지스터(39)는, 데이터 기입 시에는 전부 온 상태로 되어 있기 때문에, 상기 고전압 Vpgm또는 Vpass가대응하는 워드선 WL로 출력된다. 이 때, 워드선 구동 회로(23)로부터 선택 게이트선 SG1로, 메모리 셀 어레이 내의 선택 트랜지스터 SGT1이 온 상태로 되는 전압이 출력된다.
이에 따라, 각 비트선 BL의 전압이, 기입이 행해지는 메모리 셀의 드레인까지 전해져서, 각 메모리 셀에 데이터의 기입이 행해진다.
데이터의 기입 후, 이 기입이 행해진 메모리 셀이 선택되어 데이터가 각 비트선 BL로 판독되고, 각 비트선 BL에 접속되어 있는 래치 회로(31)에서 각각 래치되어 검증 판독이 행해진다(S13). 여기서, "0" 데이터가 정상적으로 기입되고, 임계 전압이 원하는 분포 범위에 들어가 있는 메모리 셀로부터 판독되는 데이터가 입력되는 래치 회로(31)에서는, 비트선 BL측이 "H" 레벨이 되도록 데이터가 래치된다. 한편, "0" 데이터가 정상적으로 기입되지 않고, 임계 전압이 원하는 분포 범위로부터 벗어나 있는 메모리 셀로부터 판독되는 데이터가 입력되는 래치 회로(31)에서는, 비트선 BL측이 "L" 레벨이 되도록 데이터가 래치된다.
각 래치 회로(31)에서 판독 데이터가 래치된 후, 각 비트선 제어 회로(22)에서는 각각의 제어 신호 COMHn이 "L" 레벨로 되고, 또한 각 제어 신호 CHK가 "H" 레벨로 되어 데이터의 일치 판정이 행해진다(S14). 제어 신호 CHK가 "H" 레벨일 때는, 판정 회로 내의 각 N채널 트랜지스터(33)가 온 상태로 된다. 또한, "O" 데이터가 정상적으로 기입된 메모리 셀로부터의 판독 데이터를 래치하고 있는 래치 회로(31)의 출력이 게이트에 공급되는 N채널 트랜지스터(32)는 오프 상태로 된다. 한편, "0" 데이터가 정상적으로 기입되어 있지 않은 메모리 셀로부터의 판독 데이터를 래치하고 있는 래치 회로(31)의 출력이 게이트에 공급되는 N채널 트랜지스터(32)는 온 상태로 된다. 따라서, 하나의 메모리 셀 어레이(21) 내에서 "0" 데이터가 정상적으로 기입이 행해지고 있지 않은 메모리 셀이 1개라도 있으면, 판정 회로로부터 출력되는 판정 신호 C0M은 불일치, 즉 페일 상태에 대응한 "L" 레벨로 된다.
판정 신호 COM이 "L" 레벨일 때는, 제어 신호 CHK'가 "H" 레벨로 상승한 후에 플립플롭 회로(38)는 세트되지 않고, 신호 /COM은 "H" 레벨 그대로 된다. 또한, NAND 회로(40)의 출력 신호도 "L" 레벨로 되고, 워드선 구동 회로(23) 내의 복수의 스위치용 트랜지스터(39)는 온 상태 그대로 된다. 그리고, 이 후, 고전압 Vpgm의 값을 바꾸는 등, 기입 조건을 바꿔서, 재차 기입이 행해지고, 그 후, 검증 판독이 행해진다.
검증 판독 후, 모든 래치 회로(31)에서 비트선 BL측이 "H" 레벨이 되도록 데이터가 래치되고, 그 후, 판정이 행해지면, 판정 회로 내의 모든 N채널 트랜지스터(32)는 오프 상태로 된다. 이 경우, 판정 신호 COM은 일치, 즉 패스 상태에 대응한 "H" 레벨로 된다. 이에 따라, 제어 신호 CHK'가 "H" 레벨로 상승한 후에 플립플롭 회로(38)가 세트되고, 신호 /COM이 "L" 레벨로 되고, NAND 회로(40)의 출력 신호가 "L" 레벨로부터 "H" 레벨로 변한다. 그리고, 워드선 구동 회로(23) 내의 복수의 스위치용 트랜지스터(39)는 전부 오프 상태로 된다. 이 결과, 이 후, 워드선 구동 회로(23)로부터 대응하는 메모리 셀 어레이(21)의 워드선WL에는 고전압 Vpgm또는 Vpass가 출력되지 않게 된다. 즉, 워드선의 선택 구동 동작이 정지하여 기입 동작이 완료한다.
이와 같이, 데이터의 기입 시에는, 복수의 메모리셀 어레이(21)에서 동시에 기입 동작이 개시된다. 여기서, 메모리 셀의 제조 변동에 의한 기입 조건의 차이에 의해, 임의의 메모리 셀 어레이만 데이터의 기입이 완료하는 경우를 고려한다. 이 기입이 완료한 메모리 셀 어레이에서는, 대응하는 워드선 구동 회로(23)에 의한 워드선의 선택 구동 동작이 정지하기 때문에, 그 후의 기입 동작은 행해지지 않는다. 따라서, 기입이 완료한 메모리 셀 어레이 내의 메모리 셀의 임계 전압은, 다른 메모리 셀 어레이에서 기입 동작이 계속하고 있더라도 변화하지 않는다.
한편, 기입이 완료하지 않은 메모리 셀 어레이에서는, 대응하는 워드선 구동 회로(23)에 의한 워드선의 선택 구동 동작이 정지하지 않고, 워드선에는 고전압 Vpgm또는 Vpass가 출력되기 때문에, 그 후에도 기입 동작이 계속해서 행해진다. 그리고, 기입이 완료한 메모리 셀 어레이로부터 순차적으로 워드선의 선택 구동 동작이 정지해 가고, 모든 메모리 셀 어레이에서 기입이 완료한 후에 기입 동작이 종료한다.
이와 같이 상기 실시예의 플래시 메모리에서는, 데이터의 기입 동작은 복수의 메모리 셀 어레이에서 동시에 개시되고, 종료는 메모리 셀 어레이별로 행해지기때문에, 메모리 셀의 제조 변동에 의해 기입 조건이 다르다고 하여도, 기입 후의 메모리 셀의 임계 전압을 원하는 분포 범위 내에 넣을 수 있다.
다음에, 본 발명의 제2 실시예를 설명한다.
상기 제1 실시예의 플래시 메모리에서는, 데이터의 기입 후에 검증 판독이 행해지고, 각 메모리 셀 어레이별로 판독 데이터의 일치/불일치가 판정되고, 그 후에도 워드선에 전압을 계속해서 출력하는지의 여부를 판정하는 제어가 행해지는 경우를 설명하였다.
이와 같은 경우, 동일한 페이지상의 임의의 메모리 셀 어레이 내의 모든 메모리 셀에 "1" 데이터를 기입하는, 즉 메모리 셀의 임계 전압을 높일 필요가 없는 메모리 셀이 접속되어 있는 워드선에 대해서도 고전압 Vpgm또는 Vpass가 출력된다. 이에 따라, "0" 데이터를 기억하고 있는 메모리 셀의 임계 전압의 분포 범위가 넓어질 우려가 있다.
따라서, 제2 실시예의 플래시 메모리에서는, 도 9의 흐름도에서 설명한 바와 같이, 단계 S11의 기입 데이터의 입력 후에, 래치 회로(31)에서 래치된 기입 데이터가 전부 "1" 인지의 여부를 판정하는 단계 S15가 부가된다. 이 판정 동작은, 도 5에서의 비트선 제어 회로(22) 내의 판정 회로를 이용하여 행해진다.
즉, 각 래치 회로(31)에 기입 데이터가 입력된 후, 메모리 셀에 대한 기입 데이터가 전부 "1" 레벨인 메모리 셀 어레이에 대응한 비트선 제어 회로(22)에서는, 판정 회로 내의 모든 N채널 트랜지스터(32)가 오프 상태로 된다. 이에 또한, 제어 신호 CHK가 "H" 레벨로 되어 각 N채널 트랜지스터(33)가 온 상태로 되어도, 판정 신호 COM은 "H" 레벨을 유지한다. 이 경우, 제어 신호 CHK'가 "H" 레벨로 상승한 후에 신호 /COM이 "L" 레벨로 되기 때문에, NAND 회로(40)의 출력 신호는 "H"레벨로 되고, 대응하는 메모리 셀 어레이의 워드선에는, 기입 동작의 개시 때부터 고전압 Vpgm또는 Vpass가 출력되지는 않는다. 즉, 이 메모리 셀 어레이에서의 기입 동작은 개시되지 않는다.
한편, 판정 회로에서 기입 데이터가 전부 "1"이 아니라고 판정하면, 그 후에는, 도 8의 흐름도와 마찬가지로, 데이터의 기입 동작(S12), 검증 판독 동작(S13)이 행해지고, 그 후, 검증 판독 데이터의 일치 판정(S14)이 행해진다. 그리고, 앞의 경우와 마찬가지로, 모든 메모리 셀 어레이에서 기입이 완료한 후에 기입 동작이 종료한다.
이와 같이 제2 실시예의 플래시 메모리에서는, 래치 회로(31)에 기입 데이터가 입력된 후에, 래치 회로(31)에서 래치된 데이터가 전부 "1"인지의 여부가 판정 회로에서 판정되고, 전부 "1"인 메모리 셀 어레이에 대해서는 기입 동작의 개시 때부터 워드선으로 고전압이 출력되지는 않는다. 이 결과, 메모리 셀의 임계 전압을 높일 필요가 없는 메모리 셀의 임계 전압의 분포 범위가 넓어지는 것이 방지된다.
또한, 기입 데이터가 전부 "1"인지의 여부의 판정 후에는, 제1 실시예와 마찬가지로, 데이터의 기입 동작의 완료가 메모리 셀 어레이별로 행해지기 때문에, 메모리 셀의 제조 변동에 의해 기입 조건이 다르다고 하여도, 기입 후의 메모리 셀의 임계 전압을 원하는 분포 범위 내에 넣을 수 있다.
다음에 제3 실시예에 대하여 설명한다.
상기한 제1, 제2 실시예에서는, 도 5에 도시된 바와 같이, 메모리 셀어레이(21) 내의 각 비트선 BL에 각각 1개의 NAND 셀만이 접속되는 경우를 나타내었다.
그러나, 일반적으로 NAND 플래시 메모리에서는, 도 10에 도시한 바와 같이, 각 비트선 BL에는 각각 복수의 NAND 셀이 접속된다. 그리고, 워드선 WL 및 선택 게이트선 SG1, SG2를 공유하는 복수의 NAND 셀에 의해 NAND 셀이 블록으로 나눠지고, 각 메모리 셀 어레이(21) 내에서 하나의 블록을 선택하여 데이터의 기입이 행해진다.
이와 같이 메모리 셀 어레이(21) 내에 복수의 블록이 형성되는 경우에는, 도 11의 워드선 구동 회로(23)에 도시한 바와 같이, NAND 회로(40)에, 신호 /C0M 및 전압 인가 제어 신호 SWV 외에, 블록 선택 신호 BS를 입력함으로써, 블록 선택 신호 BS에 따라 블록을 선택하고, 선택된 블록 내의 복수의 워드선 WL 에 대해서만 고전압 Vpgm또는 Vpass를 출력시킬 수 있다. 도 11에서의 승압 회로(48)는 도 7에 도시한 것과 마찬가지이다.
또한, 상기한 바와 같이 각 비트선 BL에 각각 복수의 NAND 셀이 접속되는 플래시 메모리에서, 앞의 제2 실시예와 마찬가지로, 메모리 셀에 대한 기입 데이터가 전부 "1" 레벨인 메모리 셀 어레이에 대해서는, 기입 동작을 개시시키지 않도록 할 수 있다. 즉, 도 9의 흐름도에 도시한 바와 같이, 기입 데이터의 입력 후에, 래치 회로(31)에서 래치된 기입 데이터가 전부 "1"인지의 여부를 판정 회로에서 판정하고, 메모리 셀에 대한 기입 데이터가 전부 "1" 레벨인 메모리 셀 어레이에 대해서는 대응하는 메모리 셀 어레이의 워드선에 대하여, 기입 동작의 개시 때부터 고전압 Vpgm또는 Vpass를 출력시키지 않도록 할 수 있다.
부가적인 장점 및 변형은 당업자에 의해 쉽게 구현할 수 있으며, 따라서, 본 발명의 범위는 상기한 설명 및 실시예에 한정되는 것은 아니다. 따라서, 부가된 청구항 및 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 범위 및 정신에서 벗어나지 않고, 다양한 변형이 이루어질 수 있다.
본 발명에 따르면, 메모리 셀의 제조 변동에 의해 조건이 다르다고 하여도, 기입 후의 메모리 셀의 임계값 전압을 원하는 분포 내에 넣을 수 있다.

Claims (23)

  1. 각각 복수의 메모리 셀을 갖고, 이들 복수의 메모리 셀이 복수의 워드선에 접속된 복수의 메모리 셀 어레이와,
    상기 복수의 메모리 셀 어레이에 접속되고, 대응하는 메모리 셀 어레이의 상기 복수의 워드선을 선택 구동하는 복수의 워드선 구동 회로와,
    상기 복수의 메모리 셀 어레이에 접속되고, 대응하는 메모리 셀 어레이의 상기 복수의 메모리 셀에 사전에 기입된 데이터의 검증 판독을 행하고, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을, 검증 판독 결과에 기초하여 제어하는 복수의 제어 회로
    를 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀 어레이는, 데이터의 기입 시 또는 판독 시에, 각 메모리 셀 어레이 내에서 각각 대응하는 워드선에 접속되어 있는 모든 메모리 셀에서 데이터의 기입 또는 판독이 병렬로 행해지는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 제어 회로 중 상기 검증 판독 결과가 패스인 제어 회로에 대응하는 상기 워드선 구동 회로는, 대응하는 메모리 셀 어레이의 상기 복수의 워드선의 선택 구동 동작을 정지하도록 상기 제어 회로에 의해 제어되는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 복수의 각 메모리 셀은 각각 불휘발성 트랜지스터로 이루어지고, 복수의 불휘발성 트랜지스터는 직렬 접속되어 NAND 셀을 구성하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 복수의 각 제어 회로는, 상기 검증 판독 시에, 상기 복수의 각 메모리 셀로부터 판독되는 데이터를 래치하는 복수의 래치 회로를 갖는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 복수의 각 래치 회로는, 상기 복수의 메모리 셀에 대하여 기입을 행해야 할 기입 데이터를 래치하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 복수의 각 워드선 구동 회로는, 상기 복수의 워드선에 공급하기 위한 구동 전압의 노드와 상기 복수의 워드선 사이에 접속되고, 상기 복수의 각 제어 회로로부터 출력되는 제어 신호에 기초하여 도통 제어되는 복수의 스위치를 갖는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 복수의 제어 회로는 각각, 상기 복수의 래치 회로에 접속되고, 이들 복수의 래치 회로에서 래치된 데이터에 기초하여 상기 검증 결과에 따른 판정 신호를 출력하는 판정 회로를 갖는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 판정 회로는,
    제1 전위의 노드와 상기 판정 신호의 노드 사이에 접속되고, 소정의 타이밍으로 도통 제어되는 제1 트랜지스터와,
    상기 판정 신호의 노드와 제2 전위의 노드 사이에 각각 병렬로 삽입되며, 각각 상기 복수의 래치 회로에서 래치되어 있는 데이터에 기초하여 도통 제어되는 복수의 제2 트랜지스터를 포함하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 판정 회로는,
    상기 복수의 제2 트랜지스터와 상기 제2 전위의 노드 사이에 각각 삽입되고, 상기 제1 트랜지스터가 도통하고 있는 기간에 도통 제어되는 복수의 제3 트랜지스터를 더 포함하는 불휘발성 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 복수의 제어 회로는 각각, 상기 판정 회로로부터 출력되는 상기 판정 신호를 유지하는 유지 회로를 더 포함하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 유지 회로는,
    상기 판정 신호를 수신하여, 이 판정 신호를 소정의 타이밍으로 출력하는 논리 회로와,
    세트 단자 및 리세트 단자를 갖고, 상기 논리 회로의 출력이 세트 단자에 입력되고, 리세트 단자에 리세트 신호가 입력되는 플립플롭 회로를 갖는 불휘발성 반도체 기억 장치.
  13. 각각 복수의 메모리 셀을 갖고, 이들 복수의 메모리 셀이 복수의 워드선에 접속되는 복수의 메모리 셀 어레이와,
    상기 복수의 메모리 셀 어레이에 각각 접속되고, 대응하는 메모리 셀 어레이의 상기 복수의 워드선을 선택 구동하는 복수의 워드선 구동 회로와,
    상기 복수의 메모리 셀 어레이에 각각 접속되고, 대응하는 메모리 셀 어레이의 상기 복수의 메모리 셀에 대하여 기입을 행하는 기입 데이터를 래치하고, 상기복수의 메모리 셀에 기입된 데이터의 검증 판독을 행하고, 이 판독 데이터를 래치하는 복수의 래치 회로를 갖고, 데이터 기입 시에, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을 상기 복수의 래치 회로에 래치된 기입 데이터에 기초하여 제어하고, 검증 판독 시에, 대응하는 워드선 구동 회로에서의 워드선의 선택 구동 동작을 상기 복수의 래치 회로에 래치된 검증 판독 데이터에 기초하여 제어하는 복수의 제어 회로
    를 포함하는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 복수의 메모리 셀 어레이는, 데이터의 기입 시 또는 판독 시에, 각 메모리 셀 어레이 내에서 각각 대응하는 워드선에 접속되어 있는 모든 메모리 셀에서 데이터의 기입 또는 판독이 병렬로 행해지는 불휘발성 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 복수의 각 제어 회로 내의 상기 복수의 래치 회로에서 래치된 복수의 기입 데이터의 전부는, 상기 메모리 셀에 대한 기입 동작을 필요로 하지 않는 논리 레벨의 데이터일 때에, 대응하는 상기 워드선 구동 회로가, 대응하는 메모리 셀 어레이의 상기 복수의 워드선의 선택 구동 동작을 개시하지 않도록 상기 제어 회로에 의해 제어되는 불휘발성 반도체 기억 장치.
  16. 제13항에 있어서,
    상기 복수의 제어 회로 내의 상기 복수의 래치 회로에 래치된 복수의 검증 판독 데이터에 기초한 검증 판독 결과가 패스일 때, 대응하는 상기 워드선 구동 회로는, 대응하는 메모리 셀 어레이의 상기 복수의 워드선의 선택 구동 동작을 정지하도록 상기 제어 회로에 의해 제어되는 불휘발성 반도체 기억 장치.
  17. 제13항에 있어서,
    상기 복수의 각 메모리 셀은 각각 불휘발성 트랜지스터로 이루어지고, 복수의 불휘발성 트랜지스터는 직렬 접속되어 NAND 셀을 구성하는 불휘발성 반도체 기억 장치.
  18. 제13항에 있어서,
    상기 복수의 각 워드선 구동 회로는, 상기 복수의 워드선에 공급하기 위한 구동 전압의 노드와 상기 복수의 워드선 사이에 접속되고, 상기 복수의 각 제어 회로로부터 출력되는 제어 신호에 기초하여 도통 제어되는 복수의 스위치를 갖는 불휘발성 반도체 기억 장치.
  19. 제13항에 있어서,
    상기 복수의 제어 회로는 각각, 상기 복수의 래치 회로에 접속되고, 이들 복수의 래치 회로에서 래치된 데이터에 기초하여 상기 검증 결과에 따른 판정 신호를출력하는 판정 회로를 갖는 불휘발성 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 판정 회로는,
    제1 전위의 노드와 상기 판정 신호의 노드 사이에 접속되고, 소정의 타이밍으로 도통 제어되는 제1 트랜지스터와,
    상기 판정 신호의 노드와 제2 전위의 노드 사이에 각각 병렬로 삽입되며, 각각 상기 복수의 래치 회로에서 래치되어 있는 데이터에 기초하여 도통 제어되는 복수의 제2 트랜지스터를 포함하는 불휘발성 반도체 기억 장치.
  21. 제20항에 있어서,
    상기 판정 회로는,
    상기 복수의 제2 트랜지스터와 상기 제2 전위의 노드 사이에 각각 삽입되고, 상기 제1 트랜지스터가 도통하고 있는 기간에 도통 제어되는 복수의 제3 트랜지스터를 더 포함하는 불휘발성 반도체 기억 장치.
  22. 제19항에 있어서,
    상기 복수의 제어 회로는 각각, 상기 판정 회로로부터 출력되는 상기 판정 신호를 유지하는 유지 회로를 더 포함하는 불휘발성 반도체 기억 장치.
  23. 제22항에 있어서,
    상기 유지 회로는,
    상기 판정 신호를 수신하여, 이 판정 신호를 소정의 타이밍으로 출력하는 논리 회로와,
    세트 단자 및 리세트 단자를 갖고, 상기 논리 회로의 출력이 세트 단자에 입력되고, 리세트 단자에 리세트 신호가 입력되는 플립플롭 회로를 갖는 불휘발성 반도체 기억 장치.
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