JPH0991978A

JPH0991978A - 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム

Info

Publication number: JPH0991978A
Application number: JP25240095A
Authority: JP
Inventors: Toshihiro Tanaka; 利広田中; Masataka Kato; 正高加藤; Tetsuo Adachi; 哲生足立
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-29
Filing date: 1995-09-29
Publication date: 1997-04-04
Also published as: TW310432B; KR970017668A

Abstract

(57)【要約】【課題】書き換え耐性を向上させることができる半導体
不揮発性記憶装置およびそれを用いたコンピュータシス
テムを提供することでにある。【解決手段】書き換え動作（書き込み、消去）後のメモ
リセルのしきい値電圧がベリファイワード線電圧に未到
達時のメモリセルに対してのみ、書き換え動作を継続す
る【効果】書き込み側及び消去側のメモリセルのしきい値
電圧をそれぞれ揃えることができる。その結果、書き換
え動作時における絶縁膜の総通過電荷量を低減でき、書
き換え耐性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、しきい値電圧を電
気的に書き換えることが可能なトランジスタからなる半
導体不揮発性記憶装置に関し、特にしきい値電圧の電気
的書き換えを頻発的に行う場合に好適な半導体不揮発性
記憶装置およびそれを用いたコンピュータシステムなど
に関する。

【０００２】

【従来の技術】記憶内容を電気的に一括消去できる１ト
ランジスタ／セル構成の半導体不揮発性記憶装置に、フ
ラッシュメモリがある。フラッシュメモリはその構成
上、１ビット当たりの占有面積が少なく高集積化が可能
であるため近年注目されており、その構造や駆動方法な
どに関する研究開発が活発に行なわれている。

【０００３】例えば、第１にSymposium on VLSI Circui
ts Digest of Technical Papers pp97-98 1993に記載さ
れているDINOR方式、第２に同pp99-100 1993に記載され
ているNOR方式、第３に同pp61-62 1994に記載されてい
るAND方式、第４にInternational Electron Devices me
eting Tech. Dig. pp19-22に記載されているHICR方式、
第5にSymposium on VLSI Circuits Digest of Technica
l Papers pp20-21 1992に記載されているNAND方式が提
案されている。

【０００４】図7、図8、図9、図10及び図11は、それぞ
れNOR方式、DINOR方式、AND方式、HICR方式及びNAND方
式によるメモリセルの接続例である。図7、図8、図9、
図10及び図11において、W1,・・・,Wmはワード線、B1 ,B2
はビット線であり、各メモリセルは制御ゲートと浮遊ゲ
ートとを有する１個のトランジスタで構成されている。
上記各方式は、メモリセルの接続状態により、NOR、DIN
OR、AND及びHICR方式のNOR型接続と、NAND方式とに分類
できる。

【０００５】NOR型接続では、読み出し時の選択ワード
線電圧は電源電圧Vccとする。浮遊ゲートに電子が蓄積
された状態では、制御ゲートからのメモリセルしきい値
電圧は高くなり、ワード線を選択して制御ゲートにVcc
を印加してもメモリセル電流は流れない。一方、浮遊ゲ
ートに電子の注入が行なわれていない（電子が放出して
いる）状態では、メモリセルしきい値電圧は低く、ワー
ド線を選択するとメモリセル電流が流れる。メモリセル
電流をセンスアンプで受け、情報の”０”、”１”を判
定する。

【０００６】図12(a)に、NOR型接続における2つの記憶
情報に対応するメモリセルのしきい値電圧VthLとVthHと
の分布を示す。VthLは、浮遊ゲートに電子が注入されて
いないメモリセルのしきい値電圧を示し、VthHは、浮遊
ゲートに電子が蓄積された状態のメモリセルのしきい値
電圧を示す。

【０００７】NOR型接続では、読み出し時の非選択のワ
ード線の印加電圧は接地電圧Vssであるため、メモリセ
ルのしきい値電圧が負の電圧（デプレッション）になる
と誤読み出しの原因となる。従って、VthLが負の電圧に
ならないように精度よく制御しなければならない。

【０００８】一例として、NOR型接続であるAND方式の書
き込み動作（しきい値電圧をVthLに書き換える動作）シ
ーケンスを図１を用いて説明する。。AND方式の書き込
み動作では、書き込みコマンドと、メモリセルアレイの
所望のワード線に接続されているメモリセル群（以下、
セクタという）のアドレスと、書き込みデータとが、CP
Uより入力される。単位書き込み時間を設定して、選択
されたセクタの書き込みデータに対応したメモリセルに
対し、一括して書き込みを行なった後、ベリファイす
る。ベリファイした結果、書き込みが不充分のメモリセ
ル、すなわち書き込みしきい値電圧（Vv）に到達してい
ないメモリセルがあった場合には、書き込みが不充分な
メモリセルのみに書き込み動作が継続されるように装置
内部の書き込みデータを書き換える。全ての書き込み対
象のメモリセルのしきい値電圧が書き込みしきい値電圧
（Vv）に到達するまで、書き込み、ベリファイ、データ
書き換え動作を繰り返す。

【０００９】このような動作シーケンスにより、セクタ
内のメモリセルの書き込み側のしきい値電圧VthLをビッ
ト毎に制御するため、書き込み後のVthL側のメモリセル
のしきい値電圧を揃えることができる。

【００１０】また、書き込みしきい値電圧（Vv）は、Vt
hLの分布の広がりを考慮して、全ての書き込み状態のメ
モリセルに対して、VthLが負の値とならないような電
圧、例えば、1.5V程度に設定される。

【００１１】次に、図12(b)に、NAND方式における2つの
記憶情報に対応するメモリセルのしきい値電圧VthLとVt
hHとの分布を示す。NAND方式では、読み出し時の非選択
のワード線は電源電圧Vccとして、しきい値電圧の高低
に拘わらず非選択のメモリセルは全てトランスファのト
ランジスタとして使用する。また、読み出し時の選択ワ
ード線の印加電圧は接地電圧Vssとする。このため、Vth
Lは、接地電圧Vssでメモリセル電流が流れるような値に
設定され、VthHは、非選択ワード線電圧の電源電圧Vcc
と選択ワード線電圧の接地電圧Vssとの間に設定されて
いる。

【００１２】NAND方式の場合、非選択のメモリセルを全
てトランスファのトランジスタとして用いるので、しき
い値電圧が高いVthH（書き込み）側は、電源電圧Vccを
超えないように精度良く制御しなければならない。その
ため、NAND方式においても、上述したAND方式と同様に
全ての書き込み対象のメモリセルのしきい値電圧が書き
込みしきい値電圧（Vv）に到達するまで、書き込み、ベ
リファイ、データ書き換え動作を繰り返し、ビット毎に
メモリセルの書き込みしきい値を制御する。

【００１３】書き込みしきい値電圧（Vv）は、VthHの分
布の広がりを考慮して、書き込み対象の全てのメモリセ
ルのしきい値電圧が電源電圧Vcc以上とならないような
電圧値、例えば2.5V程度に設定されている。

【００１４】

【発明が解決しようとする課題】上記従来のNOR型接続
およびNAND型接続ともに、セクタ内のメモリセルの書き
込み側のしきい値電圧をメモリセル毎に制御している
が、消去側のしきい値電圧の制御は十分行われていなか
った。すなわち、NOR型接続では電源電圧Vcc以上、NAND
方式では接地電圧Vss以下となるように、各々最大ない
しは最小となるしきい値電圧を保証しているだけであっ
た。

【００１５】一例として、図３に示す従来のAND方式の
消去動作シーケンスを説明する。まず、半導体不揮発性
記憶装置は、CPUより消去コマンドと消去を行うセクタ
のアドレスを受ける。その後、装置内部で、データのセ
ットを行い、消去、ベリファイ、一括判定動作を繰り返
す。セクタ内の全てのメモリセルのしきい値電圧がベリ
ファイ時のワード線電圧以上になった時点で消去動作を
終了する。すなわち、消去側のしきい値電圧は、ベリフ
ァイ時のワード線電圧以上であることは保証しているも
のの、セクタ内のメモリセル毎に消去側のしきい値電圧
を制御していないため、図12(a)の如く消去側ののしき
い値電圧分布は、例えば2V程度の広がりをもっていた。

【００１６】同様に、NAND方式においては、図12(b)の
如くしきい値電圧の低い側VthLのしきい値電圧の分布が
広がりをもっている。

【００１７】上述のように、NOR型接続又はNAND方式の
何れにしても、消去側のメモリセルのしきい値電圧の分
布が広がりを持っているため、メモリセルの2つの状態
のしきい値電圧差の絶対値｜VthH-VthL｜が大きく、書
き換え動作時における絶縁膜の総通過電荷量（2つの状
態のしきい値電圧差の絶対値に比例）を低減できなかっ
た。そのため、絶縁膜にダメージを与え、さらには膜劣
化を生じさせるので、書き換え回数に制約があった。

【００１８】そこで、本発明の目的は、電気的書き換え
が可能な半導体不揮発性記憶装置において、装置内部で
2つの記憶情報に対応するメモリセルのしきい値電圧の
分布を抑制し、書き換え耐性を向上させた半導体不揮発
性記憶装置及びそれを用いたコンピュータシステムを提
供することにある。

【００１９】

【課題を解決するための手段】上記目的を解決するため
に、本発明の半導体不揮発性装置は、それぞれが制御
ゲート、ドレイン及びソースを有する複数の不揮発性半
導体メモリセルと、上記複数の不揮発性半導体メモリセ
ルの制御ゲートが共通に接続されたワード線と、上記複
数の不揮発性半導体メモリセルのドレインがそれぞれ接
続された複数のビット線とを有し、上記複数の不揮発性
半導体メモリセルに対して書き込みを行った際には、上
記書き込みが不充分の不揮発性半導体メモリセルに対し
てのみ上記書き込みを継続される如く制御する半導体不
揮発性記憶装置において、上記複数の不揮発性半導体メ
モリセルに対して消去を行った際には、上記消去が不充
分の不揮発性半導体メモリセルに対してのみ上記消去が
継続される如く制御することを特徴する（第１図、第２
図、第４図及び第７図乃至第１１図参照）。

【００２０】書き込みは、例えば、メモリセルの制御ゲ
ートすなわちワード線を例えば-10V程度の負電圧を印加
し、メモリセルのドレイン端子電圧は、選択セルでは例
えば5V程度の電圧となり、非選択セルでは0Vとなる。選
択メモリセルの浮遊ゲートとドレイン間には、電圧差が
生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordh
eimトンネル現象で引き抜かれる。非選択のメモリセル
では、浮遊ゲートとドレイン間との電圧差が小さいた
め、浮遊ゲート内の電子の放出を防ぐことができる。

【００２１】また、消去は、例えば、メモリセルの制御
ゲートすなわちワード線を例えば16V程度の高電圧を印
加し、メモリセルのドレイン端子電圧は、選択セルでは
0Vとなり、非選択セルでは例えば8V程度の電圧となる。
選択メモリセルの浮遊ゲートとチャネル間には、電圧差
が生じ、チャネル内の電子が浮遊ゲート内にFowler-Nor
dheimトンネル現象で注入される。非選択のメモリセル
では、電圧差が小さいため、浮遊ゲート内の電子の注入
を防ぐことができる。

【００２２】本発明の半導体不揮発性記憶装置では、書
き込みを行った不揮発性半導体メモリセルの状態を検証
し上記書き込みが不充分の不揮発性半導体メモリセルに
対してのみ書き込みが継続されるとともに、消去を行っ
た不揮発性半導体メモリセルの状態を検証し、上記消去
が不充分の不揮発性半導体メモリセルに対してのみ消去
を継続するので、書き込み側の不揮発性半導体メモリセ
ルのしきい値電圧の分布のばらつき及び消去側の不揮発
性半導体メモリセルのしきい値電圧の分布のばらつきを
それぞれ押さえることができる。その結果、書き込み側
のしきい値電圧と消去側のしきい値電圧との差の絶対値
を小さくすることができ、メモリセルのしきい値電圧の
書き換え動作時における絶縁膜の総通過電荷量を低減で
きる。

【００２３】また、本発明のコンピュータシステムは、
上記本発明の半導体不揮発性記憶装置と中央処理装置と
を有し、上記半導体不揮発性記憶装置の上記再書き込み
又は上記再消去は中央処理装置の命令によらずに実行さ
れることを特徴とする。

【００２４】本発明のコンピュータシステムでは、上記
半導体不揮発性記憶装置の上記再書き込み又は上記再消
去は中央処理装置の命令によらずに実行されるので、シ
ステムが複雑になることはない。

【００２５】さらに、不揮発性半導体メモリセルしきい
値電圧の書き換え動作にFowler-Nordheimトンネル現象
を利用することで、低電圧の単一電源化が図れる。これ
により、これを用いたコンピュータシステム等におい
て、低電圧化による消費電力の低減、信頼性の向上が可
能となる。

【００２６】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて詳細に説明する。

【００２７】まず、図14により本実施例の半導体不揮発
性記憶装置の構成を説明する。

【００２８】本実施例の半導体不揮発性記憶装置は、メ
モリマットMemory Mat、行アドレスバッファXADB、行ア
ドレスデコーダXDCR、センスアンプおよびデータラッチ
共用のセンスラッチ回路SLと列ゲートアレイ回路YG、列
アドレスバッファYADB、列アドレスデコーダYDCR、入力
バッファ回路DIB、出力バッファ回路DOB、マルチプレク
サ回路MP、モードコントロール回路MC、コントロール信
号バッファ回路CSB、内蔵電源回路VSなどから構成され
ている。Memory Matは、例えばメモリセルのしきい値電
圧を電気的に書き換え可能なEEPROMなどで構成される。

【００２９】コントロール信号バッファ回路CSBには、
特に制限されるものではないが、たとえば外部端子/C
E、/OE、/WE、SCに、それぞれチップイネーブル信号、
アウトプットイネーブル信号、ライトイネーブル信号、
シリアルクロック信号などが入力され、これらの信号に
応じて内部制御信号のタイミング信号を発生する。

【００３０】モードコントロール回路MCには外部端子R/
(/B)からレディ/ビジィ信号が入力されている。

【００３１】尚、本実施例における/CE、/OE、/WEなど
の「/」は相補信号を表している。

【００３２】内蔵電源回路VSは、特に制限されるもので
はないが、たとえば外部から電源電圧Vccが入力され、
読み出しワード線電圧Vr、しきい値電圧を上げる動作時
のワード線電圧Vh、そのベリファイワード線電圧Vhv、
しきい値電圧を下げる動作時のワード線電圧Vl、そのベ
リファイワード線電圧Vlv、読み出しビット線電圧Vrb、
読み出しリファレンスビット線電圧Vrr、しきい値電圧
を上げる動作時のドレイン端子電圧Vhd、そのトランス
ファゲート電圧Vht、しきい値電圧を下げる動作時のド
レイン端子電圧Vld、そのトランスファゲート電圧Vltな
どを生成する。尚、上記各電圧は外部から供給されるよ
うにしてもよい。

【００３３】内蔵電源回路VSで生成されたワード線電圧
Vr、Vh、Vhv、Vl、Vlvおよびトランスファゲート電圧Vh
t、Vltは、行アドレスデコーダXDCRに、ビット線電圧Vr
b、Vrr、Vwd、Vhdおよびトランスファゲート電圧Vht、V
ltがセンスラッチ回路SLにそれぞれ入力されている。

【００３４】内蔵電源電圧は、電源電圧の共用化を図っ
てもよい。たとえば、しきい値電圧を上げる動作時のド
レイン端子電圧Vhdとしきい値電圧を下げる動作時のド
レイン端子電圧Vld、または、トランスファゲート電圧V
htとVltなどは共用してもよい。

【００３５】行、列アドレスバッファXADB、YADBは、特
に制限されるものではないが、たとえば装置内部のチッ
プイネーブル選択信号/CEにより活性化され、外部端子
からのアドレス信号AX、AYを取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成す
る。行アドレスデコーダXDCRは、行アドレスバッファXA
DBの相補アドレス信号に対応したメモリセル群のワード
線Wの選択信号を形成し、列アドレスデコーダYDCRは、
列アドレスバッファYADBの相補アドレス信号に対応した
メモリセル群のビット線Bの選択信号を形成する。これ
らの選択信号により、メモリマットMemoryMat内任意の
ワード線Wおよびビット線Bが選択され、所望のメモリセ
ルが選択される。

【００３６】メモリマットMemory Mat内のメモリセル
は、特に制限されるものではないが、例えば行アドレス
デコーダXDCRと列アドレスデコーダYDCRにより、8ビッ
トあるいは16ビット単位などで選択され、書き込み、読
み出しを行う。1つのデータブロックのメモリセルはワ
ード線方向（行方向）にm個、ビット線方向（列方向）
にn個とすると、m×n個のメモリセル群のデータブロッ
クが8個あるいは16個などから構成される。

【００３７】メモリマットMemory Mat内のメモリセル
は、上述したように、たとえばEPROMのメモリセルと類
似した構造であり、制御ゲートと浮遊ゲートとを有する
公知のメモリセル構造、または制御ゲートと浮遊ゲー
ト、および選択ゲートとを有する公知のメモリセル構造
を用いる。ここでは、制御ゲートと浮遊ゲートとを有す
るメモリセルの構造を図4により説明する。

【００３８】図4の不揮発性メモリセルの構造は、1987
年に発行されたInternational ElectronDevices Meetin
g Tech. Dig. pp.560-563において発表されたフラッシ
ュメモリのメモリセルのトランジスタと同一の構造であ
る。このメモリセルは、特に制限されるものではない
が、たとえば単結晶P型シリコンからなる半導体基板上
に形成される。

【００３９】すなわち、この不揮発性メモリセルは、制
御ゲート電極1、ドレイン電極2、ソース電極3、浮遊ゲ
ート4、層間絶縁膜5、トンネル絶縁膜6、P型基板7、ド
レイン・ソース領域の高不純物濃度のN型拡散層8、9、
ドレイン側の低不純物濃度のN型拡散層10、ソース側の
低不純物濃度のP型拡散層11からなるトランジスタ1素子
のよって、1つのフラッシュ消去型のEEPROMセルが構成
されている。

【００４０】これらのメモリセルは、例えば上述した図
7から図11に示したNOR型、DINOR型、AND型、HICR型又は
NAND型などの方式で接続され、メモリマットMemory Mat
を構成する。

【００４１】メモリセルのしきい値電圧を選択的に上げ
・下げさせる動作すなわち書換え動作手法を図5、図6の
メモリセルの断面模式図と端子印加電圧を用いて説明す
る。

【００４２】図5は、セクタ内のメモリセルのしきい値
電圧を選択的に下げる動作を示したものである。セクタ
が接続されているワード線にたとえば-10V程度の負の電
圧を印加することにより、セクタ内のすぺてのメモリセ
ルの制御ゲートに-10Vの電圧を印加する。しきい値電圧
を下げたいメモリセル、すなわち選択したメモリセルの
ドレイン端子には選択的にたとえば5V程度の電圧を印加
することで、浮遊ゲートとドレインとの間に電圧差が生
じ、浮遊ゲート内の電子がドレイン側にFowler-Nordhei
mトンネル現象で引き抜かれる。非選択のメモリセルの
ドレイン端子には0Vを印加することで、浮遊ゲートとド
レイン間との電圧差を少なくし、浮遊ゲート内の電子の
放出を防ぐ。

【００４３】図6は、セクタ内のメモリセルのしきい値
電圧を選択的に上げる動作を示したものである。セクタ
が接続されているワード線にたとえば16V程度の負の電
圧を印加することにより、セクタ内のすぺてのメモリセ
ルの制御ゲートに16Vの電圧を印加する。しきい値電圧
を上げたいメモリセル、すなわち選択したメモリセルの
ドレイン端子には選択的にたとえば0Vの電圧を印加する
ことで、浮遊ゲートとチャネル間とに電圧差が生じ、チ
ャネル内の電子が浮遊ゲート内にFowler-Nordheimトン
ネル現象で注入される。非選択のメモリセルのドレイン
端子にはたとえば8V程度の電圧を印加することで、浮遊
ゲートとチャネル間との電圧差を少なくし、浮遊ゲート
内への電子の注入を防ぐ。

【００４４】尚、しきい値電圧を下げる動作での非選択
のワード線の電圧は、ドレイン電圧によるディスターブ
（電子の放電）を防止するため正電圧が印加されてい
る。そのため、書換え動作ではソース電極をopenとする
ことで、定常電流が流れることを防止する。また、メモ
リセルのしきい値電圧を上げる動作でのドレイン電圧す
なわちチャネル電圧を負の電圧として、制御ゲートの電
圧すなわちワード線電圧を下げることも可能である。

【００４５】図5、図6から明らかなように、セクタ内の
メモリセルのしきい値電圧は、それらのドレイン端子に
印加する電圧値をメモリセルごとに設定することにより
選択的書き換えることができる。セクタ内のメモリセル
のドレイン端子に印加する電圧をメモリセルごとに設定
するには、後述するように、ビット線ごとに設けられた
センスラッチ回路SL内のフリップフロップに、各メモリ
セルのドレイン端子に印加する電圧情報を持たせればよ
い。

【００４６】次に、センスラッチ回路SLを図17を用いて
説明する。図17は、メモリマットMemory Matとセンスラ
ッチ回路SLとの接続を図14のオープンビット線方式で配
置した場合の回路図の一例である。

【００４７】図17では、メモリマットMemory Mat u内の
ビット線Bu1とメモリマットMemoryMat d内のビット線Bd
1との間に設けられたフリップフロップを含むセンスラ
ッチ回路にのみSL1の符号を付しているが、他のビット
線BunとBdnに対しても同一（等価）のセンスラッチ回路
が接続されている。センスラッチ回路SLのコントロール
信号は、ビット線の偶数／奇数に対して分けられてい
る。これは、ビット線の寄生線間容量が、センス動作に
あたえる影響を防止するためであり、たとえば偶数ビッ
ト線（Bu2,Bu4又Bd2,Bd4）に接続されているメモリセル
のセンス動作中は、奇数ビット線（Bu1,Bu3又Bd1,Bd3）
の電位をVssとすることにより寄生線間容量を一定の値
とし、偶数ビット線側に接続されたメモリセルの読み出
しを行う。メモリマットMemory Mat u内の奇数ビット線
Bun（n=1,3）には、ゲート信号BDeuを入力とし、ビット
線の電位を接地電圧Vssにディスチャージを行うMOSトラ
ンジスタM1と、ゲート信号RCeuを入力とし、ビット線の
電位のプリチャージを行うMOSトランジスタM2と、プリ
チャージ信号PCeuをゲート入力信号とするMOSトランジ
スタM3と、フリップフロップの情報をゲート入力信号と
するMOSトランジスタM4とが接続されている。M3とM4と
の接続は図17に限定されるものではなく、電源電圧Vcc
側がM3、ビット線Bun側がM4でもよい。奇数ビット線Bun
には配線Bunfが接続されており、配線Bunfには、ゲート
信号TReuを入力とするMOSトランジスタM5が接続されて
いる。フリップフロップ側配線Bu1fには、フリップフロ
ップの電位を接地電圧Vssにディスチャージを行うゲー
ト信号RSLeuを入力とするMOSトランジスタM6と、列アド
レスに応じた列ゲート信号Yaddを入力としフリップフロ
ップ内のの情報を出力するMOSトランジスタM7と、フリ
ップフロップ内の情報をゲート入力信号とするMOSトラ
ンジスタM8とが接続されている。奇数番目の配線Bunfに
接続されたMOSトランジスタM8のドレインには共用信号A
Leu、ソースには接地電圧Vssが接続され、多段入力NOR
回路接続を組む。すなわち、MOSトランジスタM8は、奇
数番目の配線Bunfに接続されている全てのフリップフロ
ップの情報が接地電圧Vssになったか否かを判定するMOS
トランジスタである。

【００４８】メモリマットMemory Mat u内の偶数ビット
線Bun（n=2,4）並びにメモリマットMemory Mat d内の奇
数ビット線Bdn（n=1,3）及び偶数ビットBdn（n=2,4）線
にも同様の構成の回路が接続されている。

【００４９】以上、本実施例の半導体不揮発性記憶装置
の構成について説明してきたが、次に本実施例の特徴と
なるしきい値電圧の書き換え動作シーケンスを図１及び
図２を用いて説明する。本実施例の書き込み動作シー
ケンス図１は、上述した従来の書き込み動作を示すシー
ケンスと同一ある。すなわち、半導体不揮発性記憶装置
は、CPUから、書き込みを指示するコマンドと、書き込
みを行うセクタ内のメモリセル群のアドレスと、書き込
みデータを受ける。その後、ビット線ごとに設けられた
センスラッチ回路SL内のフリップフロップに書き込みデ
ータをセットし、該書き込みデータに応じてセクタ内の
メモリセルに選択的に書き込み動作を行う。次に、セク
タ単位で、一括にしきい値電圧をベリファイし、書き込
みが不十分のメモリセルについてのみ書き込み動作が継
続されるようにフリップフロップ内のデータを書き換え
る。全ての書き込み対象のメモリセルのしきい値電圧が
所定のしきい値電圧に到達するまで、書き込み動作、ベ
リファイ、データ書き換え動作を繰り返す。

【００５０】次に、図２の消去動作シーケンスを説明す
る。

【００５１】半導体不揮発性記憶装置は、CPUから、消
去を指示するコマンドと、消去を行うセクタ内のメモリ
セル群のアドレスとを受ける。その後、ビット線ごとに
設けられたセンスラッチ回路SL内のフリップフロップに
所定のデータをセットし、セクタ内のメモリセルに対
し、一括して消去動作を行う。次に、セクタ単位で、一
括にしきい値電圧をベリファイし、消去が不十分のメモ
リセルについてのみ消去動作が継続されるようにフリッ
プフロップのデータを書き換える。全ての書き込み対象
のメモリセルのしきい値電圧が所定のしきい値電圧に到
達するまで、消去動作、ベリファイ、データ書き換え動
作を繰り返す。すなわち、本実施例の書き換え動作シ
ーケンスは、ベリファイ動作後としきい値電圧一括判定
動作との間に、必ずデータ書き換え動作を行うので、メ
モリセル毎にしきい値電圧を精度良く制御できる。

【００５２】図13(a)は、本実施例の書き換え動作シー
ケンスを実行した際のメモリセルしきい値電圧の分布を
示している。図13(a)より明らかなように、本実施例の
書き換え動作シーケンスを実行することにより、高いし
きい値電圧VthHの分布の広がり及び低いしきい値電圧Vt
hLの分布をそれぞれ揃えることができる。

【００５３】また、本実施例の書き換え動作シーケンス
では、メモリセルが高いしきい値電圧と低いしきい値電
圧、すなわち2値の情報を有する場合を想定したが、メ
モリセルが多値情報を有する場合でも本実施例の書き換
え動作シーケンスを実行できる。、例えば、メモリセル
が4値の情報を有する場合を図13(b)を用いて説明す
る。、本実施例の消去動作でメモリセルのしきい値Vth4
（又はVth1）を揃えるともに、他の３つのしきい値電圧
Vth1（又はVth4）、Vth2、Vth3毎に本実施例の書き込み
動作シーケンスを実行することにより図13(b)に示す様
に４つのしきい値電圧の分布をそれぞれ揃えることがで
きる。

【００５４】本実施例の書き換え動作シーケンスを実行
することにより、半導体不揮発性記憶装置の記憶情報に
対する各々のしきい値電圧のばらつきは、1V以下とな
る。このしきい値電圧のばらつきは、1回の書き込み又
は消去動作によりメモリセルしきい値電圧を変化させる
値ΔVthと、ベリファイ動作時におけるセル電流が流れ
るメモリセルの数に依存するバックバイアス効果にに依
存する値である。しきい値電圧のばらつきをさらに抑制
するためには、書き込みまたは消去時のしきい値電圧の
変化量ΔVthを小さくし、ソース側の抵抗値の改善を行
うことが効果的である。

【００５５】本実施例のメモリセルのしきい値電圧をセ
クタ単位で書き換える動作シーケンスを実行する際のセ
ンスラッチ回路SL内のフリップフロップのデータを図15
および図16に示す。

【００５６】図15および図16に記載のフリップフロップ
のデータ"0"は、フリップフロップが接続されているメ
モリセルのしきい値電圧が高い状態のしきい値電圧と定
義しており、フリップフロップのデータは接地電圧Vss
である。また、フリップフロップのデータ"1"は、メモ
リセルのしきい値電圧が低い状態のしきい値電圧と定義
しており、フリップフロップのデータはたとえば外部電
源電圧Vccであり、書き換え動作時には内部昇圧電位の
ドレイン端子電圧Vhd、Vldとなる。

【００５７】まず、メモリセルのしきい値電圧を下げる
動作シーケンスを図15を用いて説明する。メモリセルの
しきい値電圧を下げる動作を書き込み動作とする場合に
は、高しきい値電圧（消去状態）を保持するメモリセル
に接続せれているセンスラッチ回路内のフリップフロッ
プを"0"とし、低しきい値電圧に書き換えるメモリセル
に接続されているフリップフロップを"1"とするデータ
を入力する。メモリセルのしきい値電圧を下げる動作を
消去動作とする場合には、フリップフロップの全てのデ
ータを"1"にセットする。その後、図5に示したドレイン
エッヂFowler-Nordheimトンネル現象で"1"がセットされ
たフリップフロップに接続されたメモリセルに対し、書
き換え動作を行う。すなわち、選択したセクタが接続さ
れている選択ワード線の電圧を-10V、"1"がセットされ
たフリップフロップに接続されたビット線電圧を5V、"
0"がセットされたフリップフロップに接続されたビット
線電圧をVssとし、"1"がセットされたフリップフロップ
に接続されたメモリセルに対してのみ、その浮遊ゲート
内の電子を引き抜く。

【００５８】ベリファイでは、選択ワード線の電圧を例
えば1.5Vとし、"1"がセットされたフリップフロップに
接続されたビット線のみを選択的にプリチャージを行
う。書き換えしきい値電圧レベル、すなわちベリファイ
ワード線電圧である1.5Vに到達したメモリセルではセル
電流が流れPassとなり、ビット線の電位を放電する。従
って、フリップフロップのデータは"0"に書き換えられ
る。1.5Vに未到達のメモリセルではセル電流は流れずFa
ilとなり、ビット線の電位はプリチャージした電圧を保
ち、フリップフロップのデータの"1"を保持している。
ベリファイ後のフリップフロップのデータを再書き換え
データとし、書き換えとベリファイ動作を繰り返す。フ
リップフロップの全てのデータが"0"となることでしき
い値電圧を下げる動作は終了する。この一括判定はチッ
プ内で自動的に行う。

【００５９】次に、メモリセルのしきい値電圧を上げる
動作シーケンスを図16を用いて説明する。メモリセルの
しきい値電圧を上げる動作を書き込み動作とする場合に
は、低しきい値電圧（消去状態）を保持するメモリセル
に接続せれているセンスラッチ回路内のフリップフロッ
プを"1"とし、高しきい値電圧に書き換えるメモリセル
に接続されているフリップフロップを"0"とするデータ
を入力する。メモリセルのしきい値電圧を上げる動作を
消去動作とする場合には、フリップフロップの全てのデ
ータを"0"にセットする。その後、図6に示したドレイン
エッヂFowler-Nordheimトンネル現象で"0"がセットされ
たフリップフロップに接続されたメモリセルに対し、書
き換え動作を行う。すなわち、選択したセクタが接続さ
れている選択ワード線の電圧を16V、"0"がセットされた
フリップフロップに接続されたビット線電圧をVss、"1"
がセットされたフリップフロップに接続されたビット線
電圧を8Vとし、"0"がセットされたフリップフロップに
接続されたメモリセルに対してのみ、その浮遊ゲート内
に電子を注入する。

【００６０】ベリファイでは、選択ワード線の電圧を例
えば4.0Vとし、全ビット線を対象としてプリチャージを
行う。書き換えしきい値電圧レベル、すなわちベリファ
イワード線電圧である4.0Vに未到達のメモリセルではセ
ル電流が流れFailとなり、ビット線の電位を放電する。
従って、フリップフロップのデータは"0"を保持してい
る。一方、4.0Vに到達したメモリセルではセル電流は流
れずPassとなり、ビット線の電位はプリチャージした電
圧を保ち、フリップフロップのデータの"1"に書き換え
られる。ベリファイ後のフリップフロップのデータを再
書き換えデータとし、書き換えとベリファイ動作を繰り
返す。フリップフロップの全てのデータが"0"となるこ
とでしきい値電圧を下げる動作は終了する。この一括判
定はチップ内で自動的に行う。

【００６１】図18及び図19に、図17のセンスラッチ回路
SLのタイミング波形図を示す。

【００６２】図18及び図19のタイミング波形図は、メモ
リマットMemory Mat u側のセクタを選択した波形図であ
り、実線の波形がMemory Mat u側の信号で、破線がMemo
ry Mat d側の信号である。尚、メモリマットMemory Mat
を構成するメモリセルの接続を、図9に示すAND型の接続
メモリセルとする。

【００６３】図18は、メモリセルのしきい値電圧を下げ
る動作におけるセンスラッチ回路SLのタイミング波形図
を示す。

【００６４】t2までにフリップフロップのデータを確定
し、t2からt6がしきい値電圧を下げる動作、t6からt10
間に偶数番目のビット線に接続されたメモリセル（以
下、even側という）のベリファイ、t10からt11間に奇数
番目のビット線に接続されたメモリセル群（以下、odd
側という）のベリファイ、t11からt13間にメモリセルし
きい値電圧の全ビット終了判定を行う。

【００６５】しきい値電圧を下げる動作を消去動作とす
る場合には、t1からt2間、非選択側のRSLed、RSLodを選
択しフリップフロップの電源電圧VSPe/o、VSNe/oを活性
化することにより、フリップフロップのデータを全選択
にセットする。また、しきい値電圧を下げる動作を書き
込み動作とする場合には、t1までに書き込み情報をセン
スラッチ回路SLを構成するフリップフロップにデータを
入力し、t1からt2間をとばし、t2からのタイミング波形
となる。

【００６６】t2からt3間、PCeu、PCouを選択することに
より、フリップフロップのデータを選択的にビット線B1
からBnに情報を伝達させる。その後、t3からt5間、TRe
u、TRouを選択して書き換えドレイン電圧を供給する。T
Reu、TRouの選択前にPCeu、PCouを選択するのは、TRe
u、TRouのみを選択した場合、ビット線Bu1からBunの容
量がフリップフロップ側Bu1fからBunfの容量より大きい
ので、フリップフロップのデータを破壊してしまうため
である。TReu、TRouおよびSG1a/bの電位を6Vとするの
は、しきい値電圧を下げる動作時の時のドレイン端子電
圧5V（VSPeおよびVSPo）をトランスファするためであ
り、ドレイン電圧を上げる場合には、TReu、TRouおよび
ゲート信号SG1u/dのドレイン側Select Gate 1のMOSトラ
ンジスタのしきい値電圧を考慮してTReu、TRouおよびSG
1u/dのゲート電位を設定する。

【００６７】選択ワード線電圧Wuの電位を立ち下げた
（t3）後、SG1u/dを選択（t4）するのは、ワード線の遅
延時間がドレイン側Select Gate 1と比較して大きいか
らである。正味の書き換え時間はt4からt5の間であり、
ワード線を負電圧-10Vとすることで、選択的にビット線
電圧を5Vとすることで所望のメモリセルの浮遊ゲートに
電界が生じ、電子が放出される。

【００６８】t5からt6間は、ビット線Bu1からBunの電位
およびサブビットラインSub Bit Line、サブソースライ
ンSub Source Lineを接地電圧Vssに放電するためにBDeu
/d、BDou/dおよびドレイン側Select Gate 1のゲート信
号SG1u/d、ソース側Select Gate 2のゲート信号SG2u/d
が選択される。

【００６９】t6からt7間は、フリップフロップのデータ
により選択的にビット線にプリチャージを行うためと、
リファレンス電位を非選択側メモリマット Memory Mat
d側のビット線に供給するために、PCeuとRCedが選択さ
れる。ここでMOSトランジスタのしきい値電圧を考慮す
ると、プリチャージの電位を1.0VとするとPCeuの電位は
2.0Vとなり、リファレンス電位0.5VではRCedの電位は1.
5Vとなる。

【００７０】t7までは、フリップフロップのデータを保
持するために内部電源電圧VSPe/o、VSNe/oは活性化され
ている。t6からt11の直前までの間では、選択ワード線
電位はベリファイ電圧の1.5Vである。

【００７１】even側ベリファイ時のメモリセルの放電時
間は、t7のソース側Select Gate 2のゲート信号SG2uの
選択から、t8のドレイン側Select Gate 1のゲート信号S
G1uの非活性までであり、この間even側のフリップフロ
ップはRSLeu/d信号の活性によりリセットされている。

【００７２】その後、t8からt9間にTReu/dを選択し、ev
en側のフリップフロップの電源電圧VSPe、VSNeを再び活
性化することで、ベリファイ後のメモリセルの情報をev
en側のフリップフロップに取り込むことができる。すな
わち、メモリセルの情報であるしきい値電圧が低い場合
または高い場合により、ビット線の電位が放電状態また
はプリチャージ電圧を保っている。 t9からt10間は、e
ven側ベリファイ時のビット線Buｎ-1の電位およびサブ
ビットラインSub Bit Line、サブソースラインSub Sour
ce Lineを接地電圧Vssに放電する。

【００７３】次に、odd側のベリファイ動作をeven側ベ
リファイと同様にt10からt11間に行う。その後、t11か
らt13間にメモリセルしきい値電圧の全ビット終了判定
を行う。全てのメモリセルのしきい値電圧が下がってい
れば、フリップフロップのデータが接地電圧Vssであ
り、このVssを判定する。ALeuおよびALouを活性化（t11
からt12間）した後、その電位を検証し、接地電圧Vssの
場合はt2へ繰り返し、しきい値電圧を下げる動作を継続
させる。また、ALeu、ALouがHighレベルの場合にはしき
い値電圧を下げる動作を終了する。

【００７４】図19は、メモリセルのしきい値電圧を上げ
る動作におけるセンスラッチ回路SLのタイミング波形図
を示す。

【００７５】t2までにフリップフロップのデータを確定
し、t2からt6がしきい値電圧を上げる動作、t6からt12
間にeven側のベリファイ、t12からt13間にodd側のベリ
ファイ、t13からt15間にメモリセルしきい値電圧の全ビ
ット終了判定を行う。

【００７６】しきい値電圧を上げる動作を消去動作とす
る場合には、t1からt2間、選択マット側のRSLed、RSLod
を選択しフリップフロップの電源電圧VSPe/o、VSNe/oを
活性化することにより、フリップフロップのデータを全
選択にセットする。また、しきい値電圧を上げる動作を
書き込み動作とする場合には、t1までに書き込み情報を
センスラッチ回路SLを構成するフリップフロップにデー
タを入力し、t1からt2間をとばし、t2からのタイミング
波形となる。

【００７７】t2からt3間にPCeu、PCouを活性化させフリ
ップフロップのデータをビット線に情報を伝達させる。
その後t6までの間、しきい値電圧を下げる動作と同様に
信号線を活性化することでしきい値電圧を上げる動作を
実行できる。ただし、この時の書き換えを行った対象ワ
ード線の電位はワード線電圧Vhの16Vの高電圧を印加
し、フリップフロップの電源電圧VSPe/oを非選択チャネ
ル・ドレイン電圧Vhdの8Vの電圧とし、さらにドレイン
電圧をトランスファするMOSトランジスタのゲート信号T
Reu/d、TROu/dおよびSG1u/dの電位を9Vの選択戻しトラ
ンスファゲート電圧Vhtとする。

【００７８】t6からt7間は、選択の全ビット線にプリチ
ャージ電位を、非選択側メモリマットのビット線にリフ
ァレンス電位を供給するために、RCeuの電圧を2.0V、RC
edの電圧を1.5Vが印加される。even側ベリファイ時のメ
モリセルの放電時間は、t7のソース側Select Gate 2の
ゲート信号SG2uの選択から、t8のドレイン側Select Gat
e 1のゲート信号SG1uの非活性までである。

【００７９】t8からt9間に、PCeu/dを選択し、フリップ
フロップのデータをビット線に情報を伝達する。その
後、t9からt10間でフリップフロップのリセット動作を
行い、t10からt11間にTReu/dを選択し、even側のフリッ
プフロップの電源電圧VSPe、VSNeを再び活性化すること
で、ベリファイ後のメモリセルの情報をeven側のフリッ
プフロップに取り込むことができる。

【００８０】次に、odd側のベリファイ動作をeven側ベ
リファイと同様にt12からt13間に行う。その後、t13か
らt15間に判定を行う。しきい値電圧を上げたいメモリ
セルのしきい値電圧がベリファイワード線電圧以上であ
れば、フリップフロップのデータが電源電圧VSPe/oの電
位となり、このHigh状態を判定する。そのため、非選択
側のALedおよびALodを活性化して検証をおこなう。接地
電圧Vssの場合はt2からのしきい値電圧を上げる動作と
なり、Highレベルの場合には動作を終了する。

【００８１】以上の本実施例の記述および添付図面から
明らかのように、本目的である半導体不揮発性記憶装置
の情報に対応したメモリセルのしきい値電圧を図13に示
すように、各々の情報に対応するしきい値電圧を揃える
ことができる。2値以上の情報に対応するためには、例
えば、最も低いしきい値電圧を消去状態とし、それをビ
ット毎に制御してしきい値電圧を揃え、1回毎にしきい
値電圧を上げる動作の書き込みデータを入力し、ビット
毎に制御してしきい値電圧を揃える。また、最も高いし
きい値電圧を消去状態とし、書き込み動作で低いしきい
値電圧を実現しても良い。

【００８２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではない。

【００８３】例えば、本実施例の半導体不揮発性記憶装
置をフラッシュメモリ（EEPROM）に適用した場合につい
て説明したが、EEPROM、EPROMなどの電気的に書き換え
可能な他の不揮発性記憶装置についても広く適用可能で
ある。

【００８４】本実施例の半導体不揮発性記憶装置は、フ
ラッシュメモリとして記憶装置単位で使用される場合に
限らず、たとえばコンピュータシステム、デジタル・ス
チル・カメラシステム、自動車システムなどの各種シス
テムの記憶装置として広く用いることができる。、一例
として図24によりコンピュータシステムについて説明す
る。

【００８５】図24において、このコンピュータシステム
は、情報機器としての中央処理装置CPU、情報処理シス
テム内に構築したI/Oバス、Bus Unit、主記憶メモリや
拡張メモリなどの高速メモリをアクセスするメモリ制御
ユニットMemory Control Unit、主記憶メモリとしてのD
RAM、基本制御プログラムが格納されたROM、先端にキー
ボードが接続されたキーボードコントローラKBDCなどに
よって構成される。さらに、表示アダプタとしてのDisp
lay AdapterがI/Oバスに接続され、上記Display Adapte
rの先端にはディスプレイDisplayが接続されている。上
記I/OバスにはパラレルポートParallel Port I/F、マウ
スなどのシリアルポートSerial Port I/F、フロッピー
ディスクドライブFDD、上記I/OバスよりのHDD I/Fに変
換するバッファコントローラHDD Bufferが接続される。
また、上記メモリ制御ユニットMemory Control Unitか
らのバスと接続されて拡張RAMおよび主記憶メモリとし
てのDRAMが接続されている。

【００８６】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず上記中央処理装置CPUは、上記ROMを上記I/Oバ
スを通してアクセスし、初期診断、初期設定を行う。そ
して、補助記憶装置からシステムプログラムを主記憶メ
モリとしてのDRAMにロードする。また、上記中央処理装
置CPUは、上記I/Oバスを通してHDDコントローラにHDDを
アクセスするものとして動作する。

【００８７】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザは上記I/Oバス上のキーボードコント
ローラKBDCや表示アダプタDisplay Adapterにより処理
の入出力を行いながら作業を進める。そして、必要に応
じてパラレルポートParallel Port I/F、シリアルポー
トSerial Port I/Fに接続された入出力装置を活用す
る。

【００８８】また、本体上の主記憶メモリとしてのDRAM
では主記憶容量が不足する場合は、拡張RAMにより主記
憶を補う。ユーザがファイルを読み書きしたい場合に
は、ユーザは上記HDDが補助記憶装置であるものとして
補助記憶装置へのアクセスを要求する。そして、本発明
のフラッシュメモリによって構成されたフラッシュファ
イルシステムはそれを受けてファイルデータのアクセス
を行う。

【００８９】以上のようにして、本発明のフラッシュメ
モリなどの半導体不揮発性記憶装置は、コンピュータシ
ステムのフラッシュファイルシステムなどとして広く適
用可能である。

【００９０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９１】（1）書き換え動作（書き込み動作および
消去動作）シーケンスでの、書き換えデータを書き換え
動作後のベリファイの後に書き換え、そのデータで再書
き換え動作を行うことによって、メモリセルのしきい値
電圧の分布を抑制し、書き込みと消去のしきい値電圧の
差を小さくすることができ、書き換え回数を大幅に向上
させることが可能となる。

【００９２】（2）情報に対応する各々のメモリセルの
しきい値電圧の分布を抑制することにより、多値情報を
もつ半導体不揮発性記憶装置での書き換え動作時の最大
電圧を下げれることができ、寄生ＭＯＳトランジスタ等
の耐圧の向上を図ることが可能となる。

【００９３】（3）特に電気的書き換え可能な半導体不
揮発性記憶装置において、書き換え動作をFowler-Nordh
eimトンネル現象を利用することで、低電圧の単一電源
化を図り、さらに書き換え回数の向上を図ることによ
り、特にこれを用いたコンピータシステムなどにおい
て、低電圧化によるシステムの消費電力の低減、信頼性
の向上が可能となる。

【図面の簡単な説明】

【図１】半導体不揮発性記憶装置において、本発明の実
施例であるの書き込み動作のフローチャート図である。

【図２】半導体不揮発性記憶装置において、本発明の実
施例である消去動作のフローチャート図である。

【図３】従来例の消去動作のフローチャート図である。

【図４】本実施例において、半導体不揮発性メモリセル
のトランジスタを示す断面図である。

【図５】本実施例において、半導体不揮発性メモリセル
のトランジスタのしきい値電圧を選択的に下げる動作で
の電圧印加例を示す断面図である。

【図６】本実施例において、半導体不揮発性メモリセル
のトランジスタのしきい値電圧を選択的に上げる動作で
の電圧印加例を示す断面図である。

【図７】メモリマットを構成するメモリセルの接続例
（NOR）を示す回路図である。

【図８】メモリマットを構成するメモリセルの接続例
（DINOR）を示す回路図である。

【図９】メモリマットを構成するメモリセルの接続例
（AND）を示す回路図である。

【図１０】メモリマットを構成するメモリセルの接続例
（HICR）を示す回路図である。

【図１１】メモリマットを構成するメモリセルの接続例
（NAND）を示す回路図である。

【図１２】従来例の書き換え動作によるメモリセルしき
い値電圧の分布を示した図である。

【図１３】本実施例の書き換え動作によるメモリセルし
きい値電圧の分布を示した図である。

【図１４】本実施例の半導体不揮発性記憶装置を示す機
能ブロック図である。

【図１５】本実施例のメモリセルしきい値電圧を下げる
動作でのセンスラッチ回路内のフリップフロップのデー
タを示す図である。

【図１６】本実施例のメモリセルしきい値電圧を上げる
動作でのセンスラッチ回路内のフリップフロップのデー
タを示す図である。

【図１７】本実施例のセンスラッチ回路を詳細に示す回
路図である。

【図１８】本実施例において、しきい値電圧を下げる動
作時の動作タイミングを示す波形図である。

【図１９】本実施例において、しきい値電圧を上げる動
作時の動作タイミングを示す波形図である。

【図２０】本実施例の半導体不揮発性記憶装置を用いた
コンピュータシステムを示す機能ブロック図である。

【符号の説明】

Memory Mat ・・・メモリマット、XADB ・・・行アドレスバッ
ファ、XDCR ・・・行アドレスデコーダ、SL ・・・センスラッ
チ回路、YG ・・・列ゲートアレイ回路YADB ・・・列アドレス
バッファ、YDCR ・・・列アドレスデコーダ、DIB ・・・入力
バッファ回路、DOB・・・出力バッファ回路、MP ・・・マルチ
プレクサ回路、MC ・・・モードコントロール回路、CSB ・・
・コントロール信号バッファ回路、VS ・・・内蔵電源回
路、Vcc ・・・外部電源電圧、Vss ・・・接地電圧、1 ・・・制
御ゲート電極、2 ・・・ドレイン電極、3・・・ソース電極、
4 ・・・浮遊ゲート、5 ・・・層間絶縁膜、6 ・・・トンネル
絶縁膜、8，9 ・・・高不純物濃度のN型拡散層、10 ・・・
低不純物濃度のN型拡散層、11・・・低不純物濃度のP型拡
散層。

Claims

【特許請求の範囲】

【請求項１】それぞれが制御ゲート、ドレイン及びソー
スを有する複数の不揮発性半導体メモリセルと、上記複
数の不揮発性半導体メモリセルの制御ゲートが共通に接
続されたワード線と、上記複数の不揮発性半導体メモリ
セルのドレインがそれぞれ接続された複数のビット線と
を有し、上記複数の不揮発性半導体メモリセルに対して
書き込みを行った際、上記書き込みが不充分の不揮発性
半導体メモリセルに対してのみ上記書き込みが継続され
る如く制御する半導体不揮発性記憶装置において、上記複数の不揮発性半導体メモリセルに対して消去を行
った際、上記消去が不充分の不揮発性半導体メモリセル
に対してのみ上記消去が継続される如く制御することを
特徴する半導体不揮発性記憶装置。
【請求項２】それぞれが制御ゲート、ドレイン及びソー
スを有する複数の不揮発性半導体メモリセルと、上記複
数の不揮発性半導体メモリセルの制御ゲートが共通に接
続されたワード線と、上記複数の不揮発性半導体メモリ
セルのドレインがそれぞれ接続された複数のビット線
と、上記複数のビット線にそれぞれ接続され、それぞれ
が上記複数の不揮発性半導体メモリセルの各不揮発性半
導体メモリセルの書き換えデータを保持する複数のラッ
チ回路とを有し、上記複数のラッチ回路に上記書き換え
データが設定され上記複数の不揮発性半導体メモリセル
に対して書き込み動作を行った際、上記複数の不揮発性
半導体メモリセルの各不揮発性半導体メモリセルの状態
に応じて上記複数のラッチ回路の上記書き換えデータが
再設定され、上記再設定された上記書き換えデータに応
じて上記複数の不揮発性半導体メモリセルの各不揮発性
半導体メモリセルごとに上記書き込み動作の継続または
停止を制御する半導体不揮発性記憶装置において、上記複数のラッチ回路に上記書き換えデータが設定され
上記複数の不揮発性半導体メモリセルに対して消去動作
を行った際、上記複数の不揮発性半導体メモリセルの各
不揮発性半導体メモリセルの状態に応じて上記書き換え
データが再設定され、上記再設定された上記書き換えデ
ータに応じて上記複数の不揮発性半導体メモリセルの各
不揮発性半導体メモリセルごとに上記消去動作の継続ま
たは停止を制御する半導体不揮発性記憶装置。
【請求項３】請求項２に記載の半導体不揮発性装置にお
いて、上記複数のラッチ回路に保持された上記書き換えデータ
は、上記複数の不揮発性半導体メモリセルの情報をそれ
ぞれ上記複数のビット線に一括して読み出した際の上記
複数のビット線の各ビット線の電位の変化に応じて上記
装置内部で再設定されることを特徴とする半導体不揮発
性記憶装置。
【請求項４】請求項１乃至請求項３の何れかに記載の半
導体不揮発性記憶装置において、上記複数の不揮発性半導体メモリセルは第１のしきい値
電圧と上記第１のしきい値電圧と異なる第２のしきい値
電圧とを有し、上記第１のしきい値電圧及び上記第２のしきい値電圧の
ばらつきは1V以下であることを特徴とする半導体不揮発
性記憶装置。
【請求項５】請求項１乃至請求項４の何れかに記載の半
導体不揮発性記憶装置と中央処理装置とを有するコンピ
ュータシステムにおいて、上記半導体不揮発性記憶装置の上記再書き込み又は上記
再消去は中央処理装置の命令によらずに実行されること
を特徴とするコンピュータシステム。