KR20020071714A

KR20020071714A - 불휘발성 기억 장치의 기입 방법

Info

Publication number: KR20020071714A
Application number: KR1020010082504A
Authority: KR
Inventors: 다까세요시노리; 구보시쇼지; 가나미쯔미찌따로우; 노조에아쯔시; 요시다게이이찌; 구라따히데아끼
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 2000-12-22
Filing date: 2001-12-21
Publication date: 2002-09-13
Also published as: JP4084922B2; US20020114192A1; US20050237803A1; TW576970B; US7072225B2; US6567315B2; JP2002197876A; US6930924B2; US20030202392A1

Abstract

종래의 플래시 메모리의 기입 방식에 있어서는, 메모리 어레이의 기억 용량이 증가될수록 비트선의 길이가 길어져 비트선의 수도 많아지기 때문에, 비트선의 부하 용량이 커져 비트선이 소정의 전위에 도달하기까지의 시간이 길어지게 되어 기입 소요 시간이 길어짐과 함께, 소비 전력도 많아지는 과제가 있었다.

복수의 메모리 셀이 로컬 비트선과 로컬 드레인선 사이에 병렬로 접속되어 이루어진 AND형의 메모리 어레이를 갖는 불휘발성 기억 장치에 있어서, 공통 드레인선측(메인 비트선의 반대측)으로부터 비교적 높은 전압을 공급하여 로컬 드레인선을 프리차지함과 함께, 메인 비트선에는 기입 데이터에 따라 0V 또는 비교적 작은 전압을 인가하여 선택 프리차지를 행한 후, 워드선에 기입 전압을 인가하여 기입을 행하고 싶은 선택 메모리 셀에만 드레인 전류를 흘려 발생한 열 전자를 부유 게이트에 주입시키도록 하였다.

Description

불휘발성 기억 장치의 기입 방법{NONVOLATILE MEMORY AND METHOD OF PROGRAMMING FOR NONVOLATILE MEMORY}

본 발명은 전기적으로 기입 소거 가능한 불휘발성 메모리에서의 기입 제어 방식에 적용하기에 유효한 기술에 관한 것으로, 예를 들면 소정의 단위로 일괄하여 데이터의 소거가 가능한 플래시 메모리에 이용하기에 유효한 기술에 관한 것이다.

플래시 메모리는 컨트롤 게이트 및 부유 게이트를 갖는 2층 게이트 구조의 MOSFET으로 이루어진 불휘발성 기억 소자를 메모리 셀로서 사용하고 있다. 종래,플래시 메모리에서의 기입 방식에는 FN 터널 현상을 이용하는 방식과 열 전자를 이용하는 방식이 있다. FN 터널 현상을 이용하는 방식은 컨트롤 게이트와 기판(혹은 웰 영역) 사이 또는 컨트롤 게이트와 소스 또는 드레인 사이에 전압을 인가하여 FN 터널 현상을 이용하여 부유 게이트에 전하를 주입시키거나 방출시켜 임계치를 변화시키는 방식이다.

한편, 열 전자를 이용하는 방식은, 컨트롤 게이트에 고전압을 인가한 상태에서 소스·드레인 사이에 전류를 흘려 채널에서 발생한 열 전자를 부유 게이트에 주입하여 임계치를 변화시키는 방식이다. 또, 열 전자 방식의 경우, 부유 게이트로부터의 전하의 유출은 일반적으로 FN 터널에서 행한다. 또한, 어떠한 기입 방식을 채용하는 경우에도, 플래시 메모리에서의 데이터의 소거는 1개의 워드선에 접속된 메모리 셀(섹터) 또는 웰 영역이나 소스선을 공통으로 하는 복수의 섹터(블록)를 단위로 하여 행해지도록 구성되는 경우가 많다.

도 16은 FN 터널에 의한 기입 방식에 있어서의 메모리 셀로의 인가 전압의 예(기입에 의해 메모리 셀의 임계치를 높게 하는 방식)를 나타낸다. 도 16의 (a)는 선택, 즉 기입을 행하는 메모리 셀의 인가 전압을 나타내고, 도 16의 (b)는 비선택, 즉 기입을 행하지 않는 메모리 셀의 인가 전압을 나타낸다. 도 16에 도시되어 있는 바와 같이, 선택 메모리 셀의 소스 및 드레인에는 0V의 전압이 인가되는 한편, 비선택 메모리 셀의 소스 및 드레인에는 5V의 기입 저지 전압이 인가된다.

그런데, 플래시 메모리에는 도 17의 (a)와 같은 기억 소자 Qm이 직렬로 접속된 NAND형이라 하는 메모리 어레이와, 도 17의 (b)와 같은 기억 소자 Qm이 병렬로 접속된 AND형이라 하는 메모리 어레이가 있다.

이 중 AND형의 메모리 어레이에서는, 도 17의 (b)에 도시되어 있는 바와 같이, 기억 소자 Qm의 드레인이 접속된 로컬 비트선 LBL이 선택 MOSFET Qs를 통해 메인 비트선 GBL에 접속되도록 구성되는 경우가 많다. 이러한 메모리 어레이에 있어서, 도 16과 같은 기입 방식을 채용한 경우, 기입 데이터에 따라 메인 비트선 및 로컬 비트선을 통해 기억 소자 Qm에 5V의 기입 저지 전압을 인가시키도록 하면, 메모리 어레이의 기억 용량이 증가할수록 비트선의 길이가 길어져 비트선의 수도 많아지기 때문에, 비트선의 부하 용량이 커져 비트선이 소정의 전위에 도달하기까지의 시간이 길어지게 되어 기입 소요 시간이 길어짐과 함께, 소비 전력도 많아진다고 하는 과제가 있다.

또한, 기입 저지 전압을 승압 회로와 같은 내부 전원 회로에서 발생하는 것에 있어서는, 비트선의 부하 용량이 커지면 내부 전원 회로의 전원 공급 능력을 크게 할 필요가 있기 때문에, 회로의 점유 면적이 커져 칩 사이즈를 증대시킨다. 또한, FN 터널에 의한 기입 방식을 채용한 경우, 메모리 셀 간의 절연을 위해 셀 간에 소자 분리 영역을 형성할 필요가 있고, 또한, 열 전자 방식에 비해 메모리 셀을 구성하는 소자의 내압을 높게 할 필요가 있기 때문에 미세화가 곤란해져 집적도가 향상되지 않는다고 하는 문제점도 있다.

본 발명의 목적은, 기입에 소요되는 총 시간을 단축할 수 있는 플래시 메모리와 같은 불휘발성 기억 장치를 제공하는 것에 있다.

본 발명의 다른 목적은, 소비 전력을 저감할 수 있는 플래시 메모리와 같은 불휘발성 기억 장치를 제공하는 것에 있다.

본 발명의 또 다른 목적은, 메모리 어레이의 집적도를 향상시킬 수 있는 불휘발성 기억 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규 특징에 대해서는 본 명세서의 기술 및 첨부 도면으로부터 분명하게 될 것이다.

도 1은 본 발명을 적용하기에 적합한 불휘발성 반도체 기억 장치로서의 플래시 메모리의 일례를 나타내는 블록도.

도 2는 본 발명을 적용하기에 적합한 메모리 어레이의 구체예(소위 AND형)를 나타내는 회로 구성도.

도 3은 본 실시예의 AND형 메모리 어레이에서의 기입 동작의 수순을 나타내는 흐름도.

도 4는 본 실시예의 AND형 메모리 어레이에서의 기입 시의 동작 타이밍을 나타내는 타이밍차트.

도 5는 본 발명을 적용하기에 적합한 메모리 어레이의 다른 구체예(소위 AG-AND형)를 나타내는 회로 구성도.

도 6은 본 발명을 적용한 AG-AND형 메모리 어레이에서의 기입 시의 전압의 공급 방법을 나타내는 회로 설명도.

도 7은 본 발명을 적용한 AG-AND형 메모리 어레이에서의 기입 시의 선택 메모리 셀과 비선택 메모리 셀의 바이어스 상태 및 소거 시의 바이어스 상태를 나타내는 단면 설명도.

도 8은 본 발명을 적용한 AG-AND형 메모리 어레이에서의 기입 동작 수순을 나타내는 흐름도.

도 9는 본 발명을 적용한 AG-AND형 메모리 어레이에서의 기입 시의 동작 타이밍을 나타내는 타이밍차트.

도 10은 본 발명을 적용한 AG-AND형 메모리 어레이에서의 판독 시의 전압의 공급 방법을 나타내는 회로 설명도.

도 11은 본 발명을 적용한 AG-AND형 메모리 어레이에서의 메모리 어레이 주변의 회로의 구체예를 나타내는 회로 구성도.

도 12는 본 발명을 적용한 AG-AND형 메모리 어레이에서의 다치 데이터의 기입 시의 기억 소자의 임계치의 분포 및 감지 래치 및 데이터 래치로의 데이터의 설정 방법을 나타내는 설명도.

도 13은 본 발명을 적용한 AG-AND형 메모리 어레이에서의 다치 데이터의 기입 동작 수순을 나타내는 흐름도.

도 14는 도 13의 기입 처리의 보다 상세한 수순을 나타내는 흐름도.

도 15는 본 발명을 적용한 AG-AND형 메모리 어레이의 구체적인 구조의 예를 나타내는 단면도.

도 16은 종래의 FN 터널에 의한 기입 방식에서의 메모리 셀로의 인가 전압의 예를 나타내는 단면 설명도.

도 17은 종래의 플래시 메모리에서의 메모리 어레이의 구성예를 나타내는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 메모리 어레이

11 : 감지&래치 회로(SLT)

12a, 12 : 데이터 래치(DLT)

13a, 13b : 워드 디코더

14a, 14b, 14c : Y 어드레스 디코더

15a, 15b : 메인 증폭기

20 : 제어 회로

21 : 마이크로 명령 ROM

22 : 스테이터스 레지스터

23 : 발진 회로

31 : 입출력 버퍼

32 : 어드레스 카운터

33 : 데이터 제어 회로

40 : 내부 전원 회로

41 : 기준 전압 발생 회로

42 : 내부 전원 발생 회로(승압 회로)

43 : 전원 전환 회로

44 : 전원 제어 회로

MAT-U, MAT-D : 메모리 매트

MCC : 메모리 열

MC : 메모리 셀

WL : 워드선

GBL : 메인 비트선

LBL : 로컬 비트선

LDL : 로컬 드레인선

LSL : 로컬 소스선

CDL : 공통 드레인선

SLT : 감지 래치

DLT : 데이터 래치

Qsb, Qsd : 선택 스위치 MOSFET

Qa : 어시스트 게이트 MOSFET

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 설명하면, 하기와 같다.

즉, 복수의 워드선 및 비트선과, 상기 워드선 중 어느 하나에 접속된 메모리 셀이 복수개 병렬로 접속되어 이루어진 복수의 메모리 셀 어레이를 구비하고, 상기 각 메모리 셀 어레이의 제1 공통 접속 노드는 제1 스위치 수단을 통해 상기 비트선에 접속 가능하게 되며, 상기 메모리 셀 어레이의 제2 공통 접속 노드는 제2 스위치 수단을 통해 공통 전압 공급선에 접속 가능하게 된 메모리 어레이를 갖는 불휘발성 기억 장치의 기입 방법에 있어서, 기입 동작을 행할 때 상기 제2 스위치 수단을 통해 상기 메모리 셀 어레이의 제1 공통 접속 노드에 상기 비트선과 반대측인 상기 공통 전압 공급선으로부터 기입을 위한 제1 전압을 충전한 후에, 상기 비트선에는 기입 데이터에 따라 상기 제1 전압보다 작은 제2 전압을 선택적으로 인가함과 함께 상기 제1 및 제2 스위치 수단을 제어하여 기입을 행하고 싶은 선택 메모리 셀에는 전류를 흘려 충전한 제1 전압을 방전하고, 기입을 행하고 싶지 않은 비선택메모리 셀에는 전류를 흘리지 않도록 한 후에 상기 워드선 중 어느 하나에 기입을 위한 제3 전압을 인가하여 선택적으로 메모리 셀에 대하여 기입을 행하도록 한 것이다.

보다 구체적으로는, 복수의 메모리 셀이 로컬 비트선과 로컬 드레인선 사이에 병렬로 접속되어 이루어진 소위 AND형의 메모리 어레이를 갖는 불휘발성 기억 장치에 있어서, 로컬 비트선과 로컬 드레인선 사이를 단락 가능한 스위치 MOSFET을 설치하여 공통 드레인선측(메인 비트선의 반대측)으로부터 기입 저지 전압을 공급하여 로컬 비트선 및 로컬 드레인선을 프리차지한다. 기입 데이터에 따라 메인 비트선에 0V 또는 상기 기입 저지 전압보다 작은 전압을 인가하고, 로컬 비트선과 메인 비트선 사이의 선택 MOSFET의 게이트에 상기 메인 비트선의 인가 전압과 같은 정도의 전압을 인가하여 선택 MOSFET을 선택적으로 도통시켜, 기입을 행하고 싶은 선택 메모리 셀이 접속되어 있는 로컬 비트선의 프리차지 전하를 메인 비트선측으로 끌어낸다. 계속해서, 워드선에 기입 전압을 인가하여 기입을 행하고 싶은 선택 메모리 셀에 FN 터널에 의해 전자를 부유 게이트에 주입시키도록 한 것이다.

상기한 수단에 따르면, 기입을 행할 때 사전에 기입 저지 전압까지 프리차지할 필요가 있는 것은 비교적 기생 용량이 작은 로컬 비트선과 로컬 드레인선이고, 메인 비트선은 기입 저지 전압보다 작은 전압까지 상승시켜 주면 되기 때문에, 메인 비트선을 사전에 기입 저지 전압까지 프리차지하는 종래 방식에 비해, 메인 비트선을 프리차지하는 데 요하는 시간을 단축하여 기입 속도를 빠르게 할 수 있음과 함께 기입 시에 있어서의 내부 전원 회로의 부하 용량을 저감하여 소비 전력을 대폭 적게 할 수 있다.

또한, 상기한 경우에, 상기 제3 스위치 수단으로서의 선택 MOSFET을 도통시키는 제어 신호의 전위는 기입 데이터에 따라 상기 비트선에 인가되는 상기 제2 전압과 동일하거나 보다 높은 레벨로 한다. 이에 따라, 상기 제3 스위치 수단으로서의 선택 MOSFET을 선택적으로 전압이 인가된 비트선에 대응하여 선택적으로 도통시키고, 로컬 비트선의 기입 전압을 선택적으로 인하하여 원하는 메모리 셀에 대해서만 기입을 행하게 할 수 있다.

또한, 상기 기입 동작 후에, 상기 비트선을 방전함과 함께 상기 공통 전압 공급선의 전위를 접지 전위으로 전환하여, 상기 제1 및 제2 스위치 수단으로서의 선택 MOSFET을 도통시켜 상기 제1 공통 접속 노드로서의 로컬 비트선 및 상기 제2 공통 접속 노드로서의 로컬 드레인선을 방전한 후에 기입 검증을 위한 판독 동작으로 이행하도록 한다. 이에 따라, 기입 검증을 위한 판독 동작으로의 이행 제어가 간단해짐과 함께, 기입 동작 후에 빠르게 검증 판독 동작으로 이행할 수 있다.

또한, 상기 메모리 셀이 로컬 비트선 혹은 로컬 드레인선 사이에 직렬 형태로 접속된 스위치 소자와 기억 소자로 구성되어 있는 소위 AG-AND형의 불휘발성 기억 장치에 있어서, 기입 동작을 행할 때 상기 스위치 소자를 오프시킨 상태에서 메인 비트선과 반대측의 상기 로컬 드레인선에 공통 전압 공급선으로부터 기입을 위한 비교적 높은 전압을 공급함과 함께, 상기 메인 비트선 및 그 메인 비트선에 접속된 로컬 비트선에는 기입 데이터에 따라 비교적 작은 전압을 선택적으로 인가하여 충전한 후에, 상기 워드선 중 어느 하나에 기입을 위한 고전압을 인가함과 함께상기 기억 소자와 직렬의 스위치 소자를 도통시켜, 기입을 행하고 싶은 선택 메모리 셀에는 전류를 흘리고, 기입을 행하고 싶지 않은 비선택 메모리 셀에는 전류를 흘리지 않도록 하여 선택적으로 메모리 셀에 대하여 기입을 행하도록 하였다.

상기한 수단에 의해서도, 기입을 행할 때 사전에 비교적 높은 기입 전압까지 프리차지할 필요가 있는 것은 비교적 기생 용량이 작은 로컬 드레인선이고, 메인 비트선 및 로컬 비트선은 로컬 드레인선의 기입 전압보다 작은 전압까지 상승시키면 되기 때문에, 메인 비트선을 사전에 기입 드레인 전압까지 프리차지하는 종래 방식에 비해, 메인 비트선을 프리차지하는 데 요하는 시간을 단축하여 기입 속도를 빠르게 할 있음과 함께, 기입 시에 있어서의 내부 전원 회로의 부하 용량을 저감하여 소비 전력을 대폭 적게 할 수 있다.

또한, 상기 기입 동작 시에 상기 기억 소자와 직렬의 스위치 소자를 도통시키는 제어 신호의 전위는 상기 비트선에 인가되는 전압과 거의 동일한 레벨로 한다. 이에 따라, 기억 소자와 직렬의 스위치 소자를 선택적으로 전압이 인가된 메인 비트선에 대응하여 선택적으로 도통시켜, 원하는 메모리 셀에 대해서만 기입을 행하게 할 수 있다.

또한, 상기 기입 동작 후에 상기 비트선을 방전함과 함께 상기 공통 전압 공급선의 전위를 접지 전위로 전환하여, 상기 제1 공통 접속 노드 및 상기 제2 공통 접속 노드로서의 로컬 드레인선을 방전한 후에 기입 검증을 위한 판독 동작으로 이행하도록 한다. 이에 따라, 기입 검증을 위한 판독 동작으로의 이행 제어가 간단해짐과 함께, 기입 동작 후에 빠르게 검증 판독 동작으로 이행할 수 있다.

또한, 상기 비트선(메인 비트선)에는 상기 제1 스위치 수단을 통해 2개의 메모리 셀 열이 접속 가능하게 되어 있는 것에 있어서, 홀수번째의 메모리 셀 열의 상기 제1 공통 접속 노드를 상기 제1 스위치 수단에 의해 상기 비트선에 접속시킬 때는 상기 제2 스위치 수단에 의해 상기 제2 공통 접속 노드를 상기 공통 전압 공급선에 접속시킴과 함께, 짝수번째의 메모리 셀 열의 상기 제2 공통 접속 노드를 상기 제1 스위치 수단에 의해 상기 비트선에 접속시킬 때는 상기 제1 스위치 수단에 의해 상기 제2 공통 접속 노드를 상기 공통 전압 공급선에 접속시키도록 한다. 이에 따라, 홀수 열의 메모리 셀 열과 짝수 열의 메모리 셀 열에 대하여 비트선의 공통화가 가능해지고, 토탈 비트선의 수 또는 비트선의 용량을 줄이며, 또한 기입 속도를 빠르게 할 수 있음과 함께, 소비 전력을 저감할 수 있다.

또한, 상기 선택 워드선에 접속되어 있는 모든 메모리 셀 열을 대상으로 하여 동시에 소거 동작을 행하는 것에 있어서, 상기 선택 워드선에 접속되어 있는 홀수열째의 모든 메모리 셀 열 또는 짝수열째의 모든 메모리 셀 열을 대상으로 하여 각각 동시에 상기 기입 동작을 행하도록 한다. 이에 따라, 홀수열째의 메모리 셀 열과 짝수열째의 메모리 셀 열에 대하여 비트선의 공통화를 도모해도, 소거는 1개의 선택 워드선에 접속되어 있는 모든 메모리 셀 열을 대상으로 하여 동시에 소거 동작을 행할 수 있다.

또한, 상기 선택 메모리 셀의 기입 전류나 기입 검증을 위한 판독 전류가 흐르는 방향은, 판독 시에 선택 메모리 셀에 전류가 흐르는 방향과 동일해지도록 한다. 이에 따라, 전류가 흐르는 방향에 의해 메모리 셀의 임계치가 달라지게 되는것을 회피하여, 정확한 데이터의 판독이 가능해진다.

<실시예>

이하, 본 발명의 적합한 실시예를 도면에 기초하여 설명한다.

도 1은 본 발명을 적용하기에 적합한 불휘발성 기억 장치로서의 플래시 메모리의 일례의 블록도를 나타낸다. 특별히 제한되는 것이 아니지만, 도 1의 플래시 메모리는 하나의 메모리 셀에 2비트의 데이터를 기억할 수 있는 다치 메모리로서 구성되며, 단결정 실리콘과 같은 1개의 반도체 칩 상에 형성된다.

특별히 제한되는 것은 아니지만, 도 1의 플래시 메모리에서는 메모리 어레이(10)는 2개의 메모리 매트 MAT-U, MAT-D로 구성되고, 2개의 매트 사이에 각 매트 내의 비트선 BL에 접속되어 판독 신호의 증폭 및 래치나 비트선의 프리차지 등을 행하는 감지 래치 회로(11)가 배치되어 있다. 이하, 이 감지 래치 회로(11)의 증폭 동작과 래치 동작을 행하는 부분을 감지 래치라 하고, SLT로 기록한다. 또한, 매트의 외측 즉 비트선 BL을 사이에 두고 감지 래치 회로(11)와 반대측에 각각 기입, 판독 데이터를 일시 유지하거나 비트선의 프리차지 등을 행하는 데이터 래치 회로(12a, 12b)가 배치되어 있다.

이하, 이 데이터 래치 회로(12a, 12b)의 래치 동작을 행하는 부분을 데이터 래치라 하고, DLT로 기록한다. 또, 본 명세서에서는 특별히 제한하지 않는 한, 비트선이란 감지 증폭기에 접속되는 메인 비트선을 의미한다. 이에 대하여, 로컬 비트선이란 선택 스위치 및 메인 비트선을 통해 간접적으로 감지 증폭기에 접속되는 것을 가리킨다.

도 1의 실시예에 있어서, 메모리 매트 MAT-U, MAT-D에는 각각 부유 게이트와 컨트롤 게이트를 갖는 2층 게이트 구조의 MOSFET에 의해 구성된 메모리 셀이 매트릭스 형상으로 배치되고, 동일 행의 메모리 셀에서의 컨트롤 게이트는 연속하여 형성되어 워드선 WL을 구성하고, 동일 열의 메모리 셀에서의 드레인은 공통의 비트선 BL에 접속 가능하게 되어 있다.

또한, 메모리 어레이(10)에는 각 메모리 매트 MAT-U, MAT-D에 대응하여 각각 X계의 어드레스 디코더(워드 디코더; 13a, 13b)가 설치되어 있다. 그 디코더(13a, 13b)에는 디코드 결과에 따라 각 메모리 매트 내의 1개의 워드선 WL을 선택 레벨로 구동하는 워드 드라이브 회로가 포함된다.

참조 부호(14a, 14b, 14c)는 Y계의 어드레스를 디코드하는 디코더 회로이다. 도 1에는 도시되어 있지 않지만, 이 디코더의 출력에 의해 선택적으로 온, 오프되어 감지 래치 회로(11)나 데이터 래치 회로(12a, 12b)의 래치를 선택하는 Y게이트(컬럼 스위치)는 감지 래치 회로(11)나 데이터 래치 회로(12a, 12b) 내에 설치되어 있다. 또한, 참조 부호(15a, 15b)는 외부로부터 공급되는 기입 데이터를 상기 데이터 래치(12a, 12b)로 건네 주거나, 데이터 래치(12a, 12b)에 래치된 판독 데이터를 증폭하는 메인 증폭기이다.

도 1의 플래시 메모리는 특별히 제한되지 않지만, 외부의 컨트롤 장치로부터 공급되는 커맨드(명령)를 해석하여 해당 커맨드에 대응한 처리를 실행하기 위해 메모리 내부의 각 회로에 대한 제어 신호를 순차적으로 형성하여 출력하는 제어 회로(시퀀서; 20)를 구비하고 있고, 커맨드가 공급되면 그것을 해독하여 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 제어 회로(20)는, 예를 들면 커맨드를 실행하는 데 필요한 일련의 마이크로 명령 그룹이 저장된 ROM(Read Only Memory; 21)을 구비하고, 마이크로 명령이 순차적으로 실행되어 칩 내부의 각 회로에 대한 제어 신호를 형성하도록 구성된다.

또한, 상기 제어 회로(20)는 내부의 상태를 반영하는 스테이터스 레지스터(22)를 구비하고, 이 스테이터스 레지스터(22)의 상태에 따라 외부로부터의 액세스가 가능한지의 여부를 나타내는 레디(ready)/비지(busy) 신호 R/B가 생성되어 외부로 출력된다. 또한, 이 실시예의 플래시 메모리에는 발진 회로(23)가 설치되고, 제어 회로(20)는 이 발진 회로(23)에서 생성된 시스템 클럭 신호 ψs에 동기하여 동작하도록 구성되어 있다.

또한, 도 1의 다치 플래시 메모리에는, 외부로부터 입력되는 데이터 신호나 어드레스 신호, 제어 신호를 수신하거나, 메모리 어레이로부터 판독된 데이터 신호나 상기 스테이터스 레지스터(22)의 내용 등을 외부로 출력하기 위한 입출력(I/O) 버퍼 회로(31), 외부로부터 입력되는 어드레스 신호를 수신하여 카운트 업 동작을 행하여 Y계의 어드레스를 발생하는 어드레스 카운터(32), 외부로부터 입력된 2비트의 기입 데이터를 다치 기입을 위해 변환하고, 변환 후의 데이터를 메인 증폭기(15a, 15b)로 분류하거나 메인 증폭기(15a, 15b)에서 증폭된 판독 데이터를 역 변환하는 데이터 제어 회로(33), 상기 제어 회로(20)로부터의 제어 신호에 기초하여 상기 감지 래치 회로(11)나 데이터 래치 회로(12a, 12b)에 대한 동작 타이밍 신호를 생성하여 공급하는 타이밍 제어 회로(34), 감지 래치 회로(11)에 의해 판독된 데이터에 기초하여 기입이 종료되었는지를 판정하는 올(All) 판정 회로(35), 메모리 어레이(10)로의 기입이나 소거에 사용되는 고전압을 발생하는 전원 회로(40) 등이 설치되어 있다. 또, 이 실시예에서는 상기 데이터와 커맨드, 어드레스는 공통의 입출력 단자 I/O0∼I/O7로부터 상기 입출력 버퍼 회로(31)에 의해 시분할로 입출력되도록 구성되어 있다.

상기 전원 회로(40)는 기입 전압 등의 기준이 되는 전압을 발생하는 기준 전압 발생 회로(41)나 외부로부터 공급되는 전원 전압 Vcc에 기초하여 기입 전압, 소거 전압, 판독 전압, 검증 전압 등 칩 내부에서 필요로 되는 전압을 발생시키는 차지 펌프 등의 승압 회로로 이루어진 내부 전원 발생 회로(42), 메모리의 동작 상태에 따라 이들 전압 중에서 원하는 전압을 선택하여 X디코더(13a, 13b) 등에 공급하는 전원 전환 회로(43), 이들 회로를 제어하는 전원 제어 회로(44) 등으로 이루어진다. 또, 도 1에 있어서, 참조 부호(51)는 외부로부터 예를 들면 5V 혹은 3.3V의 전원 전압 Vcc가 인가되는 전원 전압 단자, 참조 부호(52)는 동일하게 접지 전위 Vss가 인가되는 전원 전압 단자(접지 단자)로, 전원 회로로부터의 전원을 받는 회로를 제외한 메모리 어레이의 주변 회로는 전원 전압 Vcc에서 동작한다.

외부의 CPU 등의 컨트롤 장치로부터 상기 플래시 메모리에 입력되는 제어 신호로서는, 예를 들면 리세트 신호 RES나 칩 선택 신호 CE, 기입 제어 신호 WE, 출력 제어 신호 OE, 커맨드 혹은 데이터 입력인지 어드레스 입력인지를 나타내기 위한 커맨드 인에이블 신호 CDE, 시스템 클럭 SC 등이 있다. 커맨드와 어드레스는 커맨드 인에이블 신호 CDE와 기입 제어 신호 WE에 따라, 제어 회로(20)와 어드레스카운터(32)에 각각 수신되고, 기입 데이터는 커맨드 인에이블 신호 CDE가 커맨드 혹은 데이터 입력을 나타내고 있을 때, 시스템 클럭 SC가 입력됨으로써 이 클럭에 동기하여 데이터 제어 회로(33)에 수신된다.

도 2는 본 발명을 적용하기에 적합한 메모리 어레이(10)의 구체예(소위 AND형)를 나타낸다. 도 2는 2개의 메모리 매트로 구성되어 있는 실시예의 메모리 어레이(10) 중, 한쪽의 메모리 매트의 구체예가 도시되어 있다. 도 2에 도시한 바와 같이, 각 메모리 매트는 열 방향으로 배열되어 각각 소스 및 드레인이 공통 접속된 병렬 형태의 n개(예를 들면 256개)의 메모리 셀(부유 게이트를 갖는 MOSFET) MC1∼MCn으로 이루어진 메모리 열 MCC가 행 방향(워드선 WL 방향) 및 열 방향(비트선 GBL 방향)으로 각각 여러개 배치되어 있다. 특별히 제한되는 것은 아니지만, 1개의 워드선에는 약 1만6000개의 메모리 셀이 접속된다.

감지 래치 SLT의 한쪽의 입출력 노드에는 전송 MOSFET Qt11, Qt12, …을 통해 한쪽의 메모리 매트의 메인 비트선 GBL11, GBL12, …이 접속되고, 감지 래치 SLT의 다른쪽의 입출력 노드에는 전송 MOSFET Qt21, Qt22, …을 통해 한쪽의 메모리 매트의 메인 비트선 GBL21, GBL22, …이 접속되며, 이들 메모리 매트의 메인 비트선의 전위차로 판독 데이터를 감지하도록 구성되어 있다.

각 메모리 열 MCC는 n개의 메모리 셀 MC1∼MCn 및 1개의 쇼트 MOSFET Qst의 소스 및 드레인이 각각 공통의 로컬 비트선 LBL 및 공통의 로컬 드레인선 LDL에 접속되고, 로컬 비트선 LBL은 선택 MOSFET Qsb를 통해 메인 비트선 GBL에, 또한 로컬 드레인선 LDL은 선택 MOSFET Qsd를 통해 공통 드레인선 CDL에 접속 가능하게 되어있다. 메모리 어레이가 복수의 블록으로 분할되고, 각 블록마다 설치된 로컬 비트선 LBL이 선택 MOSFET Qsb를 통해 메인 비트선 GBL에 접속되는 구성으로 되는 것에 의해, 로컬 비트선 LBL의 프리차지에 요하는 소비 전력을 저감할 수 있다.

로컬 비트선 LBL 및 로컬 드레인선 LDL을 공통으로 하는 상기 복수의 메모리 열 중 워드선 방향으로 배치되어 있는 것(이것을 1블록이라 함)은 반도체 기판 상의 동일한 웰 영역 WELL 내에 형성되고, 데이터 소거 시는 그 웰 영역 WELL 및 로컬 드레인선 LDL에 예를 들면 0V의 전위를 인가하고, 웰 영역을 공통으로 하는 워드선에 예를 들면 -16V의 음의 전압을 인가하여, FN 터널 현상을 이용하여 블록 내의 메모리 셀의 부유 게이트로부터 음의 전하를 끌어냄으로써, 섹터 단위 혹은 블록 단위로 일괄 소거가 가능하게 되어 있다.

또, 데이터 소거 시는 전환 스위치 SW1이 접지 전위측에 접속되어, 공통 드레인선 CDL을 통해 각 메모리 셀의 드레인에 0V의 전위가 인가되도록 구성되어 있다. 이 때, 비트선측의 선택 MOSFET Qsb는 오프되고, 쇼트 MOSFET Qst는 온되며, 로컬 비트선 LBL은 온 상태로 된 쇼트 MOSFET Qst를 통해 소스측의 전압이 전송됨으로써 예를 들면 0V의 전위로 된다.

도 3은 본 실시예의 AND형 메모리 어레이에서의 기입 동작의 수순이 도시되고, 또한 도 4는 그 타이밍차트가 도시되어 있다.

도 3에 도시되어 있는 바와 같이, 데이터 기입 시는 로컬 비트선 LBL 상의 선택 MOSFET Qsb를 오프시킨 상태에서, 우선 제어 신호 SHi를 예를 들면 5V의 선택 레벨로 상승시켜 쇼트 MOSFET Qst를 온시킨다(단계 S1, 타이밍 t1). 계속해서, 전환 스위치 SW1을 드레인 충전 전압 Vwd측에 접속시킨 상태에서, 제어 신호 SDi를 5V의 선택 레벨로 상승시켜 공통 드레인측의 선택 MOSFET Qsd를 온시킨다(단계 S2). 이것에 의해, 로컬 드레인선 LDL 및 로컬 비트선 LBL이 예를 들면 5V의 전압 Vwd로 충전된다(단계 S3).

다음으로, 감지 래치 SLT에 유지되어 있는 기입 데이터에 기초하여 메인 비트선 GBL을 선택적으로 프리차지한다(단계 S4). 구체적으로는, 기입을 행하고 싶은 메모리 셀이 접속된 메인 비트선 GBL은 0V를 유지시키고, 기입을 행하지 않는 메모리 셀이 접속된 메인 비트선 GBL은 외부로부터의 전원 전압 Vcc보다 낮은 예를 들면 0.8V의 전위로 프리차지된다.

그 후, 제어 신호 SDi를 0V로 하강시켜 공통 드레인측의 선택 MOSFET Qsd를 오프시키고, 계속해서 제어 신호 SSi를 예를 들면 0.8V의 선택 레벨로 상승시켜 로컬 비트선측의 선택 MOSFET Qsb를 온시킨다(단계 S5, 타이밍 t2). 그렇게 하면, 프리차지되어 있는 메인 비트선 GBL의 전위는 0.8V이고, 프리차지되어 있지 않은 메인 비트선 GBL의 전위는 0V이기 때문에, 프리차지되어 있지 않은 메인 비트선 GBL에 접속되어 있는 선택 MOSFET Qsb는 온되지만, 프리차지되어 있는 메인 비트선 GBL에 접속되어 있는 선택 MOSFET Qsb는 게이트와 소스가 동일 전위이기 때문에 온되지 않는다. 그 때문에, 프리차지되어 있는 메인 비트선 GBL에 대응하는 로컬 비트선은 드레인 충전 전압 Vwd를 유지하고, 프리차지되어 있지 않은 메인 비트선 GBL에 대응하는 로컬 비트선은 0V로 방전된다.

다음으로, 제어 신호 SHi와 제어 신호 SSi를 0V로 하강시켜 쇼트 MOSFET Qst와 로컬 비트선측의 선택 MOSFET Qsb를 오프시킨다(단계 S6, 타이밍 t3). 그리고 나서, 워드선에 예를 들면 1.4V의 기입 전압을 인가한다(단계 S7, 타이밍 t4). 그렇게 하면, 비선택 로컬 비트선은 드레인 충전 전압 Vwd를 유지하고 있기 때문에, 비선택 메모리 셀의 기판-부유 게이트 사이의 전계가 완화되어 FN 터널 전류가 흐르지 않아, 메모리 셀의 임계치는 변화되지 않는다.

한편, 선택 로컬 비트선은 0V로 방전되어 있기 때문에, FN 터널 전류에 의해 마이너스 전하가 부유 게이트에 주입되어 메모리 셀의 임계치가 높아지는 기입이 행해진다(도 4의 기간 T1).

상기 기입 동작이 종료되면 검증 판독 동작(단계 S8, 기간 T2)을 행하여, 메모리 셀의 임계치 Vth가 검증 레벨 Vwv보다 높아졌는지의 여부를 판정한다(단계 S9). 그리고, 임계치 Vth가 검증 레벨 Vwv보다 높게 되어 있으면 기입 동작을 종료하고, 임계치 Vth가 검증 레벨 Vwv보다 높게 되어 있지 않을 때는 단계 S1로 되돌아가 재차 기입을 행한다.

또, 상기 검증 판독은, 도 4에 도시되어 있는 바와 같이, 워드선 WL과 공통 드레인선 CDL의 전위를 하강시킨 후(타이밍 t5), 제어 신호 SDi와 제어 신호 SSi를 상승시켜 선택 MOSFET Qsb와 Qsd를 온시키고(타이밍 t6), 로컬 비트선 LBL과 로컬 드레인선 LDL을 방전시킨다(기간 T21). 그 후, 제어 신호 SDi를 하강시켜 선택 MOSFET Qsb를 오프시키고(타이밍 t7), 감지 래치 SLT에 의해 메인 비트선 GBL의 전위를 0.8V 정도까지 프리차지한다(기간 T22).

계속해서, 다시 제어 신호 SDi를 상승시켜 선택 MOSFET Qsb를 온시킴과 함께, 워드선 WL을 상승시킨다(타이밍 t8). 그리고, 선택 워드선에 접속되어 있는 메모리 셀의 임계치에 따라 메모리 셀에 전류가 흘러 메인 비트선 GBL의 전위가 변화되었는지의 여부를 나타내고, 이 전류는 감지 래치 SLT에 의해 증폭된다(기간 T23). 그 후, 감지 래치 SLT의 유지 데이터를 체크하여 모든 기입이 종료되었는지의 여부의 올 판정을 행한다(기간 T24).

도 5는 본 발명을 적용하기에 적합한 메모리 어레이(10)의 다른 실시예(소위 AG-AND형)를 나타낸다. 이 실시예의 메모리 어레이는, 도 5에 도시한 바와 같이, 부유 게이트를 갖는 불휘발성 기억 소자로서의 MOSFET Qm과 그 기억 소자 Qm과 채널이 직렬을 이루도록 구성된 어시스트 게이트 MOSFET Qa에 의해 메모리 셀 MC가 구성되어 있다.

이러한 구성을 갖는 n개(예를 들면 256개)의 메모리 셀 MC1∼MCn이 열 방향으로 배열되어 각각 기억 소자 Qm의 소스 혹은 드레인 및 어시스트 게이트 MOSFET Qa의 드레인 혹은 소스가 공통 접속된 병렬 형태의 메모리 열 MCC가 행 방향(워드선 WL 방향) 및 열 방향(비트선 GBL 방향)으로 각각 여러개 배치되어, 메모리 어레이가 구성되어 있다.

그리고, 동일 행의 메모리 셀의 기억 소자 Qm의 게이트가 워드선 WL을 구성하거나 혹은 워드선에 접속되고, 홀수번째의 메모리 열의 어시스트 게이트 MOSFET Qa의 게이트에는 공통의 제어 신호 AG0이, 또한 짝수번째의 메모리 열의 어시스트 게이트 MOSFET Qa의 게이트에는 공통의 제어 신호 AG1이 인가되어, 제어되도록 구성되어 있다.

또한, 이 실시예의 메모리 어레이에서는, 로컬 비트선과 로컬 드레인선(혹은 로컬 소스선)을 겸용하는 로컬 드레인선 LDL이 워드선과 교차하는 방향으로 배치되어 있다. 그리고, 1개의 로컬 드레인선 LDL에는 그 양측에 위치하는 메모리 셀 MCi의 기억 소자 Qm의 소스 혹은 드레인과, MCi+1의 어시스트 게이트 MOSFET Qa의 드레인 혹은 소스가 접속되어 있다.

그리고, 각 로컬 드레인선 LDL의 일단은 선택 MOSFET Qsbl, Qsb2, …을 통해 2개씩 각각 공통의 메인 비트선 GBL1, GBL2, …에 접속 가능하게 되어 있음과 함께, 타단은 선택 MOSFET Qsd1, Qsd2, …을 통해 공통 드레인선(혹은 공통 소스선) CDL에 접속 가능하게 되어 있다. 또한, 로컬 드레인선 LDL을 대응하는 메인 비트선 GBL에 접속 가능하게 하는 선택 MOSFET Qsb1, Qsb2, … 중 홀수번째의 로컬 드레인선 LDL 상의 선택 MOSFET Qsb와 짝수번째의 로컬 드레인선 LDL 상의 선택 MOSFET Qsd는 서로 다른 제어 신호 SS0i와 SS1i에 의해 온, 오프 제어된다.

한편, 로컬 드레인선 LDL을 공통 드레인선 CDL에 접속 가능하게 하는 선택 MOSFET Qsd1, Qsd2, … 중 홀수번째의 로컬 드레인선 LDL 상의 선택 MOSFET Qsb와 짝수번째의 로컬 드레인선 LDL 상의 선택 MOSFET Qsd는 동시에 하이 레벨이 되지 않는 서로 다른 제어 신호 SD0i와 SD1i에 의해 온, 오프 제어되도록 구성되어 있다. 또한, 제어 신호 SS0i, SS1i와 SD0i, SD1i도 임의의 1개의 로컬 드레인선 LDL 상에 주목하면, 메인 비트선측의 선택 MOSFET Qsb와 공통 드레인선 CDL측의 선택 MOSFET Qsd를 동시에 온 상태로 하지 않도록 형성된다.

또, 공통 드레인선 CDL에는 전환 스위치 SW2를 통해 예를 들면 Vss(0V) 또는5V의 기입 전압 Vwd가 인가된다. 도 5에는 도시되어 있지 않지만, 인접하는 2개의 로컬 드레인선 LDL이 선택 MOSFET Qsb를 통해 접속되어 있는 메인 비트선 GBL은 워드선 WL과 교차하는 방향으로 연장되어 설치되고, 그 일단은 상기 감지 래치 SLT에, 또한 타단은 데이터 래치 DLT에 접속된다.

여기서, 이 실시예의 AG-AND형 메모리 어레이에서의 데이터의 기입 동작의 원리를 도 6을 이용하여 설명한다. 이 실시예의 메모리 어레이의 기입은 홀수번째의 열의 메모리 셀의 기입과 짝수번째의 열의 메모리 셀의 기입이 시분할로 각각 행해진다.

홀수번째의 열의 메모리 셀로의 데이터의 기입 시는, 도 6의 (a)에 도시한 바와 같이, 홀수열째의 메인 비트선측의 선택 MOSFET Qsb1, Qsb3, …을 온시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd1, Qsd3, …을 오프시킴과 함께, 짝수열째의 메인 비트선측의 선택 MOSFET Qsb2, Qsb4, …을 오프시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd2, Qsd4, …를 온시킨 상태에서, 공통 드레인선 CDL로부터 예를 들면 5V의 전압 Vwd를 짝수번째의 로컬 드레인선 LDL2, LDL4, …에 인가한다.

또한, 메인 비트선 GBL로부터는 기입 데이터에 따라 임계치를 변화시키고 싶은 메모리 셀(선택 메모리 셀)이 접속되어 있는 메인 비트선에는 0V를, 그리고 임계치를 변화시키고 싶지 않은 메모리 셀(선택 메모리 셀)이 접속되어 있는 메인 비트선에는 0.8V를 각각 인가하여, 온되어 있는 홀수열째의 선택 MOSFET Qsb1, Qsb3, …을 통해 홀수번째의 로컬 드레인선 LDL1, LDL3, …에 메인 비트선의 전압을 전달한다. 또한 이 때, 제어 신호 AG0을 예를 들면 0.6V의 전위로 상승시켜 홀수열째의 메모리 셀의 어시스트 게이트 MOSFET Qa를 온 상태로 함과 함께, 워드선을 기입 선택 레벨인 예를 들면 15V의 고전압으로 상승시킨다.

그렇게 하면, 선택 메모리 셀(예를 들면 MC11)의 기억 소자 Qm의 소스와 드레인에는 홀수번째의 로컬 드레인선 LDL1, LDL3, …로부터 0V가, 또한 짝수번째의 로컬 드레인선 LDL2, LDL4, …로부터 5V가 공급된다. 그 때문에, 선택 메모리 셀(MC11)의 컨트롤 게이트 CG, 어시스트 게이트 AG 및 소스 S, 드레인 D로의 인가 전압은 도 7의 (a)와 같이 되고, 비트선측으로부터 공통 드레인선측을 향해 드레인 전류가 흘러 발생한 열 전자가 부유 게이트 FG에 주입되어 임계치가 변화된다.

한편, 비선택 메모리 셀(예를 들면 MC31)의 기억 소자 Qm의 소스와 드레인에는 홀수번째의 로컬 드레인선 LDL1, LDL3, …로부터 0.8V가, 또한 짝수번째의 로컬 드레인선 LDL2, LDL4, …로부터 5V가 공급되기 때문에, 비선택 메모리 셀(MC31)의 컨트롤 게이트 CG, 어시스트 게이트 AG 및 소스 S, 드레인 D로의 인가 전압은 도 7의 (b)와 같이 되며, 드레인 전류가 흐르지 않아서 임계치는 변화되지 않게 된다.

짝수번째의 열의 메모리 셀로의 데이터의 기입 시는, 도 6의 (b)에 도시한 바와 같이, 짝수번째의 메인 비트선측의 선택 MOSFET Qsb2, Qsb4, …을 온시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd2, Qsd4, …을 오프시킴과 함께, 홀수열째의 메인 비트선측의 선택 MOSFET Qsb1, Qsb3, …을 오프시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd1, Qsd3, …을 온시킨 상태에서, 공통 드레인선 CDL로부터 예를 들면 5V의 전압을 짝수번째의 로컬 드레인선 LDL1, LDL3, …에 인가한다. 그리고, 그 후에는 홀수열째의 메모리 셀로의 데이터의 기입과 마찬가지의 동작에 의해, 선택 메모리 셀의 임계치를 변화시키고, 비선택 메모리 셀의 임계치는 변화시키지 않도록 할 수 있다.

상기한 바와 같이, 이 실시예의 AG-AND형 메모리 어레이에서는 공통 드레인선 CDL 및 그것에 접속된 로컬 드레인선 LDL에 비해 기생 용량이 상당히 큰 메인 비트선 GBL을 기입 데이터에 따라 단지 0.8V로 프리차지하면 되므로, 종래와 같이 메인 비트선을 예를 들면 5V의 전압으로 프리차지할 필요가 없기 때문에, 비트선의 전압 상승 시간을 단축할 수 있음과 함께, 소비 전력을 대폭 저감할 수 있다.

게다가, AG-AND형 메모리 어레이에서는 어시스트 게이트 MOSFET Qa에 의해 인접하는 기억 소자 Qm간의 전기적인 분리를 행할 수 있고, 통상의 AND형 메모리 어레이에서 인접하는 기억 소자간의 전기적인 분리를 위해 설치하고 있는 분리 영역이 불필요해지기 때문에, 고집적화도 달성된다. 구체적으로는, AG-AND형 메모리 어레이에서의 메모리 셀은 도 15에 도시한 바와 같은 구조로 할 수 있다.

도 15에 있어서, SUB는 반도체 기판, WELL은 웰 영역, SD는 어시스트 게이트 MOSFET Qa 및 기억 소자 Qm의 소스·드레인으로서의 확산 영역으로, 이 실시예에서는 로컬 드레인선 LDL로서 이용되고 있다. 또한, AG는 어시스트 게이트 MOSFET Qa의 게이트 전극, FG는 기억 소자 Qm의 부유 게이트 전극, WL은 워드선으로 기억 소자 Qm의 컨트롤 게이트 전극이기도 하다. 도 15로부터, AG-AND형 메모리 어레이에서는 어시스트 게이트 AG를 0V로 하여 MOSFET Qa를 오프시키면 컨트롤 게이트(WL)가 하이 레벨로 되어 소스·드레인 SD 사이에 전위차가 있어도 기억 소자 Qm에 흐르는 전류를 차단할 수 있기 때문에, 기억 소자간의 분리 영역이 불필요해지며, 고집적화도 달성되는 것을 알 수 있다. 또, 웰 영역 WELL과 게이트 전극 AG, FG와 워드선 WL 사이는 각각 절연막에 의해 절연되어 있다.

도 8에는 본 실시예의 AG-AND형 메모리 어레이에서의 기입 동작의 수순이 도시되어 있고, 또한 도 9에는 그 타이밍차트가 도시되어 있다. 이하, 홀수열째의 메모리 셀에 데이터의 기입을 행하는 경우를 예로 들어 설명한다.

홀수열째의 메모리 셀에 데이터를 기입할 때는, 우선 로컬 비트선 LBL 상의 선택 MOSFET Qsb, Qsd를 전부 오프시킨 상태에서, 공통 드레인선 CDL에 드레인 충전 전압 Vwd를 인가한다(단계 S11). 계속해서, 감지 래치 SLT에 유지되어 있는 기입 데이터에 따라 메인 비트선 GBL을 선택적으로 프리차지한다(단계 S12). 구체적으로는, 기입을 행하고 싶은 메모리 셀이 접속된 메인 비트선 GBL은 0V를 유지시키고, 기입을 행하지 않는 메모리 셀이 접속된 메인 비트선 GBL은 예를 들면 0.8V의 전위로 프리차지한다.

다음으로, 제어 신호 SS0i와 SD0i를 7V의 선택 레벨로 상승시켜, 홀수번째의 로컬 비트선 LBL 상의 선택 MOSFET Qsb와 짝수번째의 로컬 비트선 LBL 상의 선택 MOSFET Qsd를 온시킨다(단계 S13, 타이밍 t11). 이에 따라, 짝수번째의 로컬 드레인선 LDL은 Vwd로 충전되고, 홀수번째의 로컬 드레인선 LDL은 기입 데이터에 따라 선택적으로 0.8V로 충전된다.

그 후, 워드선에 예를 들면 14V의 기입 전압을 인가한다(단계 S14, 타이밍 t12). 또한, 기입 대상으로 되어 있는 홀수열째의 메모리 셀에 대응한 어시스트 게이트를 제어하는 제어 신호 AG0을 예를 들면 0.6V의 전압으로 상승시킨다(단계S15, 타이밍 t13). 그렇게 하면, 프리차지되어 있는 메인 비트선 GBL에 접속된 비선택 로컬 드레인선 LDL의 전위는 예를 들면 0.8V이고, 프리차지되어 있지 않은 메인 비트선 GBL에 접속된 선택 로컬 드레인선 LDL의 전위는 0V이기 때문에, 0.8V의 전위의 로컬 드레인선 LDL에 접속되어 있는 메모리 셀의 어시스트 게이트 MOSFET Qa는 온되지 않지만, 0V의 전위의 로컬 드레인선 LDL에 접속되어 있는 메모리 셀의 어시스트 게이트 MOSFET Qa는 온된다.

그 때문에, 온 상태로 되지 않은 어시스트 게이트 MOSFET Qa의 메모리 셀의 기억 소자 Qm의 채널에는 전류가 흐르지 않아, 메모리 셀의 임계치는 변화되지 않는다. 한편, 온 상태로 된 어시스트 게이트 MOSFET Qa의 메모리 셀의 기억 소자 Qm의 채널에는 Qa측을 향하여 전류가 흐르고, 발생한 열 전자가 부유 게이트에 주입되어 메모리 셀의 임계치가 높아지는 기입이 행해진다(기간 T11).

상기 기입 동작이 종료되면, 선택 워드선 WL의 전위를 선택 레벨로부터 0V로 하강시킴과 함께, 어시스트 게이트를 제어하는 제어 신호 AG0 및 공통 드레인선 CDL의 전위를 0V로 하강시켜 로컬 드레인선 LDL을 리세트한다(단계 S16, 기간 T12). 그리고 나서, 검증 동작(단계 S17, 기간 T20)을 행하여, 메모리 셀의 임계치 Vth가 검증 레벨 Vwv(예를 들면 4V)보다 높게 되었는지의 여부를 판정한다(단계 S18). 그리고, 임계치 Vth가 검증 레벨 Vwv보다 높게 되어 있으면 기입 동작을 종료하고, 임계치 Vth가 검증 레벨 Vwv보다 높게 되어 있지 않을 때는 단계 S11로 되돌아가 재차 기입을 행한다.

또, 상기 검증 판독은, 도 9에 도시되어 있는 바와 같이, 제어 신호 AG0을기입할 때의 0.6V보다 높은 2V로 상승시켜 어시스트 게이트 MOSFET Qa를 충분하게 온시킨 상태에서 제어 신호 SS0i와 SD0i를 하강시켜 짝수번째의 로컬 비트선 LBL 상의 선택 MOSFET Qsd를 오프시키고 나서, 감지 래치에 의해 메인 비트선 GBL의 전위를 0.8V 정도까지 프리차지한다(타이밍 t16, 기간 T22).

계속해서, 다시 제어 신호 SD1i를 상승시켜 짝수번째의 로컬 비트선 LBL 상의 선택 MOSFET Qsd를 온시킴과 함께, 워드선 WL을 상승시킨다(타이밍 t17). 그리고, 선택 워드선에 접속되어 있는 메모리 셀의 임계치에 따라 메모리 셀에 전류가 흘러, 메인 비트선 GBL의 전위가 변화되었는지의 여부를 나타내는 신호가 감지 래치에 의해 증폭된다(기간 T23). 그 후, 감지 래치의 유지 데이터를 체크하여 모든 기입이 종료되었는지의 여부를 검출하는 올 판정을 행한다(기간 T24).

다음으로, 이 실시예의 AG-AND형 메모리 어레이에서의 데이터의 판독 동작의 원리를 도 10을 이용하여 설명한다. 이 실시예의 메모리 어레이의 판독은 홀수번째 열의 메모리 셀의 판독과 짝수번째 열의 메모리 셀의 판독이 시분할로 각각 행해진다. 단, 1회 1회의 판독 동작의 타이밍은 도 9에 도시되어 있는 검증의 경우와 마찬가지이다.

홀수번째 열의 메모리 셀로부터의 데이터 판독 시는, 도 10의 (a)에 도시한 바와 같이, 짝수열째의 메인 비트선측의 선택 MOSFET Qsb2, Qsb4, …을 오프시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd2, Qsd4, …을 온시킴과 함께, 홀수열째의 메인 비트선측의 선택 MOSFET Qsb1, Qsb3, Qsb5, …을 온시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsb1, Qsb3, Qsb5, …을 오프시킨 상태에서, 공통 드레인선 CDL로부터 예를 들면 0V의 전압을 짝수번째의 로컬 드레인선 LDL2, LDL4, …에 인가한다.

또한, 메인 비트선은 예를 들면 0.8V의 전위로 각각 프리차지하여, 온되어 있는 홀수열째의 선택 MOSFET Qsb1, Qsb3, Qsb5, …을 통해 메인 비트선 GBL로부터 홀수번째의 로컬 드레인선 LDL1, LDL3, …에 메인 비트선의 전압을 전달한다. 또한 이 때, 제어 신호 AG0을 상승시켜 홀수열째의 메모리 셀의 어시스트 게이트 MOSFET Qa를 온 상태로 함과 함께, 워드선을 판독 선택 레벨의 전압(2치의 경우에는 예를 들면 4V, 또한 다치의 경우에는 예를 들면 1.3V, 2.6V, 4.0V 등)으로 상승시킨다.

그렇게 하면, 선택 메모리 셀(예를 들면 MC11)의 기억 소자 Qm의 소스와 드레인에는 홀수번째의 로컬 드레인선 LDL1, LDL3, …로부터 0.8V가, 또한 짝수번째의 로컬 드레인선 LDL2, LDL4, …로부터 0V가 공급되기 때문에, 기억 소자 Qm의 임계치에 따라 드레인 전류가 흐르거나, 흐르지 않는다. 이에 따라, 드레인 전류가 흘렀을 때는 메인 비트선 GBL의 전위가 0V로 변화되고, 드레인 전류가 흐르지 않았을 때는 메인 비트선 GBL은 0.8V의 전위를 유지한다. 이 메인 비트선 GBL의 전위가 감지 래치에 의해 검출되어 판독 데이터가 얻어지게 된다.

짝수번째 열의 메모리 셀로부터의 데이터를 판독할 때는, 도 10의 (b)에 도시한 바와 같이, 짝수열째의 메인 비트선측의 선택 MOSFET Qsb2, Qsb4, …을 온시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd2, Qsd4, …을 오프시킴과 함께, 홀수열째의 메인 비트선측의 선택 MOSFET Qsb1, Qsb3, …를 오프시키고, 공통 드레인선 CDL측의 선택 MOSFET Qsd1, Qsd3, …을 온시킨 상태에서, 공통 드레인선 CDL로부터 예를 들면 0V의 전압을 홀수번째의 로컬 드레인선 LDL1, LDL3, …에 인가한다.

또한, 메인 비트선은 0.8V로 각각 프리차지되어, 온되어 있는 짝수열째의 선택 MOSFET Qsb2, Qsb4, …을 통해 메인 비트선 GBL로부터 짝수번째의 로컬 드레인선 LDL2, LDL4, …에 메인 비트선의 전압을 전달한다. 또한 이 때, 제어 신호 AG0을 상승시켜 짝수열째의 메모리 셀의 어시스트 게이트 MOSFET Qb를 온 상태로 함과 함께, 워드선을 판독 선택 레벨인 예를 들면 1.3V, 2.6V, 4.0V의 전압으로 상승시킨다. 이것에 의해, 선택 워드선에 접속되어 있는 짝수열째의 메모리 셀로부터 데이터의 판독을 행할 수 있다.

또, 이 실시예의 AG-AND형 메모리 어레이에서의 데이터의 소거는, 도 7의 (c)에 도시한 바와 같이, 메모리 셀의 컨트롤 게이트 CG에 예를 들면 -16V의 음의 전압, 어시스트 게이트 AG에 2V의 양의 정전압, 소스 S와 드레인 D 및 웰 WELL에 0V를 인가하여, FN 터널 현상으로 부유 게이트 FG로부터 음의 전하를 기판측으로 끌어냄으로써 행해진다. 또한, 데이터 소거는 홀수 열과 짝수 열에 관계없이 동일한 워드선에 접속되어 있는 모든 메모리 셀을 대상으로 하여 일괄적으로 행해진다.

도 11에는 이 실시예의 AG-AND형 메모리 어레이에 있어서의 상기한 바와 같은 기입 동작과 판독 동작 및 소거 동작을 가능하게 하는 어레이 주변의 감지 래치 SLT 및 데이터 래치 DLT를 포함한 회로의 구체예를 나타낸다. 또, 도 11에는 1개의 메인 비트선에 관계되는 회로가 메모리 셀이 생략된 상태에서 도시되어 있고,해칭이 넣어진 부분이 메모리 셀 열 MCC이다.

도 11에 도시되어 있는 바와 같이, 메인 비트선 GBL에 접속된 감지 래치 SLT 및 데이터 래치 DLT는 각각 P채널 MOSFET과 N채널 MOSFET으로 이루어진 2개의 CMOS 인버터의 입출력 단자가 교차 결합된 플립플롭 회로에 의해 구성되어 있다. 그리고, 상기 감지 래치 SLT의 한쪽의 입출력 노드 NL에 한쪽의 메모리 매트 내의 메인 비트선 GBLL이 전송 MOSFET QtL을 통해 접속되어 있다. 또한, 플립플롭 FF의 다른쪽의 입출력 노드 NR에는 다른쪽의 메모리 매트 내의 메인 비트선 GBLR이 전송 MOSFET QtR을 통해 접속되어 있다. 또, 회로는 감지 래치 SLT를 사이에 두고 대칭이기 때문에, 이하에서는 좌측의 메인 비트선 GBLL측의 구성에 대하여 설명한다.

상기 감지 래치 SLT의 좌측의 입출력 단자 NL에는 감지 래치 리세트용의 MOSFET Qd1이 접속되어 있다. 또한, 각 메인 비트선 GBLL에는 프리차지용의 MOSFET Qp1, Qp2와 방전용의 MOSFET Qd2가 접속되고, 이 중 Qp1은 MOSFET Qc를 통해 전원 전압 FPC가 공급되는 단자에 접속되고, Qc의 게이트는 감지 래치 SLT의 입출력 노드 NL에 접속되어 그 유지 데이터에 따라 온, 오프되며, PCL이 0.8V+Vth(임계치 전압)의 전위로 됨으로써, 감지 래치 SLT의 유지 데이터가 "1"일 때에 대응하는 메인 비트선 GBLL을 0.8V로 프리차지한다.

프리차지 MOSFET Qp2는 그 게이트 제어 신호 RPCL이 예를 들면 0.8V+Vth의 전위로 됨으로써 메인 비트선 GBLL을 0.8V로, 또한 반대측의 메모리 매트에서는 신호 RPCL이 예를 들면 0.4V+Vth의 전위로 됨으로써 메인 비트선 GBLR를 0.4V로 프리차지한다. 또한, 프리차지 MOSFET Qp2는 메인 비트선 GBL을 방전할 때도 이용된다. 한편, 방전용 MOSFET Qd2는 메인 비트선 GBL을 방전하거나, 소거 시에 웰 영역과 동일한 전위(0V)를 인가하는 데 사용된다. 이와 같이 Qp2와 Qd2를 모두 이용하여 용량이 큰 메인 비트선 GBL의 전하를 끌어냄으로써, 전위의 상승을 빠르게 하여 후속 동작으로의 이행을 빠르게 할 수 있다.

또한, 상기 감지 래치 SLT의 입출력 단자 NL에는 컬럼 스위치 MOSFET(Y게이트) Qy를 통해, 타단이 메인 증폭기(15a)에 접속된 공통 입출력선 CI/O에 접속 가능하게 되어 있다. 또한, 상기 감지 래치 SLT의 입출력 노드 NL에는 올 제로(0) 판정용의 MOSFET Qat의 게이트가 접속되어 있고, 감지 래치 SLT의 유지 데이터가 "1"이면, 대응하는 MOSFET Qat가 온되어 전류가 흐르기 때문에, 이 전류를 검출함으로써 모든 감지 래치 SLT의 유지 데이터가 "0"인지의 여부를 판정할 수 있다. 각 메인 비트선 GBLL(GBLR)의 판정용 MOSFET Qat의 드레인 ECL(ECR)은 공통 결합되어 올 판정 회로(35)에 접속된다. 도시하지 않았지만, 감지 래치 SLT의 우측의 입출력 노드 NR 및 메인 비트선 GBLR에도 좌측과 마찬가지의 소자 Qp1, Qp2, Qd1, Qd2, Qc, Qy, Qat가 접속되어 있다.

메인 비트선 GBLL의 타단과 데이터 래치 DLT의 한쪽의 입출력 노드 N1 사이에도, 상기와 마찬가지의 동작을 행하는 MOSFET QtL' Qp1', Qd1', Qc', Qy'가 접속되어 있다. 또한, 데이터 래치 DLT의 다른쪽의 입출력 노드 N2에는 메인 비트선 GBLL의 전위를 판별하기 위해, 프리차지 레벨(0.8V)의 절반이 되는 참조 전압 0.4V를 공급하는 소자 Qr과, 데이터 래치 DLT의 래치 데이터를 공통 I/O선 CI/O를 통해 메인 증폭기로 출력하기 위한 Y게이트 MOSFET Qy''가 접속되어 있다. 도시하지 않았지만, 반대측의 메인 비트선 GBLR의 타단에도 상기 MOSFET QtL' Qp1', Qd1', Qc', Qy', Qr, Qy''와 마찬가지의 동작을 행하는 소자 및 데이터 래치가 접속되어 있다.

다음으로, 상기 실시예의 메모리 어레이에 있어서, 하나의 메모리 셀에 4치의 데이터를 기억시키는 경우의 동작에 대하여 설명한다. 하나의 메모리 셀에 4치의 데이터를 기억시키는 경우, 2비트의 데이터에 기초하여 예를 들면 도 12의 (a)에 도시한 바와 같이, 각 기억 소자의 임계치가 4개의 분포 중 어느 하나에 들어가도록 기입이 행해진다.

구체적으로는, 이 실시예에 있어서는, 2비트의 데이터가 "01"일 때는 임계치가 가장 높아지도록, 또한 데이터가 "00"일 때는 임계치가 2번째로 높아지도록, 데이터가 "10"일 때는 임계치가 3번째로 높아지도록 각각 기입이 행해지고, 데이터가 "11"일 때는 임계치가 가장 낮아지게 된다. 이 실시예에서는, 기억 데이터 "11"에 대응하는 임계치가 가장 낮은 상태는 기억 소자의 부유 게이트로부터 음의 전하가 빠져나간 소거 상태로 된다.

도 13에는 본 실시예의 플래시 메모리에서의 다치 데이터의 기입 수순이 도시되어 있다. 또, 이 기입이 개시되기 전에 메모리 어레이 내의 모든 메모리 셀은 임계치가 가장 낮은 소거 상태로 된다.

도 13에 도시되어 있는 바와 같이, 기입은 임계치의 가장 높은 상태에 대응되는 데이터 "01"에 대응하는 데이터를 감지 래치 SLT와 한쌍의 데이터 래치 DLT로 래치하는 처리(단계 S21)로부터 행해진다. 구체적으로는, 데이터 "01"의 기입을행할 때는, 도 12의 (b)의 제1 란에 도시되어 있는 바와 같이, 감지 래치 SLT의 메모리 어레이 리매트 MATu측의 노드 NL이 하이 레벨(3.3V)이 되고, 메모리 어레이 리매트 MATu측의 데이터 래치 DLTu의 비트선측의 노드가 로우 레벨(0V), 메모리 어레이 리매트 MATd측의 데이터 래치 DLTd의 비트선측의 노드가 하이 레벨(3.3V)로 되도록 메인 증폭기로부터 데이터가 전송된다. 또, 도 12의 (b)에 있어서, 부호 "H"는 하이 레벨(3.3V)을, 또한 "L"은 로우 레벨(0V)을 뜻하고 있다. 이러한 데이터는, 예를 들면 외부로부터 입력된 2비트의 데이터를 데이터 제어 회로(33)에서 변환함으로써 생성할 수 있다. 혹은, 2비트의 데이터의 한쪽을 일단 데이터 래치 혹은 감지 래치로 전송하여, 비트선 상에서 반전 처리나 논리 연산 처리 등을 행함으로써, 도 12의 (b)와 같은 데이터를 세트시키도록 해도 된다.

여기서, 2비트의 기입 데이터의 전송은 한쌍의 데이터 래치 DLT에 대해서만 행하고, 감지 래치로는 데이터 래치로부터 비트선 GBL을 통해 전송하도록 구성할 수도 있다. 또한, 데이터의 판독을 행할 때는 감지 래치 SLT에서 검출된 판독 데이터를 선택 메모리 매트측의 데이터 래치 DLT로 각각 비트선 GBL을 통해 전송하고, 데이터 래치에서 예를 들면 3.3V의 진폭의 신호로 증폭하여 공통 I/O선을 통해 데이터 래치로부터 메인 증폭기로 순차적으로 전송하도록 구성되어 있다.

그리고, 상기한 바와 같이 하여 기입 데이터가 감지 래치 SLT와 한쌍의 데이터 래치 DLT에 래치되면, 그 데이터에 기초하여 기입 처리(단계 S22)가 실행된다. 이 기입은 감지 래치의 선택 매트측의 입출력 노드가 "H" 레벨로 되어 있는 비트선에 접속되어 있는 메모리 셀에 대하여 기입 전압을 인가함으로써 행해진다. 이 기입 데이터의 래치는 메모리 어레이 내의 모든 비트선에 대응하여 설치되어 있는 모든 감지 래치 SLT와 데이터 래치 DLT에 대하여 행함으로써, 1개의 워드선에 접속되어 있는 메모리 셀의 절반(홀수열째 또는 짝수열째)에 대한 기입 처리를 동시에 행하는 것이 가능하다.

1회의 기입 동작이 종료되면 검증 판독을 행하여, 올 판정 회로에 의해 모든 감지 래치의 데이터가 "1"로 되었는지의 여부를 판정함으로써 기입의 종료 판정이 행해진다(단계 S23). 그리고, 기입이 종료되지 않으면, 단계 S22로 되돌아가 재차 기입 처리를 행한다.

또, 이 경우에 있어서의 기입은 최초의 기입 처리에서 임계치가 충분하게 변화되지 않은 것만을 대상으로 한다. 기입 후의 검증 처리에서는 기입에 의해 임계치가 변화되지 않은 메모리 셀에 대응하는 감지 래치의 선택 매트측의 노드에 로우 레벨이 판독되어 유지되고, 기입이 불필요한 메모리 셀 및 기입에 의해 임계치가 충분하게 변화된 메모리 셀에 대응하는 감지 래치의 선택 매트측의 노드에 하이 레벨이 판독되어 유지되도록 되어 있기 때문에, 검증 처리에 의해 감지 래치에 남아 있는 데이터(선택 매트측의 노드가 하이 레벨인 상태)를 이용하여, 모든 비트선을 선택적으로 프리차지하여 재기록을 행함으로써 이미 기입이 종료되어 있는 메모리 셀에 대하여 재차 기입 전압이 인가되어 다시 임계치가 변화되는 것을 회피할 수 있다.

데이터 "01"의 기입이 종료되면 다음은 데이터 "00"의 래치와 기입, 검증(단계 S24∼S26)이 행해진다. 데이터 "00"의 기입을 행할 때는, 도 12의 (b)의 제2란에 도시되어 있는 바와 같이, 감지 래치 SLT의 메모리 어레이 리매트 MATu측의 노드 NL이 로우 레벨(0V)로 되고, 메모리 어레이 리매트 MATu측의 데이터 래치 DLTu의 비트선측의 노드 N1이 하이 레벨(0.8V), 메모리 어레이 리매트 MATd측의 데이터 래치 DLTd의 비트선측의 노드가 하이 레벨(0.8V)로 되도록 메인 증폭기로부터 데이터가 전송된다.

데이터 "00"의 기입이 종료되면 다음은 데이터 "10"의 래치와 기입, 검증(단계 S27∼S29)이 행해진다. 데이터 "10"의 기입을 행할 때는, 도 12의 (b)의 제3 란에 도시되어 있는 바와 같이, 감지 래치 SLT의 메모리 어레이 리매트 MATu측의 노드 NL이 로우 레벨(0V)로 되고, 메모리 어레이 리매트 MATu측의 데이터 래치 DLTu의 비트선측의 노드 N1이 로우 레벨(0V), 메모리 어레이 리메트 MATd측의 데이터 래치 DLTd의 비트선측의 노드가 로우 레벨(0V)로 되도록 메인 증폭기로부터 데이터가 전송된다.

데이터 "10"의 기입이 종료되면, 검증 전압을 워드선에 인가하여 데이터 "11"에 대응하는 메모리 셀의 임계치가 변화되지 않았는지의 판정이 행해진다(단계 S30). 그 후, 데이터 "10"에 대응하는 메모리 셀의 임계치가 변화되지 않았는지의 판정과, 데이터 "00"에 대응하는 메모리 셀의 임계치가 변화되지 않았는지의 판정이 행해진다(단계 S31, S32). 그리고, 이들 판정에서 임계치가 변화된 것이 없으면 기입이 정상적으로 종료되고, 임계치가 변화된 것이 있으면 기입 이상으로서 종료된다.

도 14에는 상기 단계 S22에서 행해지는 기입 처리 및 단계 S23의 검증 처리의 보다 상세한 수순이 도시되어 있다.

단계 S21에서의 감지 래치 SLT로의 기입 데이터의 래치가 완료되면, 감지 래치 SLT의 래치 데이터에 기초하는 선택적인 프리차지가 행해진다(단계 S201). 이 선택적인 프리차지는 제어 신호 PC에 의해 프리차지 MOSFET Qp1을 온시킴으로써 행한다. Qp1을 온시켰을 때에 감지 래치 SLT의 래치 데이터가 하이 레벨이면, 프리차지 MOSFET Qp1과 직렬 관계에 있는 MOSFET Qc의 게이트에 감지 래치 SLT의 출력 노드 Nu(Nd)의 전압이 인가되어 있기 때문에, Qc가 온되어 비트선 GBL은 하이 레벨로 프리차지된다.

또한, 비트선 GBL과 선택해야 할 메모리 열의 로컬 드레인선 LDL 사이의 선택 MOSFET Qsb를 짝수 열 혹은 홀수 열의 메모리 셀의 기입 동작에 따라 온시키고, 동시에 로컬 드레인선 LDL도 프리차지시킨다. 한편, 이 때, 프리차지된 로컬 드레인선 LDL과 반대측의 로컬 드레인선 LDL과 공통 드레인선 CDL 사이의 선택 MOSFET Qsb를 온시키고, 반대측의 로컬 드레인선 LDL에 예를 들면 5V의 전위를 인가한다.

비트선을 프리차지할 때는 제어 신호 PC를 0.8+Vth(Qp1의 임계치 전압)로 함으로써, 비트선 GBL을 0.8V로 프리차지시킬 수 있다. 또, 원리적으로는 감지 래치 SLT에 의해 직접 비트선 GBL을 프리차지시키는 것도 가능하지만, 그와 같이 하면 비트선 GBL의 부하 용량이 매우 크기 때문에 감지 래치 SLT가 잘못하여 반전되게 될 우려가 있다. 그런데, 본 실시예와 같이, 간접적으로 프리차지함으로써 감지 래치의 잘못된 반전을 회피할 수 있다. 감지 래치 SLT의 래치 데이터가 로우 레벨이면, 프리차지 MOSFET Qp1과 직렬 관계에 있는 MOSFET Qc는 온되지 않기 때문에비트선 GBL은 프리차지되지 않는다.

다음으로, 제어 신호 TR을 하이 레벨로 상승시켜 비트선 GBL 상의 전송 MOSFET QtL(QtR)을 온시켜, 감지 래치 SLT와 비트선 GBL을 접속하고, 비트선 GBL의 선택 프리차지 전위를 유지한다(단계 S202). 이 때, 제어 신호 TR을 0.8+Vth(Qc의 임계치 전압)로 함으로써, 비트선 GBL의 전위를 0.8V로 클램프시킨다. 이와 같이, 감지 래치 SLT와 비트선 GBL을 접속하고 있는 것은, 프리차지 MOSFET Qp1과 Qc에 의한 프리차지에서는 비선택 비트선 GBL의 전위가 비트선 간의 커플링 용량으로 부상하고 있기 때문에, 비선택 비트선 GBL의 전위가 0V로 안정적으로 세트될 수 있기 때문이다.

그 후, 선택 워드선 WL을 예를 들면 14V의 고전압으로 상승시킴과 함께, 짝수 열 혹은 홀수 열의 메모리 셀의 어시스트 게이트 MOSFET Qa를 온시켜, 메모리 셀의 기억 소자 Qm에 소정 시간 기입 전압을 인가하여 기입을 행하게 한다(단계 S203). 단계 S203은 단계 S202와 거의 동시에 행해지도록 해도 된다.

기입이 종료되면, 전송 MOSFET QtL(QtR)을 오프시킨 상태에서 제어 신호 DDC를 상승시켜 MOSFET Qd2를 온시켜 비트선 GBL을 방전시킴과 함께, 비트선측의 선택 MOSFET Qsb를 오프한 상태에서, 공통 드레인선 CDL을 접지측에 접속한 상태에서 선택 MOSFET Qsd를 온시켜 로컬 드레인선 LDL을 방전시킨다(단계 S204).

그 후, 기입 검증을 위해 제어 신호 RPC를 상승하여 프리차지 MOSFET Qp2를 온시켜 선택 메모리 매트측의 모든 비트선 GBL을 일괄하여 예를 들면 0.8V의 전위로 프리차지한다(단계 S205). 이 때, 비선택측의 메모리 매트로서는 MOSFET Qp2를온시켜 모든 비트선 GBL을 일괄하여 선택측의 절반이 되는 전위인 예를 들면 0.4V로 프리차지한다.

또한, 로컬 드레인선 LDL의 선택 MOSFET Qsb를 기입을 행한 메모리 셀이 짝수 열인지 홀수 열인지에 따라 온시키고, 로컬 드레인선 LDL도 동시에 프리차지시킨다. 한편, 프리차지된 로컬 드레인선 LDL과 반대측의 로컬 드레인선 LDL과 공통 드레인선 CDL 사이의 선택 MOSFET Qsb를 온시키고, 반대측의 로컬 드레인선 LDL에 0V의 전위를 인가해 둔다.

계속해서, 워드선에 검증을 위한 전압을 인가함과 함께, 선택 매트측 및 비선택 매트측의 전송 MOSFET Qt를 온시켜 비트선 GBL을 감지 래치 SLT에 접속한다(단계 S206). 또한, 짝수 열 또는 홀수 열의 어시스트 게이트 MOSFET Qa를 온시킨다. 이것에 의해, 메모리 셀의 판독이 행해져, 선택 메모리 셀의 임계치가 높으면 전류가 흐르지 않아서 비트선 GBL은 프리차지 레벨을 유지하고, 선택 메모리 셀의 임계치가 낮으면 전류가 흘러 비트선 GBL이 방전되어 0V로 변화된다. 계속해서 비선택 메모리 셀에 접속되어 있는 비트선 GBL을 선택 프리차지(단계 S207)하고, 비선택 메모리 셀에 대한 마스크 처리를 행한다. 최종적으로 비트선의 전위 변화는 감지 래치에 의해 비선택 매트의 비트선의 전위와 비교되어 판독 데이터가 검출된다(단계 S208).

본 발명자들이 검토한 바에 따르면, 어시스트 게이트 MOSFET을 설치하여, 메인 비트선측으로부터 기입 저지 전압을 인가하여 열 전자를 기억 소자의 부유 게이트에 주입함으로써 데이터의 기입을 행하도록 구성된 메모리 어레이에서는, 검증동작을 행할 때에 프리차지 방식을 채용하면, 기입 데이터와 판독 데이터의 논리가 반대로 되어, 비트선 상에서의 논리 반전 동작이 필요해지지만, 본 실시예의 메모리 어레이에서는 그와 같은 논리 반전이 불필요한 것을 알았다.

다음으로, 각 감지 래치 SLT에 래치되어 있는 데이터에 기초하여, 감지 래치의 비선택 매트측의 입출력 노드가 전부 로우 레벨로 되어 있는지의 여부의 올 제로 판정을 행한다(단계 S209). 이 올 제로 판정은 각 비트선 GBL에 게이트가 접속되어 있는 MOSFET Qaz의 드레인 전압이 로우 레벨로 하강되어 있는지의 여부를 올 판정 회로(35)에 의해 판정함으로써 행해진다. 올 판정용의 MOSFET Qaz는 드레인이 상호 공통 접속되어 있기 때문에, 게이트 전압이 하나라도 하이 레벨이면 공통 드레인선의 전위가 내려가기 때문에, 올 판정 회로(35)가 공통 드레인선의 전위를 검출함으로써 올 제로의 판정을 행할 수 있다.

판정의 결과, 올 제로이면 다음의 데이터의 기입 처리를 위한 데이터 래치로 이행하고, 올 제로가 아닐 때는 단계 S201로 되돌아가 재기록을 행한다. 이 때, 비트선의 선택 프리차지는 감지 래치 SLT에 남아 있는 데이터에 기초하여 행해진다. 즉, 기입 데이터의 재래치는 행해지지 않는다.

다음으로, 본 실시예의 다치 플래시 메모리에서의 데이터의 판독에 대하여 간단하게 설명한다.

데이터의 판독은 1개의 워드선에 접속되어 있는 메모리 셀의 절반(짝수 열 혹은 홀수 열)에 대하여, 워드선의 전위를 변화시켜 3회에 걸쳐 행해진다. 3회의 판독 동작을 행할 때에 워드선에 인가되는 전압 Vr1, Vr2, Vr3은 도 12의 (a)에 도시되어 있는 임계치 분포의 거의 중간의 값이 선택되고, 예를 들면 1.5V, 2.8V, 4.2V이다. 이들 전압에 의한 판독은 높은 쪽으로부터 낮은 쪽으로 순서대로 행해진다. 낮은 쪽으로부터 높은 쪽으로 순서대로 행하는 것도 가능하다. 1회의 판독 동작의 구체적인 수순은 상술한 기입을 행할 때의 검증과 거의 동일하고, 선택측 매트의 비트선을 0.8V로, 또한 비선택측 매트의 비트선을 0.4V로 각각 프리차지하고 나서 행해진다.

데이터 판독과 검증과의 차이는, 데이터 판독에서는 감지 래치 SLT에 의해 검출된 데이터가 비트선을 통해 데이터 래치 DLT에 전송되고, 데이터 래치에서 예를 들면 3.3V의 진폭으로 증폭되어 공통 I/O선을 통해 메인 증폭기(15a, 15b)로 전송되는 점에 있다. 그리고, 메인 증폭기에서 증폭된 3개의 데이터는 데이터 제어 회로(33)로 전송되고, 여기서 원래의 2비트의 데이터로 변환되어 외부 단자로부터 출력된다.

구체적으로는, 판독 전압 Vr1, Vr2, Vr3에 기초하여 하나의 메모리 셀로부터 판독되는 1회째와 2회째와 3회째의 데이터는 선택 메모리 셀의 임계치 Vth에 따라, 다음의 표 1과 같이 된다. 데이터 제어 회로(33)에서는 이들 데이터에 기초하여 표 1의 우측란과 같은 2비트의 데이터를 복원한다.

	판독 데이터	2비트 데이터
	1회째(Vr1)	2비트 데이터	2회째(Vr2)	3회째(Vr3)
임계치 고	1	1	1	"01"
임계치 중고	0	1	1	"00"
임계치 중저	0	0	1	"10"
임계치 저	0	0	0	"11"

또, 3회의 판독 데이터에 기초하는 2비트의 데이터의 복원은 각각의 판독 데이터를 1개의 비트선에 대응한 한쌍의 데이터 래치와 중앙의 감지 래치로 각각 래치하여, 비트선 상에서 논리 연산을 행하고, 그 결과를 한쌍의 데이터 래치로 래치하고 나서 메인 증폭기로 전송하도록 구성하는 것도 가능하다. 이러한 비트선 상에서의 논리 연산에 의한 원래의 2비트 데이터의 복원은 이미 제안되어 있는 기술로서 본원 발명의 요지가 아니기 때문에, 그에 대한 상세한 설명은 생략한다.

여기서는, 감지 래치 SLT에 의해 검출된 데이터를 비트선을 통해 데이터 래치 DLT에 전송하고, 데이터 래치에서 예를 들면 0 내지 3V의 진폭으로 증폭하는 동작에 대하여 설명한다.

데이터의 판독을 행할 때는, 우선, 제어 신호 RPC를 상승시켜 프리차지 MOSFET Qp2를 온시켜 선택 메모리 매트측의 모든 비트선 GBL을 일괄하여 예를 들면 0.8V의 전위로 프리차지한다. 이 때, 비선택측의 메모리 매트에서는 MOSFET Qp2를 온시켜 모든 비트선 GBL을 일괄하여 선택측의 절반이 되는 전위인 예를 들면 0.4V로 프리차지한다.

또한, 로컬 드레인선 LDL의 선택 MOSFET Qsb를 온시키고, 동시에 로컬 드레인선 LDL도 프리차지시킨다. 한편, 프리차지된 로컬 드레인선 LDL과 반대측의 로컬 드레인선 LDL과 공통 드레인선 CDL 사이의 선택 MOSFET Qsb를 온시키고, 반대측의 로컬 드레인선 LDL에 0V의 전위를 인가해 둔다.

계속해서, 워드선에 판독을 위한 전압을 인가함과 함께, 선택 매트측 및 비선택 매트측의 전송 MOSFET Qt를 온시켜 비트선 GBL을 감지 래치 SLT에 접속한다.이것에 의해, 메모리 셀의 판독이 행해지고, 선택 메모리 셀의 임계치가 높으면 전류가 흐르지 않아 비트선 GBL은 프리차지 레벨을 유지하고, 선택 메모리 셀의 임계치가 낮으면 전류가 흘러 비트선 GBL이 방전되어 0V로 변화된다. 그리고, 이 비트선의 전위 변화는 감지 래치에 의해 비선택 매트의 비트선의 전위와 비교되어 판독 데이터가 검출된다.

다음으로, 비트선 상의 감지 증폭기측의 전송 MOSFET Qt를 오프, 데이터 래치측의 전송 MOSFET Qt'를 온시킨 상태에서, 제어 신호 PC를 상승시켜 프리차지 MOSFET Qp1을 온시키고, 비트선의 선택 프리차지를 행한다. 구체적으로는, MOSFET Qp1을 온시켰을 때에 감지 래치 SLT의 래치 데이터가 하이 레벨이면, 프리차지 MOSFET Qp1과 직렬 관계에 있는 MOSFET Qc의 게이트에 감지 래치 SLT의 출력 노드 Nu(Nd)의 전압이 인가되어 있기 때문에, Qc가 온되어 비트선 GBL은 하이 레벨로 프리차지된다.

또한, 데이터 판독을 행할 때의 비트선의 프리차지에서는 제어 신호 PC를 1.2+Vth(Qp1의 임계치 전압)로 함으로써, 비트선 GBL을 1.2V로 프리차지시킬 수 있다.

그 후, 비트선 상의 전송 MOSFET Qt'를 오프시킨 상태에서 데이터 래치 DLT에 전원으로서 3V를 인가함으로써 데이터 래치를 활성화시킨다. 그렇게 하면, 0 내지 1.2V의 진폭의 신호가 0 내지 3V의 진폭의 신호로 증폭된다. 그리고, 증폭된 판독 신호는 Y게이트 MOSFET Qy', Qy''를 온시킴으로써, 공통 I/O선 CI/O를 통해 메인 증폭기로 전송된다. 특별히 제한되는 것은 아니지만, 이 실시예에서는 데이터 래치 DLT의 증폭 신호는 차동으로 출력되도록 구성되어 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 예를 들면, 도 5의 실시예의 AG-AND형 메모리 어레이에서는 1개의 비트선 GBL에 대하여 2개의 로컬 드레인선 LDL을 선택 MOSFET Qsb에 의해 접속 가능하게 구성되어 있지만, 도 2의 실시예의 AND형 메모리 어레이와 마찬가지로, 비트선에 접속 가능한 로컬 비트선과 비트선에 접속 불가능한 로컬 드레인선을 설치하고, 그 사이에 복수의 메모리 셀을 병렬로 접속하여 메모리 셀 열을 구성한 메모리 어레이에 대해서도 본 발명을 적용할 수 있다. 그리고, 그 경우에는 기입 시와 판독 시에서 전류가 흐르는 방향을 일치시키도록 할 수 있으며, 그것에 의해 전류가 흐르는 방향에 따라 메모리 셀의 임계치가 외관상 변화되는 것을 회피할 수 있다. 또한, 실시예에서는 다치의 플래시 메모리를 예로 들어 설명하였지만, 2치의 플래시 메모리에 대해서도 마찬가지로 적용할 수 있다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 한 이용 분야인 플래시 메모리에 적용한 경우에 대해 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 부유 게이트를 갖는 MOSFET을 기억 소자로 하는 불휘발성 기억 장치 일반에 이용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.

즉, 본 발명에 따르면, 플래시 메모리와 같은 불휘발성 기억 장치에 있어서, 기입에 소요되는 총 시간을 단축할 수 있음과 함께, 소비 전력을 저감하는 것이 가능해진다.

Claims

복수의 워드선 및 비트선과, 상기 워드선 중 어느 하나에 접속된 메모리 셀이 여러개 병렬로 접속되어 이루어진 복수의 메모리 셀 열을 포함하고, 상기 각 메모리 셀 열의 제1 공통 접속 노드는 제1 스위치 수단을 통해 상기 비트선에 접속 가능하게 되며, 상기 메모리 셀 열의 제2 공통 접속 노드는 제2 스위치 수단을 통해 공통 전압 공급선에 접속 가능하게 된 메모리 어레이를 갖는 불휘발성 기억 장치의 기입 방법에 있어서,

기입 동작을 행할 때에 상기 제2 스위치 수단을 통해 상기 메모리 셀 열의 제1 공통 접속 노드에 상기 비트선과 반대측의 상기 공통 전압 공급선으로부터 기입을 위한 제1 전압을 충전한 후에, 상기 비트선에는 기입 데이터에 따라 상기 제1 전압보다 작은 제2 전압을 선택적으로 인가함과 함께, 상기 제1 및 제2 스위치 수단을 제어하여 기입 대상이 되는 선택 메모리 셀에는 전류를 흘려 충전한 제1 전압을 방전하고, 기입 대상이 되지 않는 비선택 메모리 셀에는 전류를 흘리지 않도록 한 후에, 상기 워드선 중 어느 하나에 기입을 위한 제3 전압을 인가하여 선택적으로 메모리 셀에 대하여 기입을 행하는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제1항에 있어서,

상기 메모리 셀과 병렬로 상기 제1 공통 접속 노드와 상기 제2 공통 접속 노드를 접속할 수 있는 제3 스위치 수단이 각 메모리 셀 열마다 설치되어 있는 것에 있어서, 상기 비트선과 반대측의 상기 공통 전압 공급선으로부터 기입을 위한 제1 전압을 공급할 때, 상기 제3 스위치 수단을 도통시켜 상기 제2 공통 접속 노드와 상기 제1 공통 접속 노드에 동시에 상기 제1 전압을 공급하여 충전시킨 후, 상기 제1 스위치 수단을 도통시켜 상기 제1 공통 접속 노드를 상기 비트선의 전위에 따라 선택적으로 방전시키고, 상기 워드선 중 어느 하나에 기입을 위한 제3 전압을 인가함과 함께 상기 제3 스위치 수단을 비도통으로 하여 기입을 행하는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제2항에 있어서,

상기 제3 스위치 수단을 도통시키는 제어 신호의 전위는 상기 제2 전압과 거의 동일한 레벨인 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제2항에 있어서,

상기 기입 동작 후에, 상기 비트선을 방전함과 함께 상기 공통 전압 공급선의 전위를 상기 제2 전압보다 낮은 제4 전압으로 전환하고, 상기 제1 및 제2 스위치 수단을 도통시켜 상기 제1 공통 접속 노드 및 상기 제2 공통 접속 노드를 방전한 후에 기입 검증을 위한 판독 동작으로 이행하는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제1항에 있어서,

상기 메모리 셀이 상기 제1 공통 접속 노드와 상기 제2 공통 접속 노드 사이에 직렬 형태로 접속된 스위치 소자와 기억 소자로 구성되어 있는 것에 있어서,

기입 동작을 행할 때에 상기 스위치 소자를 오프시킨 상태에서 상기 제2 스위치 수단을 통해 상기 메모리 셀 열의 상기 비트선과 반대측의 제2 공통 접속 노드에 상기 공통 전압 공급선으로부터 기입을 위한 제1 전압을 공급함과 함께, 상기 제2 스위치 수단을 온시킨 상태에서 상기 비트선 및 상기 제1 공통 접속 노드에 기입 데이터에 따라 상기 제1 전압보다 작은 제2 전압을 선택적으로 인가하여 충전한 후에, 상기 워드선 중 어느 하나에 기입을 위한 제3 전압을 인가함과 함께 상기 기억 소자와 직렬의 스위치 소자를 도통시켜, 기입 대상이 되는 선택 메모리 셀에는 전류를 흘리고, 기입 대상이 되지 않는 비선택 메모리 셀에는 전류를 흘리지 않도록 하여 선택적으로 메모리 셀에 대하여 기입을 행하는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제5항에 있어서,

기입 동작 시에 상기 기억 소자와 직렬 관계에 있는 스위치 소자를 도통시키는 제어 신호의 전위는 상기 제2 전압보다 작은 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제6항에 있어서,

상기 기입 동작 후에, 상기 비트선을 방전함과 함께 상기 공통 전압 공급선의 전위를 상기 제2 전압보다 낮은 제4 전압으로 전환하고, 상기 제1 공통 접속 노드 및 상기 제2 공통 접속 노드를 방전한 후에 기입 검증을 위한 판독 동작으로 이행하는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제7항에 있어서,

상기 비트선에는 상기 제1 스위치 수단을 통해 2개의 메모리 셀 열이 접속 가능하게 되어 있는 것에 있어서, 홀수번째의 메모리 셀 열의 상기 제1 공통 접속 노드를 상기 제1 스위치 수단에 의해 상기 비트선에 접속시킬 때는 상기 제2 스위치 수단에 의해 상기 제2 공통 접속 노드를 상기 공통 전압 공급선에 접속시킴과 함께, 짝수번째의 메모리 셀 열의 상기 제2 공통 접속 노드를 상기 제1 스위치 수단에 의해 상기 비트선에 접속시킬 때는 상기 제2 스위치 수단에 의해 상기 제1 공통 접속 노드를 상기 공통 전압 공급선에 접속시키는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제8항에 있어서,

상기 선택 워드선에 접속되어 있는 모든 메모리 셀 열을 대상으로 하여 동시에 소거 동작을 행하는 것에 있어서, 상기 선택 워드선에 접속되어 있는 홀수열째의 모든 메모리 셀 열 또는 짝수열째의 모든 메모리 셀 열을 대상으로 하여 각각 동시에 기입 동작을 행하는 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
제7항에 있어서,

상기 선택 메모리 셀에 기입 전류가 흐르는 방향은 판독 시에 선택 메모리 셀에 전류가 흐르는 방향과 동일한 것을 특징으로 하는 불휘발성 기억 장치의 기입 방법.
복수의 워드선과, 복수의 비트선과, 각각 대응하는 워드선에 접속되는 복수의 메모리 셀을 갖고,

각각 서로 다른 워드선에 접속되는 복수의 상기 메모리 셀의 제1 단자를 공통으로 접속하는 제1 접속선과, 제2 단자를 공통으로 접속하는 제2 접속선으로 이루어진 메모리 셀 열을 복수 구성하고,

각각의 메모리 셀 열은 제1 접속선과 대응하는 비트선을 제1 스위치 회로에 의해 접속하고, 제2 접속선과 공통 전압 공급선을 제2 스위치 회로에 의해 접속하며,

메모리 셀로의 데이터의 기입 동작에서, 상기 제2 스위치 회로를 통해 상기 공통 전압 공급선으로부터 상기 제1 접속선으로 제1 전압을 충전하고,

메모리 셀에 기입되는 데이터에 따라, 상기 복수의 비트선 각각에는 상기 제1 전압보다 작은 제2 전압이 선택적으로 인가되며,

상기 제1 스위치 회로를 통해, 기입 대상이 되는 메모리 셀이 접속되는 제1 접속선에 충전된 제1 전압을 상기 비트선으로 방전하고, 기입 대상이 되지 않는 메모리 셀이 접속되는 제1 접속선에 충전된 제1 전압은 상기 비트선으로 방전되지 않도록 한 후,

상기 기입 대상이 되는 메모리 셀이 접속되는 워드선에 기입을 위한 제3 전압을 인가하여 기입 동작을 행하는 것을 특징으로 하는 불휘발성 기억 장치.
제11항에 있어서,

상기 각각의 메모리 셀 열은 상기 메모리 셀과 병렬로 상기 제1 접속선과 제2 접속선을 접속하는 제3 스위치 회로를 갖고,

상기 제2 스위치 회로와 상기 제3 스위치 회로를 도통시킴으로써 상기 제1 접속선에 상기 제1 전압을 충전시킨 후, 상기 비트선으로의 인가를 행하고,

상기 제2 스위치 회로를 비도통으로 하고 상기 제1 스위치 회로를 도통시킴으로써 상기 제1 접속선에 충전된 제1 전압의 상기 비트선으로의 방전 및 비방전 중의 하나를 행하도록 하며,

상기 제1 스위치 회로와 상기 제3 스위치 회로를 비도통으로 한 후에, 워드선에 제3 전압을 인가하는 것을 특징으로 하는 불휘발성 기억 장치.
제12항에 있어서,

상기 기입 동작 후에, 상기 비트선을 방전함과 함께 상기 공통 전압 공급선의 전위를 상기 제2 전압보다 낮은 제4 전압으로 전환하고, 상기 제1 스위치 회로와 상기 제2 스위치 회로를 도통시켜 상기 제1 접속선과 상기 제2 접속선을 방전한후, 기입 검증 동작을 행하는 것을 특징으로 하는 불휘발성 기억 장치.