JP2006215595A - 記憶装置 - Google Patents

Abstract

【課題】 不揮発性メモリチップを用いつつ、データ転送レートの改善を図った記憶装置を提供する。
【解決手段】 複数の半導体不揮発性メモリチップとそれに対してメモリアクセスを行うコントローラとを有し、上記コントローラにより、入力データの書き込むべきアドレスを含む第１の半導体不揮発性メモリチップの１つの消去単位に該当する範囲の記憶データを読み出し、上記第１の半導体不揮発性メモリチップとは異なる第２の半導体不揮発性メモリチップに上記入力データを書き込み、上記１つの消去単位のうち残りの部分には上記第１の半導体不揮発性メモリチップから読み出された対応されたデータを書き込み、その後に上記第１の半導体不揮発性メモリチップに対して上記１つの消去単位に該当する範囲の記憶データを消去する。
【選択図】 図１

Description

本発明は、記憶装置に関し、例えば複数ページ単位で一括消去され、ページ単位で書き込みが行われるフラッシュメモリを用いて構成される記憶装置に利用して有効な技術に関するものである。

フラッシュメモリを用いて複数ページ分の記憶容量を持つファイルメモリを構成するようにされた記憶装置が特開平７−４４４６８号公報において提案されている。
特開平７−４４４６８号公報

民生用機器、工業用途の組み込み機器の記憶デバイスとして使用されている、ハードディスクドライブ（以下：ＨＤＤ）の置き換え製品として、記憶媒体に半導体不揮発性メモリを使用したＦＭＤ（Flash Memory Drive）の製品化検討に際して、ＮＡＮＤ型不揮発性メモリチップのようにブロック（複数ページ）単位で消去を行い、１セクタ又は複数セクタ（１セクタは５１２バイト）と管理情報で構成されるページ単位で書き込みを行うものにおいては、書き込み時に書き込むページ数に対して消去するページ数が多いと、データ転レートが低下してしまうという問題が生じる。つまり、上記ブロック内に記憶されていたデータのうち、変更のない大半が消去されて、再び同じデータを書き込むこととなってしまう実質的に無駄な時間が多く占めることになるからである。

この発明の目的は、不揮発性メモリチップを用いつつ、データ転送レートの改善を図った記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数の半導体不揮発性メモリチップとそれに対してメモリアクセスを行うコントローラとを有し、上記コントローラにより、入力データの書き込むべきアドレスを含む第１の半導体不揮発性メモリチップの１つの消去単位に該当する範囲の記憶データを読み出し、上記第１の半導体不揮発性メモリチップとは異なる第２の半導体不揮発性メモリチップに上記入力データを書き込み、上記１つの消去単位のうち残りの部分には上記第１の半導体不揮発性メモリチップから読み出された対応されたデータを書き込み、その後に上記第１の半導体不揮発性メモリチップに対して上記１つの消去単位に該当する範囲の記憶データを消去する。

データの書き換えに際してデータ転送レートの向上を実現することができる。

図１には、この発明に係る記憶装置の一実施例の概略ブロック図が示されている。この実施例の記憶装置は、ＨＤＤ互換記憶装置に向けられており、特に制限されないが、５１２Ｍビットの記憶容量を持つ不揮発性メモリチップ（フラッシュメモリ）を例えば３２個又は６４個のように多数個を１つのパッケージの中に搭載して複数ページ分の記憶容量を持つようなファイルメモリを構成するようにされる。これらの不揮発性メモリチップは、バス切替ＩＦ（インターフェイス）を通してコントローラに接続される。特に制限されないが、上記不揮発性メモリチップは、２つが対とされてデータバスを介して上記バス切替ＩＦに接続される。このような不揮発性メモリチップのペア０，０’〜ｎ，ｎ’のように複数ペア設けられる。

上記コントーラは、１チップマイクロコンピュータ等のような制御回路と図示しないがＡＴＡ（AT Attachment)又はＳＣＳＩ(Small Computer System Interface) のようなインターフェイスを備えており、ホストとの間ではハードディスドライブと同様なデータ転送方式に従って書き込みや読み出し動作が行われる。また、バッファメモリとしてのスタティック型ＲＡＭ又はダイナミック型ＲＡＭのような揮発性メモリを備え、コントローラは、上記ホストとの間でのデータ転送を上記揮発性メモリとの間で行う。コントローラは、上記不揮発性メモリチップとの間では、ページ単位で書き込みや読み出しを行い、消去動作を複数ページからなるブロック単位で行う。

この実施例では、特に制限されないが、記憶装置に対する物理的なアドレス空間に対して不揮発性メモリチップがペアとして設けられている。つまり、記憶装置の全アドレス空間は、０と０’〜ｎとｎ’からなるペアの不揮発性メモリチップがそれぞれ割り当てられている。そして、消去単位であるブロック毎に一方の不揮発性メモリチップ（例えば０）には有効データが記録され、他方の不揮発性メモリチップ（例えば０’）は消去状態にされている。

例えば、特定のブロックに対して１ページ分のデータの書き込みを行うときには、上記１ページ分のデータを上記消去状態にされている他方の不揮発性メモリチップ０’に書き込むと同時に、上記有効なデータが記録されている一方の不揮発性メモリチップ０からブロック分の複数ページの読み出しを行う。そして、この読み出された複数ページ分のデータのうち、上記既に他方の不揮発性メモリチップ０’に書き込まれた１ページを除いた複数ページ分のデータが上記他方の不揮発性メモリチップ０’に書き込まれる。これにより、上記不揮発性メモリチップ０’の上記特定のブロックには、書き換えられた記録データを保持することになる。

上記のような書き込み動作の後に、一方の不揮発性メモリチップ０の上記ブロックが一括消去される。この消去動作は、例えば記憶装置にメモリアクセスが行われない空き時間、又はホストからバッファメモリである揮発性メモリにデータの入力が行われている時、又はバッファメモリからホストに向けてデータが出力されている時間を利用して実行される。この結果、上記ブロックに関しては、一方の不揮発性メモリチップ（例えば０）が消去状態となり、他方の不揮発性メモリチップ（例えば０’）には有効データが記録されるように入れ替えが行われる。

もしも、特定のブロックに対して複数ページ分のデータの書き込みを行うときには、上記１ページ分のデータを上記消去状態にされている他方の不揮発性メモリチップ０’に複数ページの書き込みが順次に行われると同時に、上記有効なデータが記録されている一方の不揮発性メモリチップ０からブロック分の複数ページの読み出しを行う。そして、この読み出された複数ページ分のデータのうち、上記既に他方の不揮発性メモリチップ０’に書き込まれた複数ページを除いた残りのページ分のデータが上記他方の不揮発性メモリチップ０’に書き込まれる。

もしも、特定のブロックの全ページに対してデータの書き込みを行うときには、上記データを上記消去状態にされている他方の不揮発性メモリチップ０’にブロックに対して全ページの書き込みを順次に行うと同時に、上記有効なデータが記録されている一方の不揮発性メモリチップ０からブロック分の複数ページの読み出しを行う。そして、この場合には、上記読み出された複数ページ分のデータは、不要となるのでそのままでメモリアクセスが終了して、後に前記不揮発性メモリチップ０の該当するブロックを一括して消去させる。

上記ペアとされた不揮発性メモリチップ間において、上記有効データが記録されているメモリチップと、上記消去状態にされているメモリチップとの区別は、上記コントローラに設けられた管理テーブルによって行うようにされる。あるいは、不揮発性メモリチップにおける各ページの管理情報に、そのページに有効データが存在することを示すフラグ又は消去状態であることを示すフラグ情報を設けてそれを利用するようにしてもよい。

この実施例では、複数の内部バス（０）ないし（ｎ）が設けられる。不揮発性メモリチップへのメモリアクセスは、バッファメモリである揮発性メモリに対するメモリアクセスよりも長い、つまり、ホストとバッファメモリとの間のデータ転送速度に対して、不揮発性メモリチップと揮発性メモリとの間のデータ転送速度が遅いので、上記のように複数の内部バスを設け、それを順次に選択してみかけ上のデータ転送速度を速くし、上記ホスト側のデータ転送速度に合わせるようにするものである。

図２には、この発明に係る記憶装置の他の一実施例の概略ブロック図が示されている。この実施例では、バス切替ＩＦがコントローラに組み込まれるものである。前記図１の実施例と基本的には異なることは無いが、図１の実施例では、既存のフラッシュメモリのコントローラを用いつつ、バス切替ＩＦだけを新たに設計することにより構成される。これに対して、図２の実施例では、バス切替ＩＦを含むようなコントローラを別途開発するものである。

図３には、この発明に係る記憶装置の他の一実施例のブロック図が示されている。この実施例では、１つの内部バスに２対のフラッシュメモリＡ，Ａ’及びＢ，Ｂ’が設けられる。上記４つのフラッシュメモリの入出力端子は、共通に内部バスＩＯに接続される。内部バスＩＯは、０〜７の８ビット（１バイト）から構成される。この実施例のフラッシュメモリでは、外部端子数を削減するために入出力端子Ｉ／Ｏ［７：０］を介して動作モードを指定するコマンド及びアドレス信号も取り込まれるようにされる。図１の実施例に適用する場合には、同図の内部バスがｎ＋１個のように複数個設けられるものである。

制御入力信号としてＷＰ−，ＣＬＥ，ＡＬＥやＣＥ−，ＲＥ−，ＷＥ−が設けられる。ＣＬＥやＡＬＥは、上記入出力端子Ｉ／Ｏからシリアルに入力される信号をコマンドとアドレスに区別して取り込み、読み出し信号をシリアルに出力させるために用いられる。また、フラッシュメモリの使用状況を外部のアクセス装置に知らせるレディ／ビジー信号ＲＹ＿ＢＹ−を有する。同じ内部バスＩＯに接続される上記ＡペアとＢペアのフラッシュメモリは、一方で書き込み動作が行われるときに、他方では読み出しが行われる。

このような動作を実現するため、読み出し選択信号（リードイネーブル）及び書き込み選択信号（ライトイネーブル）は、ＡペアとＢペアのそれぞれに対応してＲＥ１−とＲＥ２−及びＷＥ１−とＷＥ２−の２つがそれぞれ設けられる。一方の信号ＲＥ１−及びＷＥ１−は、ＡペアのフラッシュメモリＡとＢペアのフラッシュメモリＢにそれぞれ供給される。他方の信号ＲＥ２−及びＷＥ２−は、ＡペアのフラッシュメモリＡ’とＢペアのフラッシュメモリＢ’にそれぞれ供給される。そして、フラッシュメモリＡ，Ａ’，Ｂ，Ｂ’のチップイネーブル端子に選択信号ＣＥ１−、ＣＥ２−、ＣＥ３，ＣＥ４−が供給される。これにより、共通化されたＡペア又はＢペアのうちの一方を書き込み／読み出しができないようにされる。

図４には、この発明に用いられるフラッシュメモリの一実施例の概略回路図が示されている。この実施例は、いわゆるＮＡＮＤ型のフラッシュメモリＦＬＡＳＨに向けられており、メモリセルが直列形態に接続されてサブビット線を構成するようにされる。メモリアレイ部は、代表として３本のメインビット線と、それぞれのメインビット線に対してビット線の延長方向に設けられて直列形態に接続されたメモリセルからなる２つのサブビット線と、合計で４本のワード線と、上記ワード線方向に並び、サブビット線を構成する直列メモリセルの両端に配置されたサブビット線選択線が例示的に示されている。上記サブビット選択線の一方は、サブビット線とメインビット線を接続するスイッチＭＯＳＦＥＴを制御し、他方はサブビット線と接地線とを接続するスイッチＭＯＳＦＥＴを制御する。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、不揮発性メモリ素子としては、前記ＮＡＮＤ型フラッシュメモリの他に、電気的に消去が可能な不揮発性メモリを用いることができる。また、フラッシュメモリチップは、Ｎ個のフラッシュメモリチップにより構成されるアドレス空間に対して少なくとも１つの予備フラッシュメモリチップを追加し、１個のフラッシュメモリチップに書き込みを行うときには、かかるフラッシュメモリチップから読み出しを行い、同時に上記予備フラッシュメモリチップに書き込み動作を行うようにすればよい。そして、上記予備フラッシュメモリチップを正規チップに登録し、上記読み出しを行いその後に消去されるフラッシュメモリチップを予備メモリチップにするようにすればよい。このために、ブロック単位での正規フラッシュメモリチップと予備フラッシュメモリチップとのアドレス管理するような管理テーブルを設けるようにすればよい。この発明は、不揮発性メモリチップを用いた記憶装置として広く利用することができる。

図１には、この発明に係る記憶装置の一実施例の概略ブロック図 図２には、この発明に係る記憶装置の他の一実施例の概略ブロック図 図３には、この発明に係る記憶装置の他の一実施例のブロック図 図４には、この発明に用いられるフラッシュメモリの一実施例の概略回路図

符号の説明

０，０’〜ｎ，ｎ’…不揮発性メモリチップ、Ａ，Ａ’，Ｂ，Ｂ’…フラッシュメモリ、

Claims (4)

1. 複数の半導体不揮発性メモリチップと、
   上記複数の半導体不揮発性メモリチップに対してメモリアクセスを行うコントローラとを有し、
   上記コントローラは、書き込み動作において入力データの書き込むべきアドレスを含む第１の半導体不揮発性メモリチップの１つの消去単位に該当する範囲の記憶データを読み出し、上記第１の半導体不揮発性メモリチップとは異なる第２の半導体不揮発性メモリチップに上記入力データを書き込み、上記１つの消去単位のうち残りの部分には上記第１の半導体不揮発性メモリチップから読み出された対応されたデータを書き込み、その後の所定時間において上記第１の半導体不揮発性メモリチップに対して上記１つの消去単位に該当する範囲の記憶データの消去を行うことを特徴とする記憶装置。
2. 請求項１において、
   上記消去された第１の半導体不揮発性メモリチップは、上記とは別の書き込み動作のときに上記書き込みが行われる第２の半導体不揮発性メモリチップに相当するものとして用いられることを特徴とする記憶装置。
3. 請求項２において、
   上記第１の半導体不揮発性メモリチップの読み出し動作と、上記第２の半導体不揮発性メモリチップへの上記入力データの書き込みとは同時に行うものであることを特徴とする記憶装置。
4. 請求項３において、
   上記複数の半導体不揮発性メモリチップは、複数ページ単位での消去が行われ、書き込み動作はページ単位で行われるＮＡＮＤ型フラッシュメモリからなり、
   上記第１の不揮発性半導体記憶メモリチップと第２の半導体不揮発性メモリチップとはペアとされ、一方で上記読み出しが実行されるときに他方で上記書き込みが実行されることを特徴とする記憶装置。
   

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