JP2006099594A - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents

Abstract

【課題】 複数チップのフラッシュメモリを用いて仮想ブロックを形成して、並列処理を実行する場合に、アドレス変換テーブルの作成処理に掛かる負担が軽減する。
【解決手段】 仮想的に結合される物理ブロックに、その物理ブロックと仮想的に結合される物理ブロックの物理アドレスを示す情報を書込み、この情報に基づいて、仮想的に結合される物理ブロックの物理アドレスを知得している。この様にしたことにより、仮想的に複数の物理ブロックが結合された仮想ブロックにアクセスするときに、１個のチップ内の物理ブロックに対するアドレス変換テーブルを作成するだけで、各仮想ブロックに属する全てチップ内の物理ブロックに対してアクセスすることができる。
【選択図】図７

Description

本発明は、メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法に関する。

近年、メモリーカードやシリコンディスクといったメモリシステムにて使用される半導体メモリに、フラッシュメモリが広く採用されている。フラッシュメモリは、不揮発性メモリの一種である。フラッシュメモリに格納されたデータは、電力が供給されていないときでも保持されていることが要求される。

ＮＡＮＤ型フラッシュメモリは、上記のメモリシステムで特に多く用いられるフラッシュメモリの一種である。ＮＡＮＤ型フラッシュメモリに含まれている複数のメモリセルのそれぞれは、他のメモリセルとは独立して、論理値"１"を示すデータが格納されている消去状態から、論理値"０"を示すデータが格納されている書込状態へと変化することができる。これとは対照的に、書込状態から消去状態へと変化するときには、各メモリセルは他のメモリセルと独立して変化することができない。このときには、ブロックと称される予め定められた数のメモリセルが、全て同時に消去状態になる。この一括消去動作は、一般的に、"ブロック消去"と称されている。ＮＡＮＤ型フラッシュメモリに対する書込処理若しくは読出処理は、ページと称される予め定められた数のメモリセル単位で処理が行なわれる。消去処理の単位であるブロックは複数のページで構成されている。

ＮＡＮＤ型フラッシュメモリに対する書込み処理では、まず、書込みデータがＮＡＮＤ型フラッシュメモリ内のレジスタに転送され、レジスタに保持された書込みデータがメモリセルアレイに複写される。この複写（書込み）処理で、メモリセルを消去状態から書込状態に変化させる場合、コントロールゲートに高電圧が印加され、フローティングゲートに電子が注入される。

レジスタからメモリセルアレイへの複写（書込み）処理は、ＮＡＮＤ型フラッシュメモリに与えられる書込みコマンドに基づいて開始される。この処理が開始されるとＮＡＮＤ型フラッシュメモリは処理中であることを示すビジー信号を出力する。ビジー信号が出力されている間、ＮＡＮＤ型フラッシュメモリに対するアクセスは拒否され、このビジー信号が出力されている期間が書込み処理の高速化を図る上での妨げになっている。

この問題を解決するために、下記特許文献１では、異なるチップに属する複数の物理ブロックを仮想的に結合することにより、仮想ブロックを形成し、論理アドレスが連続するデータをアクセスするときに、同一の仮想ブロックに属する各物理ブロックに対して、並列に処理を実行できるようにしている。
国際公開第０２／０４６９２９号パンフレット

上述のように複数のチップに属する物理ブロックで、仮想ブロックを形成して、並列処理を実行する場合、論理アドレスから物理アドレスを得るためのアドレス変換テーブルを、チップ毎に作成しなければならない。従って、仮想ブロックを形成して並列処理を実行すれば、書込み処理の高速化を図ることができるが、アドレス変換テーブルの作成処理に掛かる負担が増加する。

本発明は、仮想ブロックを形成して書込み処理の高速化を図る場合に、アドレス変換テーブルの作成処理に掛かる負担を軽減することができるメモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の観点に係るメモリコントローラは、
ホストコンピュータから供給される論理アドレスに基づいて、複数チップのフラッシュメモリにアクセスするメモリコントローラであって、
異なるチップ内の物理ブロックを仮想的に結合することにより仮想ブロックを形成する手段と、
前記仮想ブロックに対して論理アドレスが連続する記憶領域を割当てる手段と、
前記仮想ブロックを構成する物理ブロックに、同一の仮想ブロックに属する他の物理ブロックの物理アドレスを示すアドレス情報（リンク番号）を書込む手段と、
前記アドレス情報に基づいて、前記仮想ブロックに属する各物理ブロックにアクセスする手段と
を備えることを特徴とする。

このような構成にしたことにより、同一の仮想ブロックに属する物理ブロックの物理アドレスを、リンク番号に基づいて容易に知得することができる。

なお、前記アドレス情報は、各物理ブロックの冗長領域に記憶されていることが好ましい。

また、前記メモリコントローラは、前記各チップ内に、複数の物理ブロックで構成されるゾーンを構成する手段と、
前記異なるチップ内のゾーンを組み合わせて、ゾーン群を形成する手段とを備え、
前記ゾーン群を構成する前記各ゾーン内の物理ブロックを、仮想的に結合することにより仮想ブロックを形成するようにしてもよい。

また、前記アドレス情報は、前記ゾーン内の各物理ブロックに割当てられた連番であってもよい。

前記メモリコントローラは、前記複数チップのいずれかのチップ内の物理ブロックの物理アドレスと、前記論理アドレスとの対応関係を示す変換テーブルを作成する手段を備えていてもよい。

上記目的を達成するたるめに、本発明の第２の観点に係るフラッシュメモリシステムは、前記メモリコントローラと複数チップのフラッシュメモリを備えることを特徴とする。

上記目的を達成するために、本発明の第３の観点に係るフラッシュメモリの制御方法は、
ホストコンピュータから供給される論理アドレスに基づいて、複数チップのフラッシュメモリにアクセスするフラッシュメモリの制御方法であって、
各チップ内の物理ブロックに、他の物理ブロックの物理アドレスを示すアドレス情報を書込む処理と、
前記アドレス情報に基づいて仮想的に結合される物理ブロックに、論理アドレスが連続するデータを、ページ単位で順次書込む処理と、
を含むことを特徴とする。

尚、前記フラッシュメモリの制御方法は、前記アドレス情報に基づいて、仮想的に結合されている物理ブロックを知得する処理と、
前記仮想的に結合されている物理ブロックから、論理アドレスが連続するデータを、ページ単位で順次読み出す処理と、
を含んでいてもよい。

本発明によれば、仮想的に結合される物理ブロックに、その物理ブロックと仮想的に結合される物理ブロックの物理アドレスを示すアドレス情報が書込まれているので、このアドレス情報に基づいて、仮想的に結合される物理ブロックの物理アドレスを知得することができる。従って、仮想的に複数の物理ブロックが結合された仮想ブロックにアクセスするときに、同一の仮想ブロックに属する１個の物理ブロックに対するアドレス変換テーブルを作成するだけで、同一の仮想ブロックに属する全ての物理ブロックに対してアクセスすることができる。

以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係るフラッシュメモリシステム１を、概略的に示すブロック図である。
図１に示したように、フラッシュメモリシステム１は、フラッシュメモリ２と、それを制御するメモリコントローラ３で構成されている。又、フラッシュメモリシステム１は、通常、ホストシステム４に着脱可能に装着され、ホストシステム４に対して、一種の外部記憶装置として用いられる。

尚、ホストシステム４としては、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置が挙げられる。
以下に、フラッシュメモリ２及びメモリコントローラ３の詳細を説明する。

[フラッシュメモリ２の説明]
このフラッシュメモリシステム１において、データが記憶されるフラッシュメモリ２は、ＮＡＮＤ型フラッシュメモリで構成されている。ＮＡＮＤ型フラッシュメモリは、ストレージデバイスへの用途として(ハードディスクの代わりになるものとして)開発された不揮発性メモリである。このＮＡＮＤ型フラッシュメモリは、ランダムアクセスを行なうことができず、書込みと読出しはページ単位で、消去はブロック単位で行なわれる。又、データの上書きができないので、データを書込むときは、消去されている領域にデータの書込みが行なわれる。

ＮＡＮＤ型フラッシュメモリは、このような特徴を有するため、通常、データの書替を行なう場合には、ブロック消去されている消去済ブロックに新たなデータ（書替後のデータ）を書込み、古いデータ（書替前のデータ）が書込まれていたブロックを消去するという処理を行なっている。

このようなデータの書替を行なった場合、書替後のデータは、書替前と異なるブロックに書込まれるため、ホストシステム４側から与えられる論理アドレスと、フラッシュメモリ２内での物理アドレスとの対応関係は、データを書替える毎に動的に変化する。従って、フラッシュメモリ２にアクセスするときには、通常、論理アドレスと物理アドレスとの対応関係を示したアドレス変換テーブルが作成され、このアドレス変換テーブルを用いて、フラッシュメモリ２に対するアクセスが行なわれる。

図２は、ブロックとページの関係を示す説明図である。
上記ブロックとページの構成は、フラッシュメモリ２の仕様によって異なるが、一般的なフラッシュメモリ２は、図２（ａ）に示したように、１ブロックが３２ページ（Ｐ０〜Ｐ３１）で構成され、各ページが５１２バイトのユーザー領域と１６バイトの冗長領域で構成されている。又、記憶容量の増加に伴い、図２（ｂ）に示したように、１ブロックが６４ページ（Ｐ０〜Ｐ６３）で構成され、各ページが２０４８バイトのユーザー領域と６４バイトの冗長領域で構成されているものも提供されている。

ここで、ユーザー領域は、主に、ホストシステム４から供給されるデ―タが記憶される領域であり、冗長領域は、誤り訂正符号、対応論理アドレス情報及びブロックステータス等の付加データが記憶される領域である。誤り訂正符号は、ユーザー領域に記憶されているデータに含まれる誤りを検出、訂正するための付加データであり、後述するＥＣＣブロックによって生成される。

対応論理アドレス情報は、物理ブロックにデータが記憶されている場合に書込まれ、その物理ブロックに記憶されているデータの論理アドレスに関する情報を示している。尚、物理ブロックにデータが記憶されていない場合は、対応論理アドレス情報が書込まれないので、対応論理アドレス情報が書込まれているか否かで、そのブロックが消去済ブロックであるか否かを判断することができる。つまり、対応論理ブロックアドレスが書込まれていない場合は、消去済ブロックであると判断される。

ブロックステータスは、その物理ブロックが不良ブロック（正常にデータの書込み等を行なうことができない物理ブロック）であるか否かを示すフラグであり、その物理ブロックが不良ブロックであると判断された場合には、不良ブロックであることを示すフラグが設定される。

次に、フラッシュメモリ２の、回路構成について説明する。一般的なＮＡＮＤ型フラッシュメモリは、書込みデータ若しくは読出しデータを保持するためのレジスタと、データを記憶するメモリセルアレイによって構成されている。メモリセルアレイは、複数のメモリセルが直列に接続されたメモリセル群を複数備えており、ワード線によって、メモリセル群の特定のメモリセルが選択される。このワード線によって選択されたメモリセルとレジスタの間で、データの複写（レジスタからメモリセルへの複写、若しくはメモリセルからレジスタへの複写）が行なわれる。

メモリセルアレイを構成するメモリセルは、２つのゲートを備えたＭＯＳトランジスタで構成されている。ここで、上側のゲートはコントロールゲートと、下側のゲートはフローティングゲートと呼ばれており、フローティングゲートに電荷（電子）を注入したり、フローティングゲートから電荷（電子）を排出したりすることによって、データの書込みや消去を行っている。

フローティングゲートは、周囲を絶縁体で囲まれているので、注入された電子は長期間にわたって保持される。フローティングゲートに電子を注入するときは、コントロールゲートが高電位側となる高電圧を印加して電子を注入し、フローティングゲートから電子を排出するときは、コントロールゲートが低電位側となる高電圧を印加して電子を排出する。フローティングゲートに電子が注入されている状態（書込状態）が、論理値"０"のデータに対応し、フローティングゲートから電子が排出されている状態（消去状態）が、論理値"１"のデータに対応する。

［メモリコントローラ３の説明］
メモリコントローラ３は、ホストインターフェース制御ブロック５と、マイクロプロセッサ６と、ホストインターフェースブロック７と、ワークエリア８と、バッファ９と、フラッシュメモリインターフェースブロック１０と、ＥＣＣ（エラー・コレクション・コード）ブロック１１と、フラッシュメモリシーケンサブロック１２とから構成される。

これら機能ブロックによって構成されるメモリコントローラ３は、一つの半導体チップ上に集積されている。
以下に、各機能ブロックの機能を説明する。
マイクロプロセッサ６は、メモリコントローラ３を構成する各機能ブロック全体の、動作を制御する機能ブロックである。

ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を制御する機能ブロックである。ここで、ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を設定する動作設定レジスタ（図示せず）を備えており、この動作設定レジスタに基づいて、ホストインターフェースブロック７は動作する。

ホストインターフェースブロック７は、ホストシステム４とデータ、アドレス情報、ステータス情報及び外部コマンド情報の授受を行なう機能ブロックである。すなわち、フラッシュメモリシステム１がホストシステム４に装着されると、フラッシュメモリシステム１とホストシステム４は、外部バス１３を介して相互に接続され、かかる状態において、ホストシステム４よりフラッシュメモリシステム１に供給されるデータ等は、ホストインターフェースブロック７を入口として、メモリコントローラ３の内部に取り込まれ、フラッシュメモリシステム１からホストシステム４に供給されるデータ等は、ホストインターフェースブロック７を出口として、ホストシステム４に供給される。

さらに、ホストインターフェースブロック７は、ホストシステム４より供給される論理アドレス、セクタ数及び外部コマンドを保持するレジスタや、エラーが発生した場合にセットされるエラーレジスタ（図示せず）等を有している。
ワークエリア８は、フラッシュメモリ２の制御に必要なデータが一時的に格納される作業領域であり、複数のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルによって構成されている。

バッファ９は、フラッシュメモリ２から読出したデータ及びフラッシュメモリ２に書込むデータを、一時的に保持する機能ブロックである。すなわち、フラッシュメモリ２から読出したデータは、ホストシステム４の受取準備ができるまで、バッファ９に保持され、フラッシュメモリ２に書込むデータは、フラッシュメモリ２の書込準備ができるまで、バッファ９に保持される。

フラッシュメモリシーケンサブロック１２は、内部コマンドに基づいて、フラッシュメモリ２の動作を制御する機能ブロックである。フラッシュメモリシーケンサブロック１２は、複数のレジスタ（図示せず）を備え、この複数のレジスタに内部コマンドを実行する際に必要な情報が設定される。この複数のレジスタに、内部コマンドを実行する際に必要な情報が設定されると、フラッシュメモリシーケンサブロック１２は、その情報に基づいて処理を実行する。

ここで、「内部コマンド」とは、メモリコントローラ３からフラッシュメモリ２に与えられるコマンドであり、ホストシステム４からフラッシュメモリシステム１に与えられるコマンドである「外部コマンド」と区別される。

フラッシュメモリインターフェースブロック１０は、内部バス１４を介して、フラッシュメモリ２とデータ、アドレス情報、ステータス情報、内部コマンド情報及びデバイスＩＤ情報等の授受を行なう機能ブロックである。

ＥＣＣブロック１１は、フラッシュメモリ２に書込むデ―タに付加されるエラーコレクションコードを生成するとともに、読出しデータに付加されているエラーコレクションコードに基づいて、読出したデータに含まれる誤りを検出・訂正する機能ブロックである。

［フラッシュメモリシステム１の動作］
以上のような構成の本発明に係るフラッシュメモリシステム１では、複数チップでフラッシュメモリ２の記憶領域を構成し、互いに異なるチップに属する物理ブロックを仮想的に結合して、仮想ブロックを形成している。この仮想ブロックについて、図３及び図４を参照して説明する。

図３は、複数のチップの持つ物理ブロックを示す図である。
図３では、フラッシュメモリ２の記憶領域をチップ０、チップ１、チップ２及びチップ３の４個のチップにより構成した例を示している。チップ０〜３の各チップ内には、１０２４個の物理ブロックでゾーンが構成されている。各ゾーンを構成する物理ブロックには、０〜１０２３の連番（＃０〜＃１０２３）が付けられている。各チップ内に構成されたゾーンは、互いに異なるチップ内のゾーンとの対応関係が設定されており、チップ０内の１つのゾーン、チップ１内の１つのゾーン、チップ２内の１つのゾーン及びチップ３内の１つのゾーンで、一区画の記憶領域（ゾーン群）を形成している。

一区画の記憶領域（ゾーン群）を形成するチップ０〜３内の各ゾーンから物理ブロックを１個ずつ選択し、選択された４個の物理ブロックを仮想的に結合して仮想ブロックを形成している。図３に示した例では、チップ０内に構成されたゾーンの物理ブロック＃１、チップ１内に構成されたゾーンの物理ブロック＃２、チップ２内に構成されたゾーンの物理ブロック＃０、及びチップ３内に構成されたゾーンの物理ブロック＃４が仮想的に結合され、仮想ブロックを形成している。

つまり、各チップ内の複数の物理ブロックでゾーンを構成し、異なるチップ内のゾーンを複数集めてゾーン群を形成する。このゾーン群に含まれる各ゾーンから１個ずつ選択された物理ブロックが、仮想的に結合されて、仮想ブロックを形成する。

図４は、仮想ブロックに記憶されるユーザーデータの配列を説明する図である。
図４は、仮想ブロックを形成する各物理ブロックが、３２個のページで構成されている場合を示している。この仮想ブロックは、４個の物理ブロックが結合されているので、１つの仮想ブロックには１２８ページ分のユーザーデータが記憶される。論理アドレスが連続する１２８ページ分のユーザーデータを、ページ単位で区切り、論理アドレスが若い方から順番にＹＤ０〜ＹＤ１２７とすれば、論理アドレスが最も若いユーザーデータＹＤ０が、チップ０内の物理ブロック＃１のページ０（Ｐ０）に記憶される。以下、論理アドレスが若い方から順番に、ユーザーデータＹＤ１が、チップ１内の物理ブロック＃２のページ０（Ｐ０）に記憶され、ユーザーデータＹＤ２が、チップ２内の物理ブロック＃０のページ０（Ｐ０）に記憶され、ユーザーデータＹＤ３が、チップ３内の物理ブロック＃４のページ０（Ｐ０）に記憶される。この後も同様に、チップ０内の物理ブロック＃１、チップ１内の物理ブロック＃２、チップ２内の物理ブロック＃０及びチップ３内の物理ブロック＃４に対して、ユーザーデータＹＤ４〜１２７が、論理アドレスが若い方から順番に割当てられる。

上記のように、論理アドレスが連続するユーザーデータを、ページ単位で、チップ０〜３内の物理ブロックに順次割当てた場合、論理アドレスが連続する複数ページ分のユーザーデータを、書き込んだり、又は読み出したりするときに、チップ０〜３のフラッシュメモリに対して、並列に処理を実行することができる。

又、チップ０〜３ごとの記憶領域に接続するバスが独立していない場合であっても、各チップ０〜３の記憶領域に対する、ユーザーデータの送受信やコマンドの送信を順次実行していくことができるので、書込み処理や読出し処理の高速化を図ることができる。

次に、チップ０〜３内の各ゾーンから物理ブロックを１個ずつ選択し、選択された４個の物理ブロックを仮想的に結合した仮想ブロックと、論理アドレスの対応関係について説明する。
仮想ブロックと論理アドレスの対応関係は、仮想ブロックを１個の物理ブロックと見做して、ブロック単位で管理されている。図３に示したように、４個の物理ブロックを仮想的に結合して、仮想ブロックを形成した場合、物理ブロック４個分の記憶領域に対して、連続する論理アドレスが割当てられる。

図５は、論理アドレス空間の説明図であり、論理アドレス空間をＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）で示している。ここで、ＬＢＡはセクタ単位で付けた連番であり、１セクタの容量がフラッシュメモリの１ページの容量と等しく、各物理ブロックが３２個のページで構成されている場合、４個の物理ブロックを結合した仮想ブロックは、論理アドレス空間の１２８セクタに割当てられる。従って、論理アドレス空間の１２８セクタ分の領域を１つの論理ブロック群とすれば、１つの仮想ブロックに１つの論理ブロック群が割当てられる。

図５に示した例では、論理アドレス空間を、１２８セクタ毎に区切った論理ブロック群に連番を付けている（以下、論理ブロック群に付けた連番を論理ブロック連番という）。ここで、論理ブロック連番ＬＢＮ０がＬＢＡ０〜ＬＢＡ１２７に対応し、論理ブロック連番ＬＢＮ１がＬＢＡ１２８〜ＬＢＡ２５５に対応し、以下同様に、１２８セクタ毎に論理ブロック連番が割当てられている。
この論理ブロック連番は、その論理ブロック連番に対応するユーザーデータが書込まれた物理ブロックの冗長領域に書込まれ、書込まれた論理ブロック連番に基づいて仮想ブロックと論理ブロック群の対応関係が管理される。例えば、ＬＢＡ０〜ＬＢＡ１２７に対応するユーザーデータが書込まれた物理ブロックの冗長領域にはＬＢＮ０が書込まれ、ＬＢＡ１２８〜ＬＢＡ２５５に対応するユーザーデータが書込まれた物理ブロックの冗長領域には、ＬＢＮ１が書込まれる。

フラッシュメモリ２にアクセスするときには、論理ブロック群と仮想ブロックとの対応関係を示した変換テーブルが用いられる。
図６は、変換テーブルの説明図である。
前記図３に示したように、異なるチップ内の４個の物理ブロックを仮想的に結合して仮想ブロックを形成した場合、各論理ブロック連番に対して、異なるチップ内の４個の物理ブロックが対応する。従って、各論理ブロック連番に対応する物理ブロックを、チップ毎に示した変換テーブル（図６（ａ））が必要になる。しかし、図６（ａ）に示したような変換テーブルを作成する場合には、冗長領域に書込まれている論理ブロック連番を読み出す処理が、４つのゾーンに対して実行しなければならない。つまり、１つのゾーンが１０２４個の物理ブロックで構成されている場合には、４０９６個の物理ブロックに対して読出し処理を実行しなければならない。
上記のような変換テーブルの作成に掛かる負担を軽減するため、本発明に係るフラッシュメモリシステム１では、１個のチップ内のゾーンに対する変換テーブルだけを作成し、変換テーブルを作成しなかったチップ内の物理ブロックについては、後述するリンク番号に基づいて、対応する論理ブロック連番やＬＢＡを知得する。

図６（ｂ）は、チップ０内のゾーン（１０２４個の物理ブロック）に対する変換テーブルを示している。この変換テーブルは、論理ブロック連番ＬＢＮ０〜９９９が、チップ０内のどの物理ブロックに対応するかを示している。例えば、論理ブロック連番ＬＢＮ０が、チップ０内の物理ブロック＃１に対応し、論理ブロック連番ＬＢＮ１が、チップ０内の物理ブロック＃３に対応している。尚、この変換テーブルが、論理ブロック連番ＬＢＮ０〜ＬＢＮ９９９に対する対応関係を示しているのは、チップ０内の１つのゾーン、チップ１内の１つのゾーン、チップ２内の１つのゾーン及びチップ３内の１つのゾーンで形成された一区画の記憶領域（ゾーン群）に、論理ブロック連番ＬＢＮ０〜ＬＢＮ９９９の論理アドレス空間が割当てられているからである。

図７及び図８は、仮想的に結合された各物理ブロックの冗長領域に書込まれている論理ブロック連番とリンク番号を示す図である。
例えば図７では、チップ０内の物理ブロック＃１、チップ１内の物理ブロック＃２、チップ２内の物理ブロック＃０及びチップ３内の物理ブロック＃４は仮想的に結合されている。この仮想ブロックには、論理アドレス空間のＬＢＡ０〜ＬＢＡ１２７が割当てられている。従って、これらのブロックの冗長領域には、ＬＢＡ０〜ＬＢＡ１２７に対応する論理ブロック連番ＬＢＮ０が書込まれている。

同様に、仮想ブロックを形成しているチップ０内の物理ブロック＃３、チップ１内の物理ブロック＃４、チップ２内の物理ブロック＃５及びチップ３内の物理ブロック＃６の冗長領域には、ＬＢＡ１２８〜ＬＢＡ２５５に対応する論理ブロック連番ＬＢＮ１が書込まれている。又、仮想ブロックを形成しているチップ０内の物理ブロック＃７、チップ１内の物理ブロック＃６、チップ２内の物理ブロック＃８及びチップ３内の物理ブロック＃９の冗長領域には、ＬＢＡ２５６〜３８３に対応する論理ブロック連番ＬＢＮ２が書込まれている。

仮想的に結合された各物理ブロックの冗長領域に書込まれているリンク番号は、仮想的に結合されている物理ブロックの結合関係を知得するために使用される。例えば、チップ０内の物理ブロック＃１の冗長領域には、この物理ブロックと仮想的に結合するチップ１内の物理ブロックの連番＃２がリンク番号として書込まれ、チップ１内の物理ブロック＃２の冗長領域には、この物理ブロックと仮想的に結合するチップ２内の物理ブロックの連番＃０がリンク番号として書込まれる。チップ２内の物理ブロック＃０の冗長領域には、この物理ブロックと仮想的に結合するチップ３内の物理ブロックの連番＃４がリンク番号として書込まれている。

従って、チップ０内の物理ブロック＃１の冗長領域に書込まれているリンク番号を読み出すことにより、この物理ブロックと仮想的に結合するチップ１内の物理ブロックの連番が＃２であることが分かり、チップ１内の物理ブロック＃２の冗長領域に書込まれているリンク番号を読み出すことにより、この物理ブロックと仮想的に結合するチップ２内の物理ブロックの連番が＃０であることが分かり、チップ２内の物理ブロック＃０の冗長領域に書込まれているリンク番号を読み出すことにより、この物理ブロックと仮想的に結合するチップ３内の物理ブロックの連番が＃４であることが分かる。

他の仮想ブロックについても同様に、チップ０内の物理ブロックの冗長領域には、この物理ブロックと仮想的に結合するチップ１内の物理ブロックの連番がリンク番号として書込まれ、チップ１内の物理ブロックの冗長領域には、この物理ブロックと仮想的に結合するチップ２内の物理ブロックの連番がリンク番号として書込まれ、チップ２内の物理ブロックの冗長領域には、この物理ブロックと仮想的に結合するチップ３内の物理ブロックの連番がリンク番号として書込まれる。このリンク番号によって、チップ０内の物理ブロック＃３と仮想的に結合する物理ブロックが、チップ１内の物理ブロック＃４、チップ２内の物理ブロック＃５及びチップ３内の物理ブロック＃６であることが分かり、チップ０内の物理ブロック＃７と仮想的に結合する物理ブロックが、チップ１内の物理ブロック＃６、チップ２内の物理ブロック＃８及びチップ３内の物理ブロック＃９であることが分かる。

このように冗長領域に書込まれているリンク番号により、チップ０内の物理ブロックと仮想的に結合するチップ１〜３内の物理ブロックが分かるので、チップ０内の物理ブロックに対する変換テーブルだけを作成すれば、ホストシステムから供給されるＬＢＡ等の論理アドレスに関する情報に基づいてフラッシュメモリにアクセスすることができる。

例えば、ホストシステムから供給されたＬＢＡに対応するチップ０内の物理ブロックを、変換テーブルによって求め、変換テーブルによって求めたチップ０内の物理ブロックに書込まれているリンク番号を読出すことにより、ホストシステムから供給されたＬＢＡに対応するチップ１内の物理ブロックを求め、求めたチップ１内の物理ブロックに書込まれているリンク番号を読出すことにより、ホストシステムから供給されたＬＢＡに対応するチップ２内の物理ブロックを求め、求めたチップ２内の物理ブロックに書込まれているリンク番号を読出すことにより、ホストシステムから供給されたＬＢＡに対応するチップ３内の物理ブロックを求めている。

このようにして、ホストシステムから供給されたＬＢＡに対応するチップ０〜３内の物理ブロックを求めた後にフラッシュメモリに対するアクセス開始すればよい。

尚、図７に示した例では、チップ３内の物理ブロックの冗長領域にリンク番号が書込まれていないが、図８に示したように、チップ３内の物理ブロックの冗長領域に、この物理ブロックと仮想的に結合するチップ０内の物理ブロックの連番をリンク番号として書込むようにすれば、チップ０〜３内のいずれの物理ブロックからも仮想的に結合する他のチップ内の物理ブロックを知ることができる。この場合、作成する変換テーブルが、チップ０〜３のいずれのチップに対する変換テーブルであっても、フラッシュメモリにアクセスすることができる。

以上に述べたように、物理ブロックの冗長領域にリンク番号を記述した場合には、チップ０〜３のいずれか１個のチップに対する変換テーブルを作成すれば、後は、書込み、若しくは読出しの対象となった仮想ブロックに属する物理ブロックの冗長領域に書込まれているリンク番号に基づいてフラッシュメモリにアクセスすることができる。

尚、リンク番号は、物理ブロックの物理アドレスを知得できる情報であれば、特に限定されることはない。又、仮想的に結合される物理ブロックの数や、ゾーンを構成する物理ブロックの数、ゾーン群を構成するゾーンの数についても、特に限定されることはなない。

本発明の実施形態に係るフラッシュメモリシステムのブロック図である。 ブロックとページの関係を示す説明図である。 複数のチップの持つ物理ブロックを示す図である。 仮想的に結合された物理ブロックに書込まれるユーザーデータの配列を示す図である。 論理アドレス空間を示す図である。 変換テーブルを示す図である。 フラッシュメモリの冗長領域に書込まれている論理ブロック連番とリンク番号を示す図である。 フラッシュメモリの冗長領域に書込まれている論理ブロック連番とリンク番号を示す図である。

符号の説明

１ フラッシュメモリシステム
２ フラッシュメモリ
３ メモリコントローラ
４ ホストシステム
５ ホストインターフェース制御ブロック
６ マイクロプロセッサ
７ ホストインターフェースブロック
８ ワークエリア
９ バッファ
１０ フラッシュメモリインターフェースブロック
１１ ＥＣＣブロック
１２ フラッシュメモリシーケンサブロック
１３ 外部バス
１４ 内部バス

Claims (8)

1. ホストコンピュータから供給される論理アドレスに基づいて、複数チップのフラッシュメモリにアクセスするメモリコントローラであって、
   異なるチップ内の物理ブロックを仮想的に結合することにより仮想ブロックを形成する手段と、
   前記仮想ブロックに対して論理アドレスが連続する記憶領域を割当てる手段と、
   前記仮想ブロックを構成する物理ブロックに、同一の仮想ブロックに属する他の物理ブロックの物理アドレスを示すアドレス情報を書込む手段と、
   前記アドレス情報に基づいて、前記仮想ブロックに属する各物理ブロックにアクセスする手段と
   を備えることを特徴とするメモリコントローラ。
2. 前記アドレス情報が、各物理ブロックの冗長領域に記憶されていることを特徴とする請求項１に記載のメモリコントローラ。
3. 前記各チップ内に、複数の物理ブロックで構成されるゾーンを構成する手段と、
   前記異なるチップ内のゾーンを組み合わせて、ゾーン群を形成する手段とを備え、
   前記ゾーン群を構成する前記各ゾーン内の物理ブロックを、仮想的に結合することにより仮想ブロックを形成することを特徴とする請求項１又は２に記載のメモリコントローラ。
4. 前記アドレス情報が、前記ゾーン内の各物理ブロックに割当てられた連番であることを特徴とする請求項３に記載のメモリコントローラ。
5. 前記複数チップのいずれかのチップ内の物理ブロックの物理アドレスと、前記論理アドレスとの対応関係を示す変換テーブルを作成する手段を備えていることを特徴とする請求項１乃至４のいずれか１項に記載のメモリコントローラ。
6. 請求項１乃至５のいずれか１項に記載のメモリコントローラと複数チップのフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
7. ホストコンピュータから供給される論理アドレスに基づいて、複数チップのフラッシュメモリにアクセスするフラッシュメモリの制御方法であって、
   各チップ内の物理ブロックに、他の物理ブロックの物理アドレスを示すアドレス情報を書き込む処理と、
   前記アドレス情報に基づいて仮想的に結合される物理ブロックに、論理アドレスが連続するデータを、ページ単位で順次書き込む処理と、
   を含むことを特徴とするフラッシュメモリの制御方法。
8. 前記アドレス情報に基づいて、仮想的に結合されている物理ブロックを知得する処理と、
   前記仮想的に結合されている物理ブロックから、論理アドレスが連続するデータを、ページ単位で順次読み出す処理と、
   を含むことを特徴とする請求項７に記載のフラッシュメモリの制御方法。
   

Images