JP2005222682A - 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 - Google Patents

Abstract

【課題】半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法を提供する。
【解決手段】この装置は、データを保存するメモリセルアレイ、書込み制御信号に応答してメモリセルアレイにデータを出力するデータ入力部、読出し制御信号に応答してメモリセルアレイから出力されるデータを出力するデータ出力部、書込み制御信号に応答してデータ入力部から出力されるデータをメモリセルアレイに転送し、読出し制御信号に応答してメモリセルアレイから出力されるデータをデータ出力部に転送するデータ入出力ゲート、及び読出し制御信号、読出し制御信号の最小サイクルタイムよりも小さい最小サイクルタイムを有する書込み制御信号を発生するデータ入出力制御部で構成されている。従って、動作周波数の範囲内の低い周波数で、本発明の半導体メモリ装置に比べて低い動作周波数を有する装置よりも動作性能が悪くなる問題点を改善することができる。
【選択図】 図１

Description

本発明は、半導体メモリ装置に関し、特に、書込み動作より読出し動作を高速に行うことができる半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法に関する。

従来のダブルデータレート（ＤＤＲ；Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）半導体メモリ装置は、最大動作周波数が４００ＭＨｚ、８００ＭＨｚ、及び１ＧＨｚのいずれであるかによって、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３の３つのタイプに分けられる。

また、従来のＤＤＲ半導体メモリ装置の書込み動作と読出し動作の時の最小カラム選択サイクルタイムは、ＤＤＲ１では1クロックサイクル、ＤＤＲ２では2クロックサイクル、ＤＤＲ３では4クロックサイクルと一律に決められている。最小カラム選択サイクルタイムとは、連続的な書込み命令、または読出し命令が印加されることができる最小サイクルタイムを言う。

一般的に、ＤＤＲ１タイプの半導体メモリ装置の動作速度に比べてＤＤＲ２タイプの半導体メモリ装置の動作速度が速く、また、ＤＤＲ２タイプの半導体メモリ装置の動作速度に比べてＤＤＲ３タイプの半導体メモリ装置の動作速度が速い。しかしながら、ＤＤＲ３タイプの半導体メモリ装置は、ＤＤＲ３タイプの半導体メモリ装置の動作可能周波数の範囲内において低周波数動作をする場合に、ＤＤＲ２タイプの半導体メモリ装置の動作速度に比べて動作速度が遅いことがある。同様に、ＤＤＲ２タイプの半導体メモリ装置についても、ＤＤＲ１タイプの半導体メモリ装置の動作速度に比べて遅いことがある。

例を挙げて説明すると、ＤＤＲ３タイプの半導体メモリ装置の動作可能周波数範囲は、８００ＭＨｚよりは大きく１ＧＨｚ以下の範囲にある。例えば８５０ＭＨｚの動作周波数で、ＤＤＲ３タイプの半導体メモリ装置の書込み及び読出し動作時の最小カラム選択サイクルタイムを４クロックサイクルと一律に決めて動作させるとすれば、ＤＤＲ３タイプの半導体メモリ装置の動作性能がＤＤＲ２タイプの半導体メモリ装置より動作性能が悪くなるという問題点がある。これは、クロック周波数が８００ＭＨｚから１ＧＨｚまでのＤＤＲ３タイプの動作周波数内における低い範囲にあるからである。

ところが、一般的に、読出し動作が書込み動作に比べて周波数マージンが減少する。従って、ＤＤＲ３タイプの半導体メモリ装置の動作可能周波数範囲内における低周波数で、読出し動作時にはＤＤＲ３タイプの半導体メモリ装置の最小カラム選択サイクルタイムである４クロックサイクルを維持し、書込み動作時にはＤＤＲ３タイプの半導体メモリ装置の最小カラム選択サイクルタイムを４クロックサイクルより小さくし、ＤＤＲ３タイプの半導体メモリ装置の動作性能を改善する必要がある。同様に、ＤＤＲ２タイプの半導体メモリ装置の読出し動作時の最小カラム選択サイクルタイムは２クロックサイクルを維持し、書込み動作時のサイクルタイムを２クロックサイクルより小さくし、ＤＤＲ２タイプの半導体メモリ装置の動作性能を改善する必要がある。

本発明の目的は、読出し動作時の最小カラム選択サイクルタイムに比べて書込み動作時の最小カラム選択サイクルタイムを小さくして動作性能を改善することができる半導体メモリ装置を提供することにある。

本発明の他の目的は、上述の目的を果たすための半導体メモリ装置のデータ書込み及び読出し方法を提供することにある。

上述の目的を果たすための本発明の半導体メモリ装置は、データを保存するメモリセルアレイ、書込み制御信号に応答して前記メモリセルアレイにデータを出力するデータ入力部、読出し制御信号に応答して前記メモリセルアレイから出力されるデータを出力するデータ出力部、前記書込み制御信号に応答して前記データ入力部から出力されるデータを前記メモリセルアレイに転送し、前記読出し制御信号に応答して前記メモリセルアレイから出力されるデータを前記データ出力部に転送するデータ入出力ゲート、及び前記読出し制御信号、前記読出し制御信号の最小サイクルタイムよりも小さい最小サイクルタイムを有する前記書込み制御信号を発生するデータ入出力制御部を備えることを特徴とする。

前記データ入出力制御部は、例えば、前記書込み及び読出し制御信号を組み合わせてカラム選択制御信号を発生することができる。

前記データ入出力ゲートは、例えば、前記カラム選択制御信号に応答して前記データ入力部から出力されるデータを前記メモリセルアレイに転送し、前記メモリセルアレイから出力されるデータを前記データ出力部に出力することができる。

前記半導体メモリ装置は、例えば、カラムアドレスをデコーディングしてカラム選択信号を発生し、前記カラム選択制御信号に応答して前記カラム選択信号の最小カラム選択サイクルタイムが制御されるカラムデコーダをさらに備えることができる。

前記半導体メモリ装置は、例えば、外部から直列に入力されるデータのビット数が、外部に直列に出力されるデータのビット数よりも小さい。

前記データ入力部は、例えば、前記直列に入力されるデータを並列に変換し、前記書込み制御信号に応答して前記並列に変換されたデータを前記メモリセルアレイに出力することができ、前記データ出力部は前記メモリセルアレイから並列に出力されるデータを直列に変換し、前記読出し制御信号に応答して前記直列に変換されたデータを出力することができる。

前記半導体メモリ装置は、例えば、前記データ入力部から出力される前記並列に変換されたデータのビット数が前記メモリセルアレイから並列に出力されるデータのビット数よりも小さい。

前記半導体メモリ装置は、例えば、動作可能周波数範囲内における低い周波数範囲で動作する。

例えば、前記読出し制御信号の最小サイクルタイムがｎであり、前記書込み制御信号の最小サイクルタイムがｎ／２である。

前記他の目的を果たすための本発明における半導体メモリ装置のデータ書込み及び読出し方法は、読出し制御信号、及び前記読出し制御信号の最小サイクルタイムより小さい最小サイクルタイムを有する書込み制御信号を発生する制御信号発生段階、及び前記書込み制御信号に応答して入力データをメモリセルアレイに転送し、前記読出し制御信号に応答して前記メモリセルアレイから出力されるデータを出力データに出力するデータ書込み及び読出し段階を備えることを特徴とする。

前記制御信号発生段階は、例えば、前記書込み及び読出し制御信号を組み合わせてカラム選択制御信号を発生することができる。

前記データ書込み及び読出し段階は、例えば、前記カラム選択制御信号に応答して前記入力データを前記メモリセルアレイに転送し、前記メモリセルアレイから出力されるデータを出力することができる。

前記データ書込み及び読出し方法は、例えば、カラムアドレスをデコーディングしてカラム選択信号を発生し、前記カラム選択制御信号に応答して前記カラム選択信号の最小カラム選択サイクルタイムが制御される段階をさらに含むことができる。

前記データ書込み及び読出し段階は、例えば、前記入力データのビット数が前記メモリセルアレイから出力されるデータのビット数よりも小さく、外部から直列に入力されるデータのビット数が外部に直列に出力されるデータのビット数よりも小さい。

前記データ書込み及び読出し段階は、例えば、前記外部から直列に入力されるデータを並列に変換し、前記書込み制御信号に応答して前記並列に変換されたデータを前記入力データに出力する段階、及び並列に出力される前記出力データを直列に変換し、前記読出し制御信号に応答して前記変換されたデータを直列に出力する段階を備えることができる。

本発明の半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法は、動作周波数範囲内における低い周波数で、本発明の半導体メモリ装置に比べて低い動作周波数を有する装置よりも動作性能が悪くなるという問題点を改善することができる。

以下、添付の図面を参照して本発明の半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法を説明する。

図１は、本発明による半導体メモリ装置の一実施形態の構成を示すブロック図であり、この実施形態の半導体メモリ装置は、メモリセルアレイ１００、ロウアドレス入力バッファ１０、カラムアドレス入力バッファ１２、命令語デコーダ１４、データ入出力制御部１６、データ入力バッファ１８、データ入力回路２０、データ出力バッファ２２、データ出力回路２４、ロウデコーダ２６、カラムデコーダ２８、及びカラム選択ゲート３０で構成されている。

図１において、ｗｌは一つの代表的なワードラインを、ｂｌ／ｂは一つの代表的な一対のビットラインを示す。

以下、図１に示すブロックのそれぞれの機能を説明する。ロウアドレス入力バッファ１０は、アクティブ命令ＡＣＴに応答して、外部から印加されるロウアドレスＲＡをバッファリングして、バッファリングされたロウアドレスＰｒａを発生する。カラムアドレス入力バッファ１２は、読出し命令ＲＤまたは書込み命令ＷＲに応答して、外部から印加されるカラムアドレスＣＡをバッファリングして、バッファリングされたカラムアドレスＰｃａを発生する。命令語デコーダ１４は、命令語ＣＯＭをデコーディングしてアクティブ命令ＡＣＴ、読出し命令ＲＤ、及び書込み命令ＷＲを発生する。

データ入出力制御部１６は、読出し命令ＲＤに応答して読出し制御信号ＲＣＯＮを発生し、書込み命令ＷＲに応答して書込み制御信号ＷＣＯＮを発生し、読出し及び書込み命令ＲＤ、ＷＲに応答してカラム選択制御信号ＹＣＯＮを発生する。データ入力バッファ１８は、外部から入力されるｉ個のデータＤａｔａをバッファリングして、ｉ個のバッファリングされたデータＰｄａｔａｉを発生する。データ入力回路２０は、直列に入力されるｎビットのｉ個のバッファリングされたデータＰｄａｔａｉを並列に変換し、書込み制御信号ＷＣＯＮに応答してｎビットのｉ個の書込みデータｗｄを発生する。データ出力バッファ２２は、ｉ個の出力データＰｄａｔａｏをバッファリングしてｉ個のデータＤａｔａで発生する。データ出力回路２４は、並列に入力される２ｎビットのｉ個の読出しデータｒｄを直列に変換し、読出し制御信号ＲＣＯＮに応答してｉ個の出力データＰｄａｔａｏを発生する。

ロウデコーダ２６は、バッファリングされたロウアドレスＰｒａをデコーディングしてワードラインｗｌを選択するためのワードライン選択信号ＷＬを発生する。カラムデコーダ２８は、バッファリングされたカラムアドレスＰｃａをデコーディングし、カラム選択制御信号ＹＣＯＮに応答して最小カラム選択サイクルタイムが制御されて一対のビットラインｂｌ／ｂを選択するためのカラム選択信号Ｙを発生する。

カラム選択ゲート３０は、書込み命令ＷＲ及びカラム選択信号Ｙに応答してｎ×ｉ個の一対のビットラインｂｌ／ｂでｎビットのｉ個の書込みデータｗｄを転送し、読出し命令ＲＤ及びカラム選択信号Ｙに応答して２ｎ×ｉ個の一対のビットラインｂｌ／ｂから出力されるデータを２ｎビットのｉ個の読出しデータｒｄに転送する。

すなわち、本発明の好適な実施形態の半導体メモリ装置は、カラムデコーダ２８がデータ入出力制御部１６から出力されるカラム選択制御信号ＹＣＯＮに応答してカラム選択信号Ｙの最小カラム選択サイクルタイムを書込み動作時と比べて読出し動作時に長く制御する。そして、データ入出力制御部１６は、書込み動作時に発生するカラム選択制御信号ＹＣＯＮの最小サイクルタイムを読出し動作時に発生するカラム選択制御信号ＹＣＯＮの最小サイクルタイムより小さく制御する。また、書込み動作時に発生する書込み制御信号ＷＣＯＮの最小サイクルタイムを読出し動作時に発生する読出し制御信号ＲＣＯＮの最小サイクルタイムより小さく制御する。

最小サイクルタイムとは、連続的な読出し命令または書込み命令が印加される場合に発生する書込み制御信号ＷＣＯＮ及び読出し制御信号ＲＣＯＮのサイクルタイムを言う。

図２は、図１に示すデータ入出力制御部の実施形態の構成を示すブロック図として、書込みサイクルタイム制御回路３０、読出しサイクルタイム制御回路３２、及び論理合ゲートＯＲ１で構成されている。

図２に示すブロックのそれぞれの機能を説明する。書込みサイクルタイム制御回路３０は、書込み命令ＷＲに応答して書込み制御信号ＷＣＯＮを発生する。読出しサイクルタイム制御回路３２は、読出し命令ＲＤに応答して書込み制御信号ＷＣＯＮの最小サイクルタイムよりも大きい最小サイクルタイムを有する読出し制御信号ＲＣＯＮを発生する。論理合ゲートＯＲ１は、書込み制御信号ＷＣＯＮと読出し制御信号ＲＣＯＮとの論理和を演算してカラム選択制御信号ＹＣＯＮを発生する。

図３は、図１に示すデータ入出力制御部１６の実施形態の構成を示すことで、書込みサイクルタイム制御回路３０は、フリップフロップＦＦ１、ＦＦ２で構成され、読出しサイクルタイム制御回路３２はフリップフロップＦＦ３、ＦＦ４、ＦＦ５、及びＯＲゲートＯＲ２で構成されている。

図３に示す構成の動作を説明する。フリップフロップＦＦ１は、クロック信号ＣＬＫの上昇エッジで書込み命令ＷＲを取り込んで出力する。フリップフロップＦＦ２は、クロック信号ＣＬＫの上昇エッジでフリップフロップＦＦ１の出力信号を取り込んで書込み制御信号ＷＣＯＮとして出力する。フリップフロップＦＦ３は、クロック信号ＣＬＫの上昇エッジで読出し命令ＲＤを取り込んで出力する。フリップフロップＦＦ４は、クロック信号ＣＬＫの上昇エッジでフリップフロップＦＦ３の出力信号を取り込んで出力する。フリップフロップＦＦ５は、クロック信号ＣＬＫの上昇エッジでフリップフロップＦＦ４の出力信号を取り込んで出力する。ＯＲゲートＯＲ２は、フリップフロップＦＦ３、ＦＦ４、ＦＦ５のそれぞれの出力信号の論理和を演算して読出し制御信号ＲＣＯＮを発生する。ＯＲゲートＯＲ１は、書込み制御信号ＷＣＯＮと読出し制御信号ＲＣＯＮとの論理和を演算してカラム選択制御信号ＹＣＯＮを発生する。

図４は、図１に示す半導体メモリ装置の実施形態のデータ書込み及び読出し動作を説明するための動作タイミング図として、アクティブ命令ＡＣＴに応答して入力されるロウアドレスＲＡに応答してメモリセルアレイ１００の一つのワードラインが選択され、書込み命令ＷＲ、書込み命令ＷＲ、読出し命令ＲＤ、及び読出し命令ＲＤが連続的に入力され、書込みＣＡＳレイテンシが１で、読出しＣＡＳレイテンシが５である場合のダブルデータレートで動作する半導体メモリ装置の動作を示す動作タイミング図である。そして、この動作タイミング図は、クロック信号ＣＬＫの上昇エッジで書込み及び読出し動作のための命令語ＣＭＤが印加されると命令語デコーダ１４が所定時間遅延した後に書込み命令ＷＲ及び読出し命令ＲＤを発生する場合を仮定して示されている。また、データＤＩ／ＤＯは、一つのピン（または、パッド）を通じて入出力されるデータを示すものである。

一番目の書込み動作のための命令語ＣＭＤ及びカラムアドレスＣＡが印加され、所定時間の後に書込み命令ＷＲが発生されると、図３に示す書込みサイクルタイム制御回路３０が、命令語ＣＭＤが印加された後、３クロックサイクルの後にクロック信号ＣＬＫの２倍のパルス幅を有するたパルス信号である書込み制御信号ＷＣＯＮ及びカラム選択制御信号ＹＣＯＮを発生する。カラムアドレス入力バッファ１２は、カラムアドレスＣＡをバッファリングして、バッファリングされたカラムアドレスＰｃａを発生する。そして、一番目の書込み動作のための命令語ＣＭＤが印加され、１クロックサイクルの後に４ビットの入力データＤＩ１１、ＤＩ１２、ＤＩ１３、ＤＩ１４が直列に入力される。データ入力バッファ１８は、４ビットの入力データＤＩ１１、ＤＩ１２、ＤＩ１３、ＤＩ１４を順次にバッファリングして、バッファリングされた入力データＰｄａｔａｉを出力する。

データ入力回路２０は、順次に入力される４ビットのバッファリングされた入力データＰｄａｔａｉを並列に変換し、書込み制御信号ＷＣＯＮに応答して４ビットの並列書込みデータｗｄを発生する。カラムデコーダ２８は、バッファリングされたカラムアドレスＰｃａをデコーディングしてカラム選択信号Ｙを発生し、カラム選択制御信号ＹＣＯＮに応答してカラム選択信号Ｙの最小カラム選択サイクルタイムｔＷＣＳＬが制御される。カラム選択ゲート３０は、カラム選択信号Ｙに応答してメモリセルアレイ１００の選択された一対のビットラインｂｌ／ｂで４ビットの並列書込みデータｗｄを転送する。

一番目の書込み動作のための命令語ＣＭＤが印加された後、２クロックサイクル後に二番目の書込み動作のための命令語ＣＭＤが印加されると、一番目の書込み動作時と同様な動作を実施して４ビットの入力データＤＩ２１、ＤＩ２２、ＤＩ２３、ＤＩ２４をメモリセルアレイ１００にデータを書込む。

図４に示すように、本発明の好適な実施形態の半導体メモリ装置は、書込み動作時に最小カラム選択サイクルタイムｔＷＣＳＬを２クロックサイクルで設定することができ、これにより、バースト長さは４になる。

一番目の読出し動作のための命令語ＣＭＤ及びカラムアドレスが印加され、所定時間の後に読出し命令ＲＤが発生されると、図３の読出しサイクルタイム制御回路３２が、命令語ＣＭＤが印加された後、２クロックサイクルの後にクロック信号ＣＬＫの６倍のパルス幅を有するたパルス信号である読出し制御信号ＲＣＯＮ及びカラム選択制御信号ＹＣＯＮを発生する。カラムアドレス入力バッファ１２は、カラムアドレスＣＡをバッファリングして、バッファリングされたカラムアドレスＰｃａを発生する。

カラムデコーダ２８は、バッファリングされたカラムアドレスＰｃａをデコーディングしてカラム選択信号Ｙを発生し、カラム選択制御信号ＹＣＯＮに応答してカラム選択信号Ｙの最小カラム選択サイクルタイムが制御される。カラム選択ゲート３０は、カラム選択信号Ｙに応答してメモリセルアレイ１００の選択された一対のビットラインｂｌ／ｂから並列で出力される８ビットのデータを読出しデータｒｄに転送する。

データ出力回路２４は、読出し制御信号ＲＣＯＮに応答して並列に出力される８ビットの読出しデータｒｄを入力し、並列で出力される８ビットの読出しデータｒｄを直列に変換して出力データＰｄａｔａｏを発生する。データ出力バッファ２２は、一番目の読出し動作のための命令語ＣＭＤが印加されて５クロックサイクルの後に出力データＰｄａｔａｏをバッファしてバッファされた出力データを出力データＤＯ１１〜ＤＯ１８に順次に出力する。

一番目の読出し動作のための命令語ＣＭＤが印加された後、４クロックサイクルの後に二番目の読出し動作のための命令語ＣＭＤが印加されると、一番目の読出し動作時と同様な動作を実施してメモリセルアレイから出力される８ビットの読出しデータｒｄを出力データＤＯ２１〜ＤＯ２８に順次に出力する。

図４に示すように、本発明の好適な実施形態の半導体メモリ装置は、読出し動作時に最小カラム選択サイクルタイムｔＲＣＳＬを４クロックサイクルに設定し、これにより、バースト長さは８になる。

すなわち、本発明の好適な実施形態の半導体メモリ装置は、読出し動作時には最小カラム選択サイクルタイムｔＲＣＳＬを４クロックサイクルに設定し、書込み動作時には最小カラム選択サイクルタイムｔＷＣＳＬを２クロックサイクルに設定することによって、動作周波数の範囲内の周波数で、当該半導体メモリ装置よりも低い動作周波数で動作するように設計された装置と比べて動作性能が悪くなる問題点を解消することができる。

上述の実施形態では、書込み動作時の最小カラム選択サイクルタイムｔＷＣＳＬを読出し動作時の最小カラム選択サイクルタイムｔＲＣＳＬの１／２クロックサイクルで設定したことを示したが、読出し動作時の最小カラム選択サイクルタイムｔＲＣＳＬより小さく設定さえすればよい。

そして、上述の実施形態では、書込み動作時のカラム選択制御信号ＹＣＯＮのパルス幅がクロック信号ＣＬＫのパルス幅の２倍で設定したことを示したが、カラム選択制御信号ＹＣＯＮのパルス幅は最小カラム選択サイクルタイムｔＷＣＳＬより小さく設定すれば良い。同様に、読出し動作時のカラム選択制御信号ＹＣＯＮのパルス幅がクロック信号ＣＬＫのパルス幅の６倍で設定したことを示したが、カラム選択制御信号ＹＣＯＮのパルス幅は、最小カラム選択サイクルタイムｔＲＣＳＬより小さく設定すれば良い。

また、上述の実施形態では、ダブルデータレートで動作する半導体メモリ装置を例にあげて説明したが、場合によっては、シングルデータレートまたはクワッドデータレートで動作する半導体メモリ装置にも本発明の方法を適用するのが可能である。

上述では、本発明の好ましい実施の形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。

本発明の好適な実施形態の半導体メモリ装置の実施形態の構成を示すブロック図である。 図１に示すデータ入出力制御部の実施形態の構成を示すブロック図である。 図１に示すデータ入出力制御部の実施形態の構成を示す図である。 図１に示す半導体メモリ装置の実施形態のデータ書込み及び読出し動作を説明するための動作タイミング図である。

符号の説明

１０：ロウアドレス入力バッファ
１２：カラムアドレス入力バッファ
１４：命令語デコーダ
１６：データ入出力制御部
１８：データ入力バッファ
２０：データ入力回路
２２：データ出力バッファ
２４：データ出力回路
２６：ロウデコーダ
２８：カラムデコーダ
３０：カラム選択ゲート
１００：メモリセルアレイ

Claims (18)

1. データを保存するメモリセルアレイと、
   書込み制御信号に応答して前記メモリセルアレイにデータを出力するデータ入力部と、
   読出し制御信号に応答して前記メモリセルアレイから出力されるデータを出力するデータ出力部と、
   前記書込み制御信号に応答して前記データ入力部から出力されるデータを前記メモリセルアレイに転送し、前記読出し制御信号に応答して前記メモリセルアレイから出力されるデータを前記データ出力部に転送するデータ入出力ゲートと、
   前記読出し制御信号、前記読出し制御信号の最小サイクルタイムより小さい最小サイクルタイムを有する前記書込み制御信号を発生するデータ入出力制御部と、
   を具備することを特徴とする半導体メモリ装置。
2. 前記データ入出力制御部は、
   前記書込み及び読出し制御信号を組み合わせてカラム選択制御信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記データ入出力ゲートは、
   前記カラム選択制御信号に応答して前記データ入力部から出力されるデータを前記メモリセルアレイに転送し、前記メモリセルアレイから出力されるデータを前記データ出力部に出力することを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記半導体メモリ装置は、
   カラムアドレスをデコーディングしてカラム選択信号を発生し、前記カラム選択制御信号に応答して前記カラム選択信号の最小カラム選択サイクルタイムが制御されるカラムデコーダをさらに具備することを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記半導体メモリ装置は、
   外部から直列に入力されるデータのビット数が外部に直列に出力されるデータのビット数より小さいことを特徴とする請求項３に記載の半導体メモリ装置。
6. 前記データ入力部は、
   前記直列で入力されるデータを並列に変換して、前記書込み制御信号に応答して前記並列に変換されたデータを前記メモリセルアレイに出力することを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記データ出力部は、
   前記メモリセルアレイから並列に出力されるデータを直列に変換して、前記読出し制御信号に応答して前記直列に変換されたデータを出力することを特徴とする請求項５に記載の半導体メモリ装置。
8. 前記半導体メモリ装置は、
   前記データ入力部から出力される前記並列に変換されたデータのビット数が前記メモリセルアレイから並列に出力されるデータのビット数より小さいことを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記半導体メモリ装置は、
   動作可能周波数範囲内における低い周波数範囲で動作することを特徴とする請求項１に記載の半導体メモリ装置。
10. 前記読出し制御信号の最小サイクルタイムがｎ（ｎは、少なくとも２以上の整数）クロックサイクルであり、
    前記書込み制御信号の最小サイクルタイムがｎ／２クロックサイクルであることを特徴とする請求項１に記載の半導体メモリ装置。
11. 読出し制御信号及び前記読出し制御信号の最小サイクルタイムより小さい最小サイクルタイムを有する書込み制御信号を発生する制御信号発生段階と、
    前記書込み制御信号に応答して入力データをメモリセルアレイに転送し、前記読出し制御信号に応答して前記メモリセルアレイから出力されるデータを出力データに出力するデータ書込み及び読出し段階と、
    を具備することを特徴とする半導体メモリ装置のデータ書込み及び読出し方法。
12. 前記制御信号発生段階は、
    前記書込み及び読出し制御信号を組み合わせてカラム選択制御信号を発生することを特徴とする請求項１１に記載の半導体メモリ装置のデータ書込み及び読出し方法。
13. 前記データ書込み及び読出し段階は、
    前記カラム選択制御信号に応答して前記入力データを前記メモリセルアレイに転送し、前記メモリセルアレイから出力されるデータを出力することを特徴とする請求項１１に記載の半導体メモリ装置のデータ書込み及び読出し方法。
14. 前記データ書込み及び読出し方法は、
    カラムアドレスをデコーディングしてカラム選択信号を発生し、前記カラム選択制御信号に応答して前記カラム選択信号の最小カラム選択サイクルタイムが制御される段階をさらに具備することを特徴とする請求項１３に記載の半導体メモリ装置のデータ書込み及び読出し方法。
15. 前記データ書込み及び読出し段階は、
    外部から直列に入力されるデータのビット数が外部に直列に出力されるデータのビット数より小さいことを特徴とする請求項１４に記載の半導体メモリ装置のデータ書込み及び読出し方法。
16. 前記データ書込み及び読出し段階は、
    前記外部から直列に入力されるデータを並列に変換し、前記書込み制御信号に応答して前記並列に変換されたデータを前記入力データに出力する段階と、
    並列に出力される前記出力データを直列に変換し、前記読出し制御信号に応答して前記変換されたデータを直列に出力する段階と、
    を具備することを特徴とする請求項１５に記載の半導体メモリ装置のデータ書込み及び読出し方法。
17. 前記データ書込み及び読出し方法は、
    動作可能周波数範囲内における低い周波数範囲で動作することを特徴とする請求項１に記載の半導体メモリ装置のデータ書込み及び読出し方法。
18. 前記読出し制御信号の最小サイクルタイムがｎ（ｎは、少なくとも 2以上の整数）クロックサイクルであり、
    前記書込み制御信号の最小サイクルタイムがｎ／２クロックサイクルであることを特徴とする請求項１１に記載の半導体メモリ装置のデータ書込み及び読出し方法。

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