JPH09147574A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH09147574A JPH09147574A JP7302459A JP30245995A JPH09147574A JP H09147574 A JPH09147574 A JP H09147574A JP 7302459 A JP7302459 A JP 7302459A JP 30245995 A JP30245995 A JP 30245995A JP H09147574 A JPH09147574 A JP H09147574A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- memory cell
- dummy
- signal
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】半導体メモリにおいて、読み出し時に必要なタ
イミングマージンを低減して、アクセス時間を短縮し、
かつライトアンプ制御信号のパルス幅に必要なマージン
を低減し、サイクル時間を短縮する。 【解決手段】ダミーメモリセルとディレイコントロール
回路を設け、ダミーメモリセルからの出力信号ＤＲＤと
センスアンプ活性化信号ＳＣをディレイコントロール回
路ＤＬＹＣＮＴに入力し、ディレイコントロール回路Ｄ
ＬＹＣＮＴにより、二つの信号の位相差がある一定値に
なるようにセンスアンプコントロール回路の遅延時間を
制御する。
イミングマージンを低減して、アクセス時間を短縮し、
かつライトアンプ制御信号のパルス幅に必要なマージン
を低減し、サイクル時間を短縮する。 【解決手段】ダミーメモリセルとディレイコントロール
回路を設け、ダミーメモリセルからの出力信号ＤＲＤと
センスアンプ活性化信号ＳＣをディレイコントロール回
路ＤＬＹＣＮＴに入力し、ディレイコントロール回路Ｄ
ＬＹＣＮＴにより、二つの信号の位相差がある一定値に
なるようにセンスアンプコントロール回路の遅延時間を
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
り、特に、センスアンプ，書き込み回路に必要なタイミ
ングマージンを低減し、メモリを高速化するのに有効な
回路技術に関する。
り、特に、センスアンプ，書き込み回路に必要なタイミ
ングマージンを低減し、メモリを高速化するのに有効な
回路技術に関する。
【０００２】
【従来の技術】従来の半導体メモリの大まかな構成例を
図２に示す。このような構成例は、例えば、文献、アイ
・イー・イー・イー ジャーナル オブ ソリッド ス
テイトサーキット Ｖol.３０ Ｎo.４(１９９５年)の
４９１頁（IEEE JOURNAL OF SOLID-STATE CIRCUITS，
Ｖol.３０，Ｎo.４，APRIL(1995）ｐ.４９１）に記載さ
れている。なお、本文献では、同期信号（Clock Signa
l）をAddress−Latch，Output−Latch，ＤＩ／ＷＥ−La
tchに入力しているが、図２のように同期信号ＣＬＫを
デコーダ及びドライバＤＥＣ／ＤＲＶ，センスアンプコ
ントロール回路ＳＡＣＮＴ，ライトアンプコントロール
回路ＷＡＣＮＴに入力しても本質的な差はない。
図２に示す。このような構成例は、例えば、文献、アイ
・イー・イー・イー ジャーナル オブ ソリッド ス
テイトサーキット Ｖol.３０ Ｎo.４(１９９５年)の
４９１頁（IEEE JOURNAL OF SOLID-STATE CIRCUITS，
Ｖol.３０，Ｎo.４，APRIL(1995）ｐ.４９１）に記載さ
れている。なお、本文献では、同期信号（Clock Signa
l）をAddress−Latch，Output−Latch，ＤＩ／ＷＥ−La
tchに入力しているが、図２のように同期信号ＣＬＫを
デコーダ及びドライバＤＥＣ／ＤＲＶ，センスアンプコ
ントロール回路ＳＡＣＮＴ，ライトアンプコントロール
回路ＷＡＣＮＴに入力しても本質的な差はない。
【０００３】半導体メモリは、大きく分けて、情報を記
憶するメモリセル（Memory Cell）,入力アドレスＡＤＲ
をデコードするデコーダ及びドライバＤＥＣ／ＤＲＶ，
読み出しデータＤＯを出力するセンスアンプＳＡ，メモ
リセルにデータを書き込むライトアンプＷＡ，センスア
ンプ及びライトアンプを制御するコントロール回路ＳＡ
ＣＮＴ，ＷＡＣＮＴで構成されている。読み出し時、ア
ドレス信号ＡＤＲが入力されると、デコーダＤＥＣ／Ｄ
ＲＶによりアドレス信号がデコードされ、対応するメモ
リセルが選択される。また、選択されたメモリセルが記
憶しているデータＲＤがセンスアンプＳＡにより増幅さ
れ、ＤＯに出力される。
憶するメモリセル（Memory Cell）,入力アドレスＡＤＲ
をデコードするデコーダ及びドライバＤＥＣ／ＤＲＶ，
読み出しデータＤＯを出力するセンスアンプＳＡ，メモ
リセルにデータを書き込むライトアンプＷＡ，センスア
ンプ及びライトアンプを制御するコントロール回路ＳＡ
ＣＮＴ，ＷＡＣＮＴで構成されている。読み出し時、ア
ドレス信号ＡＤＲが入力されると、デコーダＤＥＣ／Ｄ
ＲＶによりアドレス信号がデコードされ、対応するメモ
リセルが選択される。また、選択されたメモリセルが記
憶しているデータＲＤがセンスアンプＳＡにより増幅さ
れ、ＤＯに出力される。
【０００４】センスアンプコントロール回路ＳＡＣＮＴ
は、データの出力時のみセンスアンプが動作するよう
に、センスアンプの活性化／非活性化の制御信号ＳＣを
出力している。この制御信号により、センスアンプに貫
通電流が流れる期間が短縮され、消費電力が低減され
る。
は、データの出力時のみセンスアンプが動作するよう
に、センスアンプの活性化／非活性化の制御信号ＳＣを
出力している。この制御信号により、センスアンプに貫
通電流が流れる期間が短縮され、消費電力が低減され
る。
【０００５】書き込み時は、デコーダによりアドレス信
号に対応するメモリセルを選択し、ライトアンプコント
ロール回路ＷＡＣＮＴによりライトアンプＷＡを制御し
てメモリセルにデータを書き込む。この時、ライトアン
プコントロール回路は、サイクル時間を短縮するため、
メモリセルに情報を書き込むのに必要な時間だけライト
アンプを動作させるように制御信号ＷＣのパルス幅を小
さくしている。
号に対応するメモリセルを選択し、ライトアンプコント
ロール回路ＷＡＣＮＴによりライトアンプＷＡを制御し
てメモリセルにデータを書き込む。この時、ライトアン
プコントロール回路は、サイクル時間を短縮するため、
メモリセルに情報を書き込むのに必要な時間だけライト
アンプを動作させるように制御信号ＷＣのパルス幅を小
さくしている。
【０００６】従来は、前記のようにセンスアンプ、及び
ライトアンプを制御して、低消費電力化や高速化を行っ
ていた。
ライトアンプを制御して、低消費電力化や高速化を行っ
ていた。
【０００７】
【発明が解決しようとする課題】しかし、各々の回路ブ
ロックの制御には、以下に述べるようなタイミングを考
慮しなければならず、タイミングマージンを十分大きく
とる必要があった。すなわち、読み出し時、センスアン
プが活性化されるとすぐに、センスアンプの入力に応じ
た信号がＤＯに出力される。この時、メモリセルの出力
ＲＤ（センスアンプの入力）に読み出しデータが出力さ
れる前にセンスアンプが活性化されると、一旦間違った
データが出力されるため、ＤＯ信号に余分な切り換わり
が生じ、信号の遅延時間が増加する。また、センスアン
プがラッチ型の場合は、間違ったデータをラッチして出
力するため、誤動作を引き起こす。このため、センスア
ンプの活性化信号は、メモリセルが出力されるタイミン
グとほぼ同じか少し遅れるタイミングで動作させる必要
がある。
ロックの制御には、以下に述べるようなタイミングを考
慮しなければならず、タイミングマージンを十分大きく
とる必要があった。すなわち、読み出し時、センスアン
プが活性化されるとすぐに、センスアンプの入力に応じ
た信号がＤＯに出力される。この時、メモリセルの出力
ＲＤ（センスアンプの入力）に読み出しデータが出力さ
れる前にセンスアンプが活性化されると、一旦間違った
データが出力されるため、ＤＯ信号に余分な切り換わり
が生じ、信号の遅延時間が増加する。また、センスアン
プがラッチ型の場合は、間違ったデータをラッチして出
力するため、誤動作を引き起こす。このため、センスア
ンプの活性化信号は、メモリセルが出力されるタイミン
グとほぼ同じか少し遅れるタイミングで動作させる必要
がある。
【０００８】従来は、このタイミングの調整を、デコー
ダとセンスアンプコントロール回路を外部からの信号、
例えばクロックなどで同期させて動作させ、センスアン
プコントロール回路内の遅延段を調節して行っていた。
この場合、メモリセルの情報信号ＲＤとセンスアンプを
活性化する信号ＳＣの間には、動作環境の変動やデバイ
スのプロセスばらつきによる信号の遅延時間の変動を考
慮してタイミングマージンを大きくとる必要があった。
この大きなタイミングマージンは、アクセス時間（アド
レス信号ＡＤＲから、出力信号ＤＯまでの遅延時間）を
増加させる原因となっていた。
ダとセンスアンプコントロール回路を外部からの信号、
例えばクロックなどで同期させて動作させ、センスアン
プコントロール回路内の遅延段を調節して行っていた。
この場合、メモリセルの情報信号ＲＤとセンスアンプを
活性化する信号ＳＣの間には、動作環境の変動やデバイ
スのプロセスばらつきによる信号の遅延時間の変動を考
慮してタイミングマージンを大きくとる必要があった。
この大きなタイミングマージンは、アクセス時間（アド
レス信号ＡＤＲから、出力信号ＤＯまでの遅延時間）を
増加させる原因となっていた。
【０００９】また、従来は、書き込み時にライトアンプ
コントロール回路の出力信号ＷＣ（書き込み制御信号）
のパルス幅を、メモリセルに書き込み可能な最小パルス
幅程度に小さくすることにより、サイクル時間を短縮し
ていたが、動作環境の変動やデバイスのプロセスばらつ
きを考慮した場合、書き込み制御信号のパルス幅がメモ
リセルの書き込み可能最小パルス幅より小さくならない
ように、マージンを十分大きくとる必要があり、サイク
ル時間を短縮できる範囲は限られていた。
コントロール回路の出力信号ＷＣ（書き込み制御信号）
のパルス幅を、メモリセルに書き込み可能な最小パルス
幅程度に小さくすることにより、サイクル時間を短縮し
ていたが、動作環境の変動やデバイスのプロセスばらつ
きを考慮した場合、書き込み制御信号のパルス幅がメモ
リセルの書き込み可能最小パルス幅より小さくならない
ように、マージンを十分大きくとる必要があり、サイク
ル時間を短縮できる範囲は限られていた。
【００１０】本発明は、センスアンプの活性化信号の動
作タイミングを、メモリセルの出力にデータが出力され
るタイミングと補償することにより、読み出し時に必要
なタイミングマージンを低減し、アクセス時間を短縮す
ることを目的としている。また、ライトアンプの制御信
号のパルス幅を、メモリセルに書き込み可能な最小パル
ス幅を補償するように制御することにより、制御信号の
パルス幅に必要なマージンを低減し、サイクル時間を短
縮することを目的としている。
作タイミングを、メモリセルの出力にデータが出力され
るタイミングと補償することにより、読み出し時に必要
なタイミングマージンを低減し、アクセス時間を短縮す
ることを目的としている。また、ライトアンプの制御信
号のパルス幅を、メモリセルに書き込み可能な最小パル
ス幅を補償するように制御することにより、制御信号の
パルス幅に必要なマージンを低減し、サイクル時間を短
縮することを目的としている。
【００１１】
【課題を解決するための手段】前記目的を達成する手段
として、本発明が明示している代表的なものを以下に示
す。
として、本発明が明示している代表的なものを以下に示
す。
【００１２】（１）メモリセル及びセンスアンプと、あ
る信号に同期して動作するデコーダ及びセンスアンプコ
ントロール回路よりなる半導体メモリにおいて、ダミー
メモリセル及びディレイコントロール回路を設け、ディ
レイコントロール回路はダミーメモリセルからの出力信
号とセンスアンプコントロール回路の出力信号の位相差
がある一定値になるようにセンスアンプコントロール回
路の遅延時間を制御する。
る信号に同期して動作するデコーダ及びセンスアンプコ
ントロール回路よりなる半導体メモリにおいて、ダミー
メモリセル及びディレイコントロール回路を設け、ディ
レイコントロール回路はダミーメモリセルからの出力信
号とセンスアンプコントロール回路の出力信号の位相差
がある一定値になるようにセンスアンプコントロール回
路の遅延時間を制御する。
【００１３】（２）（１）において、ダミーデコーダを
設け、ダミーデコーダによりダミーメモリセルを駆動す
る。
設け、ダミーデコーダによりダミーメモリセルを駆動す
る。
【００１４】（３）（１）において、ダミーデコーダ及
びダミーセンスアンプコントロール回路を設け、ダミー
デコーダによりダミーメモリセルを駆動し、ダミーセン
スアンプコントロール回路の出力信号とダミーメモリセ
ルからの出力信号の位相差をディレイコントロール回路
によりある一定値に制御する。
びダミーセンスアンプコントロール回路を設け、ダミー
デコーダによりダミーメモリセルを駆動し、ダミーセン
スアンプコントロール回路の出力信号とダミーメモリセ
ルからの出力信号の位相差をディレイコントロール回路
によりある一定値に制御する。
【００１５】（４）メモリセル及びライトアンプと、あ
る信号に同期して動作するデコーダ及びライトアンプコ
ントロール回路よりなる半導体メモリにおいて、ダミー
メモリセル及びディレイコントロール回路と、ダミーメ
モリセルを駆動するダミーライトアンプを設け、ディレ
イコントロール回路はダミーメモリセルの書き込み可能
パルス幅とライトアンプコントロール回路の出力信号の
パルス幅の差がある一定値になるようにライトアンプコ
ントロール回路の遅延時間を制御する。
る信号に同期して動作するデコーダ及びライトアンプコ
ントロール回路よりなる半導体メモリにおいて、ダミー
メモリセル及びディレイコントロール回路と、ダミーメ
モリセルを駆動するダミーライトアンプを設け、ディレ
イコントロール回路はダミーメモリセルの書き込み可能
パルス幅とライトアンプコントロール回路の出力信号の
パルス幅の差がある一定値になるようにライトアンプコ
ントロール回路の遅延時間を制御する。
【００１６】（５）（４）において、ダミーライトアン
プコントロール回路を設け、ダミーライトアンプコント
ロール回路によりダミーライトアンプを駆動し、ダミー
ライトアンプコントロール回路の出力信号のパルス幅と
ダミーメモリセルの書き込み可能パルス幅の差をディレ
イコントロール回路によりある一定値に制御する。
プコントロール回路を設け、ダミーライトアンプコント
ロール回路によりダミーライトアンプを駆動し、ダミー
ライトアンプコントロール回路の出力信号のパルス幅と
ダミーメモリセルの書き込み可能パルス幅の差をディレ
イコントロール回路によりある一定値に制御する。
【００１７】前記（１）で、ディレイコントロール回路
によりダミーメモリセルからの出力信号とセンスアンプ
コントロール回路の出力信号の信号間の位相差がある一
定値になるようにセンスアンプコントロール回路を制御
する。ダミーメモリセルは、本体のメモリセルと同じ特
性を持っており、本体と同じ信号に同期して動作してい
る。これにより、メモリセルの出力信号とセンスアンプ
コントロール回路の出力信号の位相差がある一定値にな
り、これらの信号間に必要とされるタイミングマージン
を従来より小さくすることができる。
によりダミーメモリセルからの出力信号とセンスアンプ
コントロール回路の出力信号の信号間の位相差がある一
定値になるようにセンスアンプコントロール回路を制御
する。ダミーメモリセルは、本体のメモリセルと同じ特
性を持っており、本体と同じ信号に同期して動作してい
る。これにより、メモリセルの出力信号とセンスアンプ
コントロール回路の出力信号の位相差がある一定値にな
り、これらの信号間に必要とされるタイミングマージン
を従来より小さくすることができる。
【００１８】前記（４）で、ディレイコントロール回路
により、書き込み開始からダミーメモリセルに書き込み
が終了するまでの時間と、ライトアンプコントロール回
路の出力信号のパルス幅の差がある一定値になるように
ライトアンプコントロール回路を制御する。ダミーメモ
リセル及びダミーライトアンプは、本体のメモリセル及
びライトアンプと同じ特性を持っており、本体と同じ信
号に同期して動作している。これにより、ライトアンプ
コントロール回路の出力信号のパルス幅は、メモリセル
に書き込み可能な最小パルス幅に補償され、サイクル時
間を短縮することができる。
により、書き込み開始からダミーメモリセルに書き込み
が終了するまでの時間と、ライトアンプコントロール回
路の出力信号のパルス幅の差がある一定値になるように
ライトアンプコントロール回路を制御する。ダミーメモ
リセル及びダミーライトアンプは、本体のメモリセル及
びライトアンプと同じ特性を持っており、本体と同じ信
号に同期して動作している。これにより、ライトアンプ
コントロール回路の出力信号のパルス幅は、メモリセル
に書き込み可能な最小パルス幅に補償され、サイクル時
間を短縮することができる。
【００１９】
【発明の実施の形態】図１は本発明の第１の実施例であ
り、センスアンプ活性化タイミング補償形の半導体メモ
リの構成を示している。この半導体メモリの構成は、従
来の半導体メモリと同じ構成である本体のメモリ部と、
タイミング補償部に大きく分けられる。メモリ部は情報
を記憶するメモリセル（MemoryCell），入力アドレスを
デコードするデコーダ及びドライバ（ＤＥＣ／ＤＲ
Ｖ），読み出しデータを出力するセンスアンプ（Ｓ
Ａ），センスアンプの活性化／非活性化を制御するコン
トロール回路(ＳＡＣＮＴ）からなり、タイミング補償
部はダミーメモリセル(DummyCell)，ディレイコントロ
ール回路（ＤＬＹＣＮＴ）からなる。本体のメモリ部の
動作は前記従来例の半導体メモリと同じである。だだ
し、センスアンプコントロール回路は、ディレイコント
ロール回路の出力信号が入力され、その信号により出力
信号であるセンスアンプ活性化信号ＳＣの遅延時間を制
御している。
り、センスアンプ活性化タイミング補償形の半導体メモ
リの構成を示している。この半導体メモリの構成は、従
来の半導体メモリと同じ構成である本体のメモリ部と、
タイミング補償部に大きく分けられる。メモリ部は情報
を記憶するメモリセル（MemoryCell），入力アドレスを
デコードするデコーダ及びドライバ（ＤＥＣ／ＤＲ
Ｖ），読み出しデータを出力するセンスアンプ（Ｓ
Ａ），センスアンプの活性化／非活性化を制御するコン
トロール回路(ＳＡＣＮＴ）からなり、タイミング補償
部はダミーメモリセル(DummyCell)，ディレイコントロ
ール回路（ＤＬＹＣＮＴ）からなる。本体のメモリ部の
動作は前記従来例の半導体メモリと同じである。だだ
し、センスアンプコントロール回路は、ディレイコント
ロール回路の出力信号が入力され、その信号により出力
信号であるセンスアンプ活性化信号ＳＣの遅延時間を制
御している。
【００２０】ディレイコントロール回路はダミーメモリ
セルからの出力信号とセンスアンプコントロール回路の
出力信号が入力されており、その信号間の位相差がある
一定値になるようにセンスアンプコントロール回路を制
御する。ダミーメモリセルは、本体のメモリセルと同じ
特性を持ち、本体と同じ信号に同期して動作しているた
め、ダミーメモリセルの出力信号と本体のメモリセルの
出力信号の位相差はほぼ一定値になる。これより、セン
スアンプを活性化させるタイミングと、本体のメモリセ
ルのデータが出力されるタイミングとの差がほぼ一定に
なるように補償される。
セルからの出力信号とセンスアンプコントロール回路の
出力信号が入力されており、その信号間の位相差がある
一定値になるようにセンスアンプコントロール回路を制
御する。ダミーメモリセルは、本体のメモリセルと同じ
特性を持ち、本体と同じ信号に同期して動作しているた
め、ダミーメモリセルの出力信号と本体のメモリセルの
出力信号の位相差はほぼ一定値になる。これより、セン
スアンプを活性化させるタイミングと、本体のメモリセ
ルのデータが出力されるタイミングとの差がほぼ一定に
なるように補償される。
【００２１】このタイミングは、動作環境の変動やデバ
イスのプロセスばらつきによる変動が生じても補償され
る。このため、従来の形式に比べ、センスアンプの活性
化タイミングと、メモリセルのデータが出力されるタイ
ミングの間に必要なタイミングマージンを低減でき、ア
クセス時間の短縮が図れる。
イスのプロセスばらつきによる変動が生じても補償され
る。このため、従来の形式に比べ、センスアンプの活性
化タイミングと、メモリセルのデータが出力されるタイ
ミングの間に必要なタイミングマージンを低減でき、ア
クセス時間の短縮が図れる。
【００２２】図３は本発明の第２の実施例であり、第１
の実施例で本体のデコーダ／ドライバと同じ特性を持
ち、同じ信号ＣＬＫに同期して動作するダミーデコーダ
／ドライバを設け、これによりダミーメモリセルを駆動
するようにしたものである。
の実施例で本体のデコーダ／ドライバと同じ特性を持
ち、同じ信号ＣＬＫに同期して動作するダミーデコーダ
／ドライバを設け、これによりダミーメモリセルを駆動
するようにしたものである。
【００２３】図４は本発明の第３の実施例であり、第１
の実施例において本体のデコーダ／ドライバ及びセンス
アンプコントロール回路と同じ特性を持ち、同じ信号Ｃ
ＬＫに同期して動作するダミーデコーダ／ドライバ及び
ダミーセンスアンプコントロール回路を設け、これによ
りダミーメモリセルとディレイコントロール回路を駆動
するようにしたものである。センスアンプコントロール
回路を制御する補償回路部分を本体と完全に分離したこ
とにより、本体が動作しない場合(待機状態)でもタイミ
ングの補償を行える利点がある。
の実施例において本体のデコーダ／ドライバ及びセンス
アンプコントロール回路と同じ特性を持ち、同じ信号Ｃ
ＬＫに同期して動作するダミーデコーダ／ドライバ及び
ダミーセンスアンプコントロール回路を設け、これによ
りダミーメモリセルとディレイコントロール回路を駆動
するようにしたものである。センスアンプコントロール
回路を制御する補償回路部分を本体と完全に分離したこ
とにより、本体が動作しない場合(待機状態)でもタイミ
ングの補償を行える利点がある。
【００２４】図５は本発明の第４の実施例であり、ライ
トアンプ制御信号パルス幅補償形の半導体メモリの構成
図を示している。この半導体メモリの構成は、従来の半
導体メモリと同じ構成である本体のメモリ部と、タイミ
ング補償部に大きく分けられ、メモリ部は情報を記憶す
るメモリセル（MemoryCell），入力アドレスをデコード
するデコーダ及びドライバ（ＤＥＣ／ＤＲＶ），データ
を書き込むライトアンプ（ＷＡ），ライトアンプを制御
するコントロール回路（ＷＡＣＮＴ）で、補償部はダミ
ーライトアンプ（DummyWA），ダミーメモリセル（Dummy
Cell），ディレイコントロール回路（ＤＬＹＣＮＴ）で
構成されている。
トアンプ制御信号パルス幅補償形の半導体メモリの構成
図を示している。この半導体メモリの構成は、従来の半
導体メモリと同じ構成である本体のメモリ部と、タイミ
ング補償部に大きく分けられ、メモリ部は情報を記憶す
るメモリセル（MemoryCell），入力アドレスをデコード
するデコーダ及びドライバ（ＤＥＣ／ＤＲＶ），データ
を書き込むライトアンプ（ＷＡ），ライトアンプを制御
するコントロール回路（ＷＡＣＮＴ）で、補償部はダミ
ーライトアンプ（DummyWA），ダミーメモリセル（Dummy
Cell），ディレイコントロール回路（ＤＬＹＣＮＴ）で
構成されている。
【００２５】本体のメモリ部の動作は前記の従来方式の
半導体メモリと同じである。だだし、ライトアンプコン
トロール回路は、ディレイコントロール回路の出力信号
ＤＣが入力されており、その信号により出力信号ＷＣの
パルス幅を制御している。ディレイコントロール回路
は、ライトアンプコントロール回路のパルス幅と、書き
込み開始からダミーメモリセルに書き込みが終了するま
での時間の差がある一定値になるようにライトアンプコ
ントロール回路を制御している。
半導体メモリと同じである。だだし、ライトアンプコン
トロール回路は、ディレイコントロール回路の出力信号
ＤＣが入力されており、その信号により出力信号ＷＣの
パルス幅を制御している。ディレイコントロール回路
は、ライトアンプコントロール回路のパルス幅と、書き
込み開始からダミーメモリセルに書き込みが終了するま
での時間の差がある一定値になるようにライトアンプコ
ントロール回路を制御している。
【００２６】ダミーライトアンプ，ダミーメモリセル
は、本体のメモリセルと同等の特性を持ち、本体と同じ
信号に同期して動作している。このため、ダミーメモリ
セルの書き込み可能最小パルス幅と本体のメモリセルの
書き込み最小可能パルス幅はほぼ等しい。これより、ラ
イトアンプコントロール回路の出力信号（書き込み制御
信号）のパルス幅とメモリセルの書き込み可能最小パル
ス幅との差がほぼ一定になるように補償される。このタ
イミングは、動作環境の変動やデバイスのプロセスばら
つきによる変動が生じても補償される。このため、従来
の形式では大きく設定していたパルス幅に必要なマージ
ンを低減でき、これにより、サイクル時間の短縮が図れ
る。
は、本体のメモリセルと同等の特性を持ち、本体と同じ
信号に同期して動作している。このため、ダミーメモリ
セルの書き込み可能最小パルス幅と本体のメモリセルの
書き込み最小可能パルス幅はほぼ等しい。これより、ラ
イトアンプコントロール回路の出力信号（書き込み制御
信号）のパルス幅とメモリセルの書き込み可能最小パル
ス幅との差がほぼ一定になるように補償される。このタ
イミングは、動作環境の変動やデバイスのプロセスばら
つきによる変動が生じても補償される。このため、従来
の形式では大きく設定していたパルス幅に必要なマージ
ンを低減でき、これにより、サイクル時間の短縮が図れ
る。
【００２７】図６は本発明の第５の実施例であり、第４
の実施例で本体のライトアンプコントロール回路と同じ
特性を持ち、同じ信号ＣＬＫに同期して動作するダミー
ライトアンプコントロール回路を設け、これによりダミ
ーライトアンプとディレイコントロール回路を駆動する
ようにしたものである。ライトアンプコントロール回路
を制御する補償回路部分を本体と完全に分離したことに
より、本体が動作しない場合（待機状態）でも補償を行
える利点がある。
の実施例で本体のライトアンプコントロール回路と同じ
特性を持ち、同じ信号ＣＬＫに同期して動作するダミー
ライトアンプコントロール回路を設け、これによりダミ
ーライトアンプとディレイコントロール回路を駆動する
ようにしたものである。ライトアンプコントロール回路
を制御する補償回路部分を本体と完全に分離したことに
より、本体が動作しない場合（待機状態）でも補償を行
える利点がある。
【００２８】図７は本発明の第６の実施例であり、第１
の実施例で示した構成を具体的に実現する場合の回路構
成を示している。なお、本例では、第１の実施例で、セ
ンスアンプを活性化させるタイミングと本体のメモリセ
ルのデータが出力されるタイミングの差をほぼ零にする
場合の例について述べる。
の実施例で示した構成を具体的に実現する場合の回路構
成を示している。なお、本例では、第１の実施例で、セ
ンスアンプを活性化させるタイミングと本体のメモリセ
ルのデータが出力されるタイミングの差をほぼ零にする
場合の例について述べる。
【００２９】情報を記憶するメモリセルＭＣ０〜ＭＣｎ
が複数、アレイ上に配置され、その縦方向にビット線対
ＢＬ１，ＢＲ１が、横方向にワード線Ｗ０〜Ｗｎが配置
されてメモリセルに接続されている。ワード線はデコー
ダＸＤＥＣに接続され、デコーダの入力アドレスＡＤＲ
に対応した１本が選択されるようになっている。選択さ
れたメモリセルの情報はビット線対ＢＬ１，ＢＲ１に出
力され、ＹスイッチＹＳにより切り換えられてセンスア
ンプＳＡに入力される。センスアンプＳＡはこの信号を
増幅し、ＤＯに出力する。
が複数、アレイ上に配置され、その縦方向にビット線対
ＢＬ１，ＢＲ１が、横方向にワード線Ｗ０〜Ｗｎが配置
されてメモリセルに接続されている。ワード線はデコー
ダＸＤＥＣに接続され、デコーダの入力アドレスＡＤＲ
に対応した１本が選択されるようになっている。選択さ
れたメモリセルの情報はビット線対ＢＬ１，ＢＲ１に出
力され、ＹスイッチＹＳにより切り換えられてセンスア
ンプＳＡに入力される。センスアンプＳＡはこの信号を
増幅し、ＤＯに出力する。
【００３０】デコーダにはクロック信号が、センスアン
プはクロックＣＫが遅延段ＣＫＤを通った信号ＳＣが入
力され、その信号により活性化／非活性化を制御されて
いる。遅延段ＣＫＤには信号Ｖｃｐが入力され、その信
号により遅延時間を制御する構成になっている。ダミー
メモリセルＭＤ０〜ＭＤｎはメモリセルの近くに配置さ
れ、その縦方向にダミービット線ＢＬＤ，ＢＲＤが配置
されてダミーメモリセルに接続されている。ダミービッ
ト線ＢＬＤ，ＢＲＤに出力されたダミーメモリセルの情
報は、ダミー用アンプＤＡにより増幅され、信号ＳＯＤ
に出力される。このダミー用アンプＤＡと同じ特性を持
つセンスアンプを配置し、センスアンプの活性化信号を
入力して、信号ＳＯ１を出力させる。
プはクロックＣＫが遅延段ＣＫＤを通った信号ＳＣが入
力され、その信号により活性化／非活性化を制御されて
いる。遅延段ＣＫＤには信号Ｖｃｐが入力され、その信
号により遅延時間を制御する構成になっている。ダミー
メモリセルＭＤ０〜ＭＤｎはメモリセルの近くに配置さ
れ、その縦方向にダミービット線ＢＬＤ，ＢＲＤが配置
されてダミーメモリセルに接続されている。ダミービッ
ト線ＢＬＤ，ＢＲＤに出力されたダミーメモリセルの情
報は、ダミー用アンプＤＡにより増幅され、信号ＳＯＤ
に出力される。このダミー用アンプＤＡと同じ特性を持
つセンスアンプを配置し、センスアンプの活性化信号を
入力して、信号ＳＯ１を出力させる。
【００３１】この信号ＳＯＤとＳＯ１は、位相比較器Ｐ
ＦＤに入力する。位相比較器ＰＦＤは、入力された信号
の位相差を検出し、ＳＯ１の方が速い場合には出力ＤＮ
にパルス信号を出力し、ＳＯ１の方が遅い場合には出力
ＵＰにパルス信号を出力する。この出力ＵＰ，ＤＮは、
チャージポンプＣＰに入力される。チャージポンプＣＰ
は、ＵＰにパルス信号が出力された場合、出力Ｖｃｐの
電位を高電位側にシフトし、ＤＮにパルス信号が出力さ
れた場合には、出力Ｖｃｐの電位を低電位側にシフトす
る。
ＦＤに入力する。位相比較器ＰＦＤは、入力された信号
の位相差を検出し、ＳＯ１の方が速い場合には出力ＤＮ
にパルス信号を出力し、ＳＯ１の方が遅い場合には出力
ＵＰにパルス信号を出力する。この出力ＵＰ，ＤＮは、
チャージポンプＣＰに入力される。チャージポンプＣＰ
は、ＵＰにパルス信号が出力された場合、出力Ｖｃｐの
電位を高電位側にシフトし、ＤＮにパルス信号が出力さ
れた場合には、出力Ｖｃｐの電位を低電位側にシフトす
る。
【００３２】Ｖｃｐの電位が高電位側にシフトされる
と、ＣＫＤの遅延時間が小さくなり、センスアンプ活性
化信号ＳＣの位相が進む。逆にＶｃｐの電位が低電位側
にシフトされると、ＣＫＤの遅延時間が大きくなり、セ
ンスアンプ活性化信号ＳＣの位相が遅れる。以上の動作
により、センスアンプ活性化信号ＳＣのタイミングは、
ダミービット線ＢＬＤ，ＢＲＤにダミーメモリセルの情
報が出力されるタイミングとほぼ同じ所に安定する。
と、ＣＫＤの遅延時間が小さくなり、センスアンプ活性
化信号ＳＣの位相が進む。逆にＶｃｐの電位が低電位側
にシフトされると、ＣＫＤの遅延時間が大きくなり、セ
ンスアンプ活性化信号ＳＣの位相が遅れる。以上の動作
により、センスアンプ活性化信号ＳＣのタイミングは、
ダミービット線ＢＬＤ，ＢＲＤにダミーメモリセルの情
報が出力されるタイミングとほぼ同じ所に安定する。
【００３３】図８は本発明の第７の実施例であり、第４
の実施例で示した構成図を具体的に実現する場合の回路
構成を示している。なお、本例では、第４の実施例で、
ライトアンプコントロール回路の出力信号のパルス幅
と、メモリセルの書き込み可能最小パルス幅の差をほぼ
零にする場合の例について述べる。
の実施例で示した構成図を具体的に実現する場合の回路
構成を示している。なお、本例では、第４の実施例で、
ライトアンプコントロール回路の出力信号のパルス幅
と、メモリセルの書き込み可能最小パルス幅の差をほぼ
零にする場合の例について述べる。
【００３４】情報を記憶するメモリセルＭＣ０〜ＭＣｎ
が複数、アレイ上に配置され、その縦方向にビット線対
ＢＬ１，ＢＲ１が、横方向にワード線Ｗ０〜Ｗｎが配置
されてメモリセルに接続されている。ワード線はデコー
ダＸＤＥＣに接続され、デコーダの入力アドレスＡＤＲ
に対応した１本が選択されるようになっている。ビット
線対ＢＬ１，ＢＲ１にはライトアンプＷＡ０が接続さ
れ、ライトアンプＷＡ０には、書き込みデータＤＩ０，
ライトイネーブル信号ＷＥ０，書き込み制御信号ＩＣＫ
が入力されている。
が複数、アレイ上に配置され、その縦方向にビット線対
ＢＬ１，ＢＲ１が、横方向にワード線Ｗ０〜Ｗｎが配置
されてメモリセルに接続されている。ワード線はデコー
ダＸＤＥＣに接続され、デコーダの入力アドレスＡＤＲ
に対応した１本が選択されるようになっている。ビット
線対ＢＬ１，ＢＲ１にはライトアンプＷＡ０が接続さ
れ、ライトアンプＷＡ０には、書き込みデータＤＩ０，
ライトイネーブル信号ＷＥ０，書き込み制御信号ＩＣＫ
が入力されている。
【００３５】書き込み時には、デコーダによりアドレス
に応じたメモリセルを選択し、ライトアンプＷＡ０によ
り書き込みデータＤＩ０のデータを書き込む。書き込み
制御信号ＩＣＫは、クロック信号ＣＫと、クロック信号
ＣＫが遅延段ＣＫＤを通った信号のＮＯＲをとることに
より作成し、書き込みパルス幅を細くしている。この
時、書き込み制御信号ＩＣＫのパルス幅は、遅延段ＣＫ
Ｄの遅延時間になる。
に応じたメモリセルを選択し、ライトアンプＷＡ０によ
り書き込みデータＤＩ０のデータを書き込む。書き込み
制御信号ＩＣＫは、クロック信号ＣＫと、クロック信号
ＣＫが遅延段ＣＫＤを通った信号のＮＯＲをとることに
より作成し、書き込みパルス幅を細くしている。この
時、書き込み制御信号ＩＣＫのパルス幅は、遅延段ＣＫ
Ｄの遅延時間になる。
【００３６】ダミーメモリセルＤＭ０〜ＤＭｎは、入出
力を二つ設けたデュアルポートになっており、書き込み
用のビット線対ＢＬＤ２，ＢＲＤ２と、書き込み終了検
出用のビット線対ＢＬＤ１，ＢＲＤ１が接続されてい
る。ＢＬＤ２とＢＲＤ２にはダミーライトアンプＷＡＤ
を接続し、ＢＬＤ１とＢＲＤ１は入力切り換えセンスア
ンプＣＴＡに入力される。ダミーライトアンプＷＡＤと
入力切り換えセンスアンプＣＴＡには、カウンタ回路Ｃ
ＯＮＴにより、クロック信号の２倍の周期の信号ＨＣＫ
が入力される。これより、ダミーメモリセルには、１周
期ごとに逆の情報が書き込まれる。
力を二つ設けたデュアルポートになっており、書き込み
用のビット線対ＢＬＤ２，ＢＲＤ２と、書き込み終了検
出用のビット線対ＢＬＤ１，ＢＲＤ１が接続されてい
る。ＢＬＤ２とＢＲＤ２にはダミーライトアンプＷＡＤ
を接続し、ＢＬＤ１とＢＲＤ１は入力切り換えセンスア
ンプＣＴＡに入力される。ダミーライトアンプＷＡＤと
入力切り換えセンスアンプＣＴＡには、カウンタ回路Ｃ
ＯＮＴにより、クロック信号の２倍の周期の信号ＨＣＫ
が入力される。これより、ダミーメモリセルには、１周
期ごとに逆の情報が書き込まれる。
【００３７】また、入力切り換えセンスアンプＣＴＡ
は、信号ＨＣＫにより入力を切り換えるため、書き込み
終了を検出した際の信号の切り換わり方向が一定にな
る。入力切り換えセンスアンプＣＴＡと同じ特性を持っ
たセンスアンプＤＡを配置し、書き込み制御信号ＩＣＫ
を入力する。この出力ＳＯ１と、入力切り換えセンスア
ンプＣＴＡの出力ＳＯＤは、位相比較器ＰＦＤに入力さ
れる。
は、信号ＨＣＫにより入力を切り換えるため、書き込み
終了を検出した際の信号の切り換わり方向が一定にな
る。入力切り換えセンスアンプＣＴＡと同じ特性を持っ
たセンスアンプＤＡを配置し、書き込み制御信号ＩＣＫ
を入力する。この出力ＳＯ１と、入力切り換えセンスア
ンプＣＴＡの出力ＳＯＤは、位相比較器ＰＦＤに入力さ
れる。
【００３８】この時、ＰＦＤは、書き込み制御信号のパ
ルスの書き込み終了側のエッジに対応するセンスアンプ
ＤＡの出力と、入力切り換えセンスアンプＣＴＡの出力
であるダミーメモリセルの書き込み終了信号の位相を比
較し、チャージポンプＣＰを制御する。
ルスの書き込み終了側のエッジに対応するセンスアンプ
ＤＡの出力と、入力切り換えセンスアンプＣＴＡの出力
であるダミーメモリセルの書き込み終了信号の位相を比
較し、チャージポンプＣＰを制御する。
【００３９】チャージポンプＣＰは、位相比較器の出力
に応じて、書き込み制御信号ＩＣＫのパルス幅が変化す
るよう遅延段ＣＫＤの遅延時間を制御する。以上の動作
により、書き込み制御信号ＩＣＫのパルス幅は、書き込
み開始からダミーメモリセルに書き込みが終了するまで
の時間とほぼ同じ値に補償される。つまり、書き込み制
御信号ＩＣＫのパルス幅は、書き込み可能最小パルス幅
に補償される。
に応じて、書き込み制御信号ＩＣＫのパルス幅が変化す
るよう遅延段ＣＫＤの遅延時間を制御する。以上の動作
により、書き込み制御信号ＩＣＫのパルス幅は、書き込
み開始からダミーメモリセルに書き込みが終了するまで
の時間とほぼ同じ値に補償される。つまり、書き込み制
御信号ＩＣＫのパルス幅は、書き込み可能最小パルス幅
に補償される。
【００４０】図９は本発明の第８の実施例であり、本発
明の実施例６のダミーメモリセルＭＤ０を実現する回路
例である。二つのインバータと二つのトランスファーMO
Sで構成されたスタティック形のメモリセルにおいて、
二つインバータのゲ−ト入力を一つはＶＳＳに、もう一
方はＶＤＤに接続し、メモリセルに記憶する情報を常に
一定にしている。
明の実施例６のダミーメモリセルＭＤ０を実現する回路
例である。二つのインバータと二つのトランスファーMO
Sで構成されたスタティック形のメモリセルにおいて、
二つインバータのゲ−ト入力を一つはＶＳＳに、もう一
方はＶＤＤに接続し、メモリセルに記憶する情報を常に
一定にしている。
【００４１】図１０は本発明の第９の実施例であり、本
発明の実施例７のダミーメモリセルＤＭ０を実現する回
路例を示す図である。二つのインバータと二つのトラン
スファーＭＯＳで構成されたスタティック形のメモリセ
ルにおいて、トランスファーＭＯＳをもう１組配置し、
ビット線を書き込み用のビット線対ＢＬＤ２，ＢＲＤ２
と、書き込み終了を検出するためのビット線対ＢＬＤ
１，ＢＲＤ１に分けることにより、書き込みと書き込み
終了検出を同時に行えるようにしている。
発明の実施例７のダミーメモリセルＤＭ０を実現する回
路例を示す図である。二つのインバータと二つのトラン
スファーＭＯＳで構成されたスタティック形のメモリセ
ルにおいて、トランスファーＭＯＳをもう１組配置し、
ビット線を書き込み用のビット線対ＢＬＤ２，ＢＲＤ２
と、書き込み終了を検出するためのビット線対ＢＬＤ
１，ＢＲＤ１に分けることにより、書き込みと書き込み
終了検出を同時に行えるようにしている。
【００４２】図１１は本発明の第１０の実施例であり、
本発明の実施例６または７の位相比較器ＰＦＤを実現す
る回路図である。出力ＵＰ，ＤＮのパルス信号の立上り
タイミングは入力ＳＯ１と入力ＳＯＤの立下りタイミン
グにより決定し、出力ＵＰ，ＤＮのパルス信号の立下り
タイミングは、入力ＳＯ１と入力ＳＯＤの遅い方の立下
りタイミングで決定するようにしている。これより、入
力ＳＯ１の位相が入力ＳＯＤに対して遅い場合には、出
力ＤＮにその位相差分の幅を持ったパルス信号が出力さ
れる。逆の場合には出力ＵＰに、入力信号間の位相差分
の幅を持ったパルス信号が出力される。
本発明の実施例６または７の位相比較器ＰＦＤを実現す
る回路図である。出力ＵＰ，ＤＮのパルス信号の立上り
タイミングは入力ＳＯ１と入力ＳＯＤの立下りタイミン
グにより決定し、出力ＵＰ，ＤＮのパルス信号の立下り
タイミングは、入力ＳＯ１と入力ＳＯＤの遅い方の立下
りタイミングで決定するようにしている。これより、入
力ＳＯ１の位相が入力ＳＯＤに対して遅い場合には、出
力ＤＮにその位相差分の幅を持ったパルス信号が出力さ
れる。逆の場合には出力ＵＰに、入力信号間の位相差分
の幅を持ったパルス信号が出力される。
【００４３】図１２は本発明の第１１の実施例であり、
本発明の実施例６または７の位相比較器ＰＦＤを実現す
る回路例を示す図である。実施例１０のＰＦＤで、イン
バータＩＮＶを追加することにより、出力ＵＰ，ＤＮの
立ち上がるタイミングを遅くし、入力の位相差が小さい
ときには動作しないように位相比較器の感度を低下させ
て安定性を高めている。
本発明の実施例６または７の位相比較器ＰＦＤを実現す
る回路例を示す図である。実施例１０のＰＦＤで、イン
バータＩＮＶを追加することにより、出力ＵＰ，ＤＮの
立ち上がるタイミングを遅くし、入力の位相差が小さい
ときには動作しないように位相比較器の感度を低下させ
て安定性を高めている。
【００４４】図１３は本発明の第１２の実施例であり、
本発明の実施例６または７の遅延段ＣＫＤを実現する回
路例を示す図である。インバータが多段接続されている
遅延段において、インバータに直列にｎＭＯＳとｐＭＯ
Ｓを接続し、そのゲート電位をコントロールすることに
よりインバータの遅延時間を変化させる構成になってい
る。
本発明の実施例６または７の遅延段ＣＫＤを実現する回
路例を示す図である。インバータが多段接続されている
遅延段において、インバータに直列にｎＭＯＳとｐＭＯ
Ｓを接続し、そのゲート電位をコントロールすることに
よりインバータの遅延時間を変化させる構成になってい
る。
【００４５】図１４は本発明の第１３の実施例であり、
本発明の実施例６または７のチャージポンプＣＰを実現
する回路図である。ＶＳＳと出力Ｖｃｐ，ＶＤＤと出力
Ｖcpの間にパストランジスタを設け、そのゲート電位に
入力信号ＵＰ，ＤＮが接続されている。ここで、入力Ｕ
Ｐ，ＤＮにパルス信号が入力されるとパストランジスタ
が導通し、出力Ｖｃｐに接続された容量Ｃｃｐの電荷が
充放電される。これより、入力信号ＵＰ，ＤＮに応じて
出力の電位が変化する。なお、本例では、VSSとパスト
ランジスタ，ＶＤＤとパストランジスタの間にＭＯＳを
挿入し、充放電の電流を調節している。
本発明の実施例６または７のチャージポンプＣＰを実現
する回路図である。ＶＳＳと出力Ｖｃｐ，ＶＤＤと出力
Ｖcpの間にパストランジスタを設け、そのゲート電位に
入力信号ＵＰ，ＤＮが接続されている。ここで、入力Ｕ
Ｐ，ＤＮにパルス信号が入力されるとパストランジスタ
が導通し、出力Ｖｃｐに接続された容量Ｃｃｐの電荷が
充放電される。これより、入力信号ＵＰ，ＤＮに応じて
出力の電位が変化する。なお、本例では、VSSとパスト
ランジスタ，ＶＤＤとパストランジスタの間にＭＯＳを
挿入し、充放電の電流を調節している。
【００４６】図１５は本発明の第１４の実施例であり、
本発明の実施例６のＤＡを実現する回路図である。図で
は、一般的に用いられるカレントミラー形のＭＯＳのセ
ンスアンプを用いているが、ダミーメモリセルのデータ
を増幅するだけなのでどのようなアンプでも良い。
本発明の実施例６のＤＡを実現する回路図である。図で
は、一般的に用いられるカレントミラー形のＭＯＳのセ
ンスアンプを用いているが、ダミーメモリセルのデータ
を増幅するだけなのでどのようなアンプでも良い。
【００４７】図１６は本発明の第１５の実施例であり、
本発明の実施例７のＣＴＡを実現する回路例を示す図で
ある。入力ＢＬＤ１とＢＲＤ１とカレントミラー形セン
スアンプの入力の間にパストランジスタを接続し、クロ
ック入力ＨＣＫを切り換えるとセンスアンプの入力の接
続が逆になるようにしている。ここで、クロック入力Ｈ
ＣＫと入力ＢＬＤ１，ＢＲＤ１の切り換わる周期が同じ
場合、入力ＢＬＤ１，ＢＲＤ１の切り換わりによるセン
スアンプの出力の切り換わり方向が一定になる。
本発明の実施例７のＣＴＡを実現する回路例を示す図で
ある。入力ＢＬＤ１とＢＲＤ１とカレントミラー形セン
スアンプの入力の間にパストランジスタを接続し、クロ
ック入力ＨＣＫを切り換えるとセンスアンプの入力の接
続が逆になるようにしている。ここで、クロック入力Ｈ
ＣＫと入力ＢＬＤ１，ＢＲＤ１の切り換わる周期が同じ
場合、入力ＢＬＤ１，ＢＲＤ１の切り換わりによるセン
スアンプの出力の切り換わり方向が一定になる。
【００４８】図１７は本発明の第１６の実施例であり、
本発明の実施例７のカウンタ回路ＣＯＮＴを実現する回
路例を示す図である。二つのＮＡＮＤゲートで構成され
たフリップフロップ２組の入力と出力を、ＮＯＲゲート
とインバータを介してお互いに接続し、片方はクロック
信号ＣＫで、もう片方をクロック信号の相補信号／ＣＫ
で制御し、交互にスルー／ホールド状態を切り換える。
これより、クロックの１周期ごとに内部の保持情報が切
り換えられる。これにより、出力ＨＣＫにはクロック信
号の２倍の周期の信号が発生する。
本発明の実施例７のカウンタ回路ＣＯＮＴを実現する回
路例を示す図である。二つのＮＡＮＤゲートで構成され
たフリップフロップ２組の入力と出力を、ＮＯＲゲート
とインバータを介してお互いに接続し、片方はクロック
信号ＣＫで、もう片方をクロック信号の相補信号／ＣＫ
で制御し、交互にスルー／ホールド状態を切り換える。
これより、クロックの１周期ごとに内部の保持情報が切
り換えられる。これにより、出力ＨＣＫにはクロック信
号の２倍の周期の信号が発生する。
【００４９】図１８は本発明の第１７の実施例であり、
本発明の実施例７のカウンタ回路ＣＯＮＴを実現する回
路例を示す図である。二つのインバータの入力と出力が
お互いに接続され、そのインバータに直列にｎＭＯＳと
ｐＭＯＳを接続して、そのゲートにクロック信号ＣＫと
クロック信号の相補信号／ＣＫを入力した構成になって
いる。この時、クロック信号ＣＫにより、二つのインバ
ータは交互にスルー／ホールド状態に切り換えられるよ
うになっており、クロックの１周期ごとに内部の保持情
報が切り換えられる。これより、出力ＨＣＫにはクロッ
ク信号の２倍の周期の信号が発生する。これは、実施例
１６に比べて回路を構成する部品数が少ない利点があ
る。
本発明の実施例７のカウンタ回路ＣＯＮＴを実現する回
路例を示す図である。二つのインバータの入力と出力が
お互いに接続され、そのインバータに直列にｎＭＯＳと
ｐＭＯＳを接続して、そのゲートにクロック信号ＣＫと
クロック信号の相補信号／ＣＫを入力した構成になって
いる。この時、クロック信号ＣＫにより、二つのインバ
ータは交互にスルー／ホールド状態に切り換えられるよ
うになっており、クロックの１周期ごとに内部の保持情
報が切り換えられる。これより、出力ＨＣＫにはクロッ
ク信号の２倍の周期の信号が発生する。これは、実施例
１６に比べて回路を構成する部品数が少ない利点があ
る。
【００５０】
【発明の効果】本発明によれば、センスアンプ及びライ
トアンプの制御信号に必要なタイミングマージンを低減
できるので、アクセス時間やサイクル時間の短縮ができ
る。
トアンプの制御信号に必要なタイミングマージンを低減
できるので、アクセス時間やサイクル時間の短縮ができ
る。
【図１】本発明の第１の実施例であり、センスアンプの
動作タイミングを補償した半導体メモリのブロック図。
動作タイミングを補償した半導体メモリのブロック図。
【図２】従来の半導体メモリのブロック図。
【図３】本発明の第２の実施例であり、センスアンプの
動作タイミングを補償した半導体メモリのブロック図。
動作タイミングを補償した半導体メモリのブロック図。
【図４】本発明の第３の実施例であり、センスアンプの
動作タイミングを補償した半導体メモリのブロック図。
動作タイミングを補償した半導体メモリのブロック図。
【図５】本発明の第４の実施例であり、最小書き込みパ
ルス幅を補償した半導体メモリのブロック図。
ルス幅を補償した半導体メモリのブロック図。
【図６】本発明の第５の実施例であり、最小書き込みパ
ルス幅を補償した半導体メモリのブロック図。
ルス幅を補償した半導体メモリのブロック図。
【図７】本発明の第６の実施例のブロック図。
【図８】本発明の第７の実施例のブロック図。
【図９】本発明の第８の実施例のブロック図。
【図１０】本発明の第９の実施例の回路図。
【図１１】本発明の第１０の実施例の回路図。
【図１２】本発明の第１１の実施例の回路図。
【図１３】本発明の第１２の実施例の回路図。
【図１４】本発明の第１３の実施例の回路図。
【図１５】本発明の第１４の実施例の回路図。
【図１６】本発明の第１５の実施例の回路図。
【図１７】本発明の第１６の実施例の回路図。
【図１８】本発明の第１７の実施例の回路図。
ＡＤＲ…アドレス信号、ＤＥＣ／ＤＲＶ…デコーダ／ド
ライバ、ＳＡＣＮＴ…センスアンプコントロール回路、
ＳＡ…センスアンプ、MemoryCell…メモリセル、ＲＤ…
メモリセルデータ信号、ＳＣ…センスアンプ活性化信
号、ＤＣ…センスアンプコントロール回路制御信号、Ｄ
ＬＹＣＮＴ…ディレイコントロール回路、DummyCell…
ダミーメモリセル、ＤＲＤ…ダミーメモリセルデータ信
号。
ライバ、ＳＡＣＮＴ…センスアンプコントロール回路、
ＳＡ…センスアンプ、MemoryCell…メモリセル、ＲＤ…
メモリセルデータ信号、ＳＣ…センスアンプ活性化信
号、ＤＣ…センスアンプコントロール回路制御信号、Ｄ
ＬＹＣＮＴ…ディレイコントロール回路、DummyCell…
ダミーメモリセル、ＤＲＤ…ダミーメモリセルデータ信
号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 枢 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山口 邦彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 日下田 恵一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】メモリセル及びセンスアンプと、ある信号
に同期して動作するデコーダ及びセンスアンプコントロ
ール回路よりなる半導体メモリにおいて、ダミーメモリ
セル及びディレイコントロール回路を設け、前記ディレ
イコントロール回路は前記ダミーメモリセルからの出力
信号と前記センスアンプコントロール回路の出力信号の
位相差がある一定値になるように前記センスアンプコン
トロール回路の遅延時間を制御することを特徴とする半
導体メモリ。 - 【請求項２】メモリセル及びセンスアンプと、ある信号
に同期して動作するデコーダ及びセンスアンプコントロ
ール回路よりなる半導体メモリにおいて、ダミーメモリ
セル及びディレイコントロール回路と、前記信号に同期
して動作し、前記ダミーメモリセルを駆動するダミーデ
コーダを設け、前記ディレイコントロール回路は前記ダ
ミーメモリセルからの出力信号と前記センスアンプコン
トロール回路の出力信号の位相差がある一定値になるよ
うに前記センスアンプコントロール回路の遅延時間を制
御することを特徴とする半導体メモリ。 - 【請求項３】メモリセル及びセンスアンプと、ある信号
に同期して動作するデコーダ及びセンスアンプコントロ
ール回路よりなる半導体メモリにおいて、ダミーメモリ
セル及びディレイコントロール回路と、前記信号に同期
して動作するダミーセンスアンプコントロール回路及び
前記ダミーメモリセルを駆動するダミーデコーダを設
け、前記ディレイコントロール回路は前記ダミーメモリ
セルからの出力信号と前記ダミーセンスアンプコントロ
ール回路の出力信号の位相差がある一定値になるように
前記ダミーセンスアンプコントロール回路及び前記セン
スアンプコントロール回路の遅延時間を制御することを
特徴とする半導体メモリ。 - 【請求項４】メモリセル及びライトアンプと、ある信号
に同期して動作するデコーダ及びライトアンプコントロ
ール回路よりなる半導体メモリにおいて、ダミーメモリ
セル及びディレイコントロール回路と、前記ダミーメモ
リセルを駆動するダミーライトアンプを設け、前記ディ
レイコントロール回路は前記ダミーメモリセルの書き込
み可能パルス幅と前記ライトアンプコントロール回路の
出力信号のパルス幅の差がある一定値になるように前記
ライトアンプコントロール回路の遅延時間を制御するこ
とを特徴とする半導体メモリ。 - 【請求項５】メモリセル及びライトアンプと、ある信号
に同期して動作するデコーダ及びライトアンプコントロ
ール回路よりなる半導体メモリにおいて、ダミーメモリ
セル及びディレイコントロール回路及び前記ダミーメモ
リセルを駆動するダミーライトアンプと、前記信号に同
期して動作するダミーライトアンプコントロール回路を
設け、前記ディレイコントロール回路は前記ダミーメモ
リセルの書き込み可能パルス幅と前記ダミーライトアン
プコントロール回路の出力信号のパルス幅の差がある一
定値になるように前記ダミーライトアンプコントロール
回路及び前記ライトアンプコントロール回路の遅延時間
を制御することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30245995A JP3498450B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30245995A JP3498450B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09147574A true JPH09147574A (ja) | 1997-06-06 |
| JP3498450B2 JP3498450B2 (ja) | 2004-02-16 |
Family
ID=17909204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30245995A Expired - Fee Related JP3498450B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3498450B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318570B1 (ko) * | 1998-05-18 | 2001-12-28 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 설계 방법 |
| JP2005222682A (ja) * | 2004-02-06 | 2005-08-18 | Samsung Electronics Co Ltd | 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 |
| US7301840B2 (en) | 2004-12-07 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2013511111A (ja) * | 2009-11-12 | 2013-03-28 | クアルコム，インコーポレイテッド | メモリデバイスを動作させるシステムおよび方法 |
-
1995
- 1995-11-21 JP JP30245995A patent/JP3498450B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318570B1 (ko) * | 1998-05-18 | 2001-12-28 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 설계 방법 |
| JP2005222682A (ja) * | 2004-02-06 | 2005-08-18 | Samsung Electronics Co Ltd | 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 |
| JP4727241B2 (ja) * | 2004-02-06 | 2011-07-20 | 三星電子株式会社 | 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 |
| US7301840B2 (en) | 2004-12-07 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2013511111A (ja) * | 2009-11-12 | 2013-03-28 | クアルコム，インコーポレイテッド | メモリデバイスを動作させるシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3498450B2 (ja) | 2004-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6226215B1 (en) | Semiconductor memory device having reduced data access time and improve speed | |
| JP4339532B2 (ja) | セルフタイミング回路を有するスタティックメモリ | |
| JP3322412B2 (ja) | 半導体メモリ | |
| US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
| EP0657891B1 (en) | Databus architecture for accelerated column access in RAM | |
| EP1614118B1 (en) | Low-voltage sense amplifier and method | |
| JP2875476B2 (ja) | 半導体メモリ装置 | |
| KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
| KR20040004813A (ko) | 워드라인 구동 회로 | |
| JP3542225B2 (ja) | 半導体装置 | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US6154404A (en) | Integrated circuit memory devices having sense amplifier driver circuits therein that improve writing efficiency | |
| KR20000013220A (ko) | 반도체 메모리 장치 | |
| US6909644B2 (en) | Semiconductor memory device | |
| US7184341B2 (en) | Method of data flow control for a high speed memory | |
| JP3498450B2 (ja) | 半導体回路 | |
| US20020021608A1 (en) | Semiconductor memory device | |
| JPH1021688A (ja) | 半導体記憶装置 | |
| US7512019B2 (en) | High speed digital signal input buffer and method using pulsed positive feedback | |
| US7248520B2 (en) | Semiconductor memory and data read method of the same | |
| KR100301820B1 (ko) | 센스 앰프 | |
| JP2008299907A (ja) | 半導体記憶装置 | |
| JPH1097790A (ja) | 半導体記憶装置 | |
| KR100431304B1 (ko) | 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리 | |
| JPH0574145A (ja) | ダイナミツクｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |