JP2007072930A - Ddr−sdramのアクセス制御方法およびその方法を採用した画像処理装置 - Google Patents
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Abstract
【課題】画像処理装置において、DDR−SDRAMを画像メモリとして採用した場合に、画像メモリへのアクセスの高速化や画像メモリから読み出した画像データの処理の高速化が望まれていた。
【解決手段】DDR−SDRAMの記憶領域を、データ格納領域41とテーブル格納領域42とに分ける。テーブル格納領域42のテーブル情報に、モジュールに対し、アクセスしたデータの処理方法を、レジスタ設定として記憶させておく。モジュールは、アクセスしたデータ格納領域41のデータを、レジスタ設定により設定された処理方法に従って処理する。これにより、CPUからモジュールがセットされているASICへの通信回数が減り、通信の負担が軽減される。また、データの処理速度の高速化が図れる。
【選択図】 図3
【解決手段】DDR−SDRAMの記憶領域を、データ格納領域41とテーブル格納領域42とに分ける。テーブル格納領域42のテーブル情報に、モジュールに対し、アクセスしたデータの処理方法を、レジスタ設定として記憶させておく。モジュールは、アクセスしたデータ格納領域41のデータを、レジスタ設定により設定された処理方法に従って処理する。これにより、CPUからモジュールがセットされているASICへの通信回数が減り、通信の負担が軽減される。また、データの処理速度の高速化が図れる。
【選択図】 図3
Description
この発明は、DDR−SDRAMのアクセス制御方法およびそのアクセス制御方法が採用された画像処理装置に関する。
読み取った画像データに種々の処理をし、複写画像を出力する画像処理装置として、デジタルカラー複写機が公知である。かかるデジタルカラー複写機では、処理すべき画像データ量が多く、処理の高速化が必要である。
画像データの処理の高速化を実現するため、近年のデジタルカラー複写機には、画像データのメモリとして、DDR−SDRAMが採用されている。DDR−SDRAMとは、「Double Data Rate Synchronous Dynamic Random-Access Memory 」の略称であり、SDRAMの改良版である。DDR−SDRAMは、クロックの立ち上がりと立ち下がりの両方のタイミングを使うことで、従来の2倍の転送速度を実現したメモリである。従来のSDRAMが、1クロックで1つのデータを転送するのに対し、DDR−SDRAMは、2つのデータ転送ができる。たとえば、メモリバスが100MHzで動作しているときは、従来のSDRAMが200MHzで動作しているときとほぼ同じ転送速度になる。
画像データの処理の高速化を実現するため、近年のデジタルカラー複写機には、画像データのメモリとして、DDR−SDRAMが採用されている。DDR−SDRAMとは、「Double Data Rate Synchronous Dynamic Random-Access Memory 」の略称であり、SDRAMの改良版である。DDR−SDRAMは、クロックの立ち上がりと立ち下がりの両方のタイミングを使うことで、従来の2倍の転送速度を実現したメモリである。従来のSDRAMが、1クロックで1つのデータを転送するのに対し、DDR−SDRAMは、2つのデータ転送ができる。たとえば、メモリバスが100MHzで動作しているときは、従来のSDRAMが200MHzで動作しているときとほぼ同じ転送速度になる。
DDR−SDRAMのアクセスは、画像処理装置では、専用のASIC(Application Specific Integrated Circuit :注文設計による特定用途向けのIC)により行われる。画像処理装置において、DDR−SDRAMを画像メモリとして採用した場合、ASICのモジュールによって、DDR−SDRAMのアクセスおよびデータ処理が適正にできれば、画像処理装置全体の制御を管理するCPUのASICへの介在が少なくなり、処理の高速化が実現できる。
なお、データの転送自体の高速化の方法としては、たとえば特許文献1に記載のパケット転送方法が存在する。
特開2003−289315号公報
画像処理装置において、DDR−SDRAMを画像メモリとして採用した場合に、画像メモリへのアクセスの高速化や画像メモリから読み出した画像データの処理の高速化および適正化には、改善の余地が十分にあった。
この発明は、ASICのモジュールによるDDR−SDRAMへのアクセス処理の方法の改良を提案するものである。
この発明は、ASICのモジュールによるDDR−SDRAMへのアクセス処理の方法の改良を提案するものである。
この発明は、DDR−SDRAMを画像メモリとして採用した場合に、CPUの介在を少なくして、ASICによりDDR−SDRAMのアクセス制御を行い、画像データを高速で適切に処理できる方法を提供することを主たる目的とする。
また、この発明は、DDR−SDRAMにおける記憶領域から無駄な領域を少なくして、有効利用を図ることのできるアクセス制御方法を提供することを他の目的とする。
また、この発明は、DDR−SDRAMにおける記憶領域から無駄な領域を少なくして、有効利用を図ることのできるアクセス制御方法を提供することを他の目的とする。
請求項1記載の発明は、DDR−SDRAMの記憶領域を、データ格納領域とテーブル格納領域とに分け、モジュールによってデータ格納領域をアクセスし、データをライト/リードしたい場合、モジュールは、まず、テーブル格納領域をアクセスしてテーブル情報を読み出し、モジュールは、テーブル情報からアクセスするデータ格納領域のアドレスおよびデータサイズを入手し、モジュールは、入手したデータ格納領域のアドレスに対してアクセスする方法であって、前記テーブル情報に、モジュールに対し、アクセスしたデータの処理方法を、レジスタ設定として記憶させておき、前記モジュールは、アクセスしたデータ格納領域のデータを、前記レジスタ設定により設定された処理方法に従って処理することを特徴とする、DDR−SDRAMのアクセス制御方法である。
請求項2記載の発明は、前記モジュールは、ASICにセットされており、前記モジュールには、前記テーブル格納領域を示すアドレスが予めセットされていて、起動により、自動的に前記テーブル格納領域のセットされたアドレスをアクセスすることを特徴とする、請求項1記載のDDR−SDRAMのアクセス制御方法である。
請求項3記載の発明は、前記DDR−SDRAMを画像データ記憶用メモリとして用い、前記アクセス制御方法が画像データ処理時に使用されることを特徴とする、請求項1または2記載の方法を採用した画像処理装置である。
請求項3記載の発明は、前記DDR−SDRAMを画像データ記憶用メモリとして用い、前記アクセス制御方法が画像データ処理時に使用されることを特徴とする、請求項1または2記載の方法を採用した画像処理装置である。
この発明によれば、テーブル格納領域のテーブル情報には、アクセスしたデータの処理方法が、レジスタ設定として記憶されている。
通常、DDR−SDRAMへのアクセスは、バースト(256bit)単位であるため、テーブル情報には、記憶領域の全てが使用されているわけではなく、未使用の領域(User bit)が存在するのが普通である。この未使用の領域を利用して、この発明では、アクセスしたデータの処理方法が、レジスタ設定として記憶されている。
通常、DDR−SDRAMへのアクセスは、バースト(256bit)単位であるため、テーブル情報には、記憶領域の全てが使用されているわけではなく、未使用の領域(User bit)が存在するのが普通である。この未使用の領域を利用して、この発明では、アクセスしたデータの処理方法が、レジスタ設定として記憶されている。
このため、モジュールは、データ格納領域をアクセスしてテーブル情報を読み出したとき、レジスタ設定も読み出すので、モジュールには、読み出したレジスタ設定により、データの処理方法が設定される。
それゆえ、アクセスしたデータ格納領域のデータを、レジスタ設定により設定された処理方法に従って処理することができる。つまり、モジュールに対するレジスタ設定が、テーブル情報取得以降でも問題のない設定であれば、モジュールに対するレジスタ設定を、モジュールのテーブル情報へのアクセスに基づいて行うことができる。このため、CPUからモジュールが格納されているASICへの通信を行う必要がなくなり、CPUからASICへの通信の負担が軽減できる。
それゆえ、アクセスしたデータ格納領域のデータを、レジスタ設定により設定された処理方法に従って処理することができる。つまり、モジュールに対するレジスタ設定が、テーブル情報取得以降でも問題のない設定であれば、モジュールに対するレジスタ設定を、モジュールのテーブル情報へのアクセスに基づいて行うことができる。このため、CPUからモジュールが格納されているASICへの通信を行う必要がなくなり、CPUからASICへの通信の負担が軽減できる。
以下には、図面を参照して、この発明の具体的な実施形態について説明をする。
図1は、この発明の一実施形態に係る画像処理装置の制御回路の構成を示す簡易なブロック図である。図1を参照して、画像処理装置には、CPU1、スキャナ2、画像形成エンジン3、画像データ記憶用メモリとしてのDDR−SDRAM4、およびASIC5が備えられている。
図1は、この発明の一実施形態に係る画像処理装置の制御回路の構成を示す簡易なブロック図である。図1を参照して、画像処理装置には、CPU1、スキャナ2、画像形成エンジン3、画像データ記憶用メモリとしてのDDR−SDRAM4、およびASIC5が備えられている。
DDR−SDRAM4の記憶領域は、データ格納領域41およびテーブル格納領域42に区画されている。ASIC5がデータ格納領域41にデータをライト/リードしたい場合は、まず、テーブル格納領域42に準備されたテーブルの情報を読むことにより、テーブル格納領域41内のアクセスするアドレスや、データサイズ等がわかる構成とされている。
図2に、テーブル格納領域42に記憶されているテーブル42Aの一例を示す。DDR−SDRAM4へのアクセスは、バースト(256bit)単位であるため、1つのテーブル42Aは、基本的には32bit×8の容量により構成されている。そして、このテーブル42Aには、リードするときの開始アドレスである「Source Address」、ライトするときの開始アドレスである「Destination Address」、データサイズを表わす「Size」、テーブルのアドレスを表わす「Next Decriptor Address」(このテーブルのアドレスは、データがデータ格納領域に分散して記憶されている場合に、そのデータを読み出すために必要な次のテーブルを知らせるためのアドレスである。)、制御情報が記憶された「Control」(この制御情報とは、次のテーブルがあるか否か、テーブルを使い終わったときに、CPUに報告をするか否かといった情報である。)、予備領域として予約された「Reserved」等が含まれている。
テーブル42Aには、以上の情報が記憶されているが、テーブル42Aには、これら情報記憶に使用している領域以外に、未使用領域(User bit)が存在する。User bitは、テーブル42Aをアクセスするときに、使用することがなくてもアクセスする必要があり、いわば、DDR−SDRAM4の領域を無駄使いしていることになる。 そこで、この実施形態では、テーブル42Aにおける未使用領域、すなわちUser vitを有効活用し、モジュールに対し、アクセスしたデータの処理方法をレジスタ設定として記憶させておく。それにより、モジュールは、アクセスしたデータ格納領域のデータを、レジスタ設定により設定された処理方法に従って処理することができる。
図1に戻って、ASIC5には、多数のモジュール(独立して扱えるソフトウェアやハードウェアのまとまり)がセットされている。このモジュールが、DDR−SDRAM4のテーブル格納領域42を、まずリードアクセスするのであるが、テーブル42Aは、アクセスするモジュール専用のもので、他のモジュールと使い回すことはない。つまり、同時に同一領域への複数アクセスは発生しない。そのため、モジュールからアクセスされるテーブル42Aに、そのモジュール専用のデータを格納しておき、アクセス時にその専用データをモジュールに受け渡すようにすれば、モジュールがセットされたASIC5に対し、たとえばCPU1が制御コマンドを与えるためにアクセスする回数を減らすことができる。また、テーブル42Aの未使用領域を有効に活用することができる。
この実施形態では、テーブル42Aの未使用領域であるUser bitに、このテーブル42Aをアクセスするモジュールに対するレジスタ設定(動作設定)がセットされている。よって、モジュールは、テーブル42Aからデータ格納領域41へのアクセスに必要なアドレスやデータサイズ等の情報を取得すると同時に、レジスタ設定が可能である。テーブルデータによってデータ格納領域41のアドレスを得たモジュールは、データ格納領域41をたとえばリードアクセスし、そのアドレスに記憶された処理データを読み出し、レジスタ設定に従ってデータの処理を行う。
図3は、ASIC5にセットされたモジュールとDDR−SDRAM4との間の動作を表わすフローチャートである。図3の流れに従って、図1におけるASIC5によるDDR−SDRAM4のアクセス制御の動作について説明をする。
CPU1は、DDR−SDRAM4のデータ格納領域41に処理するデータをセットする(ステップS1)。また、データ格納領域41におけるデータのアドレス、サイズを指し示したテーブルを、テーブル格納領域42にセットする。このとき、テーブル42A内の空き領域(User bit)にレジスタ値をセットしておく(ステップS2)。
CPU1は、DDR−SDRAM4のデータ格納領域41に処理するデータをセットする(ステップS1)。また、データ格納領域41におけるデータのアドレス、サイズを指し示したテーブルを、テーブル格納領域42にセットする。このとき、テーブル42A内の空き領域(User bit)にレジスタ値をセットしておく(ステップS2)。
次いで、これから起動させるASIC5内のモジュール(Aとする)に、テーブル格納領域42を指し示すアドレスをセットする(ステップS3)。
そして、ASIC5のモジュールAを起動させると、モジュールAは自動的にテーブル格納領域42にアクセスし、テーブル42Aのデータを取得する。このとき、同時に、テーブル42A内のレジスタ値も取得している(ステップS4)。
そして、ASIC5のモジュールAを起動させると、モジュールAは自動的にテーブル格納領域42にアクセスし、テーブル42Aのデータを取得する。このとき、同時に、テーブル42A内のレジスタ値も取得している(ステップS4)。
そして、取得したテーブル42Aのデータより、データ格納領域のアドレスおよびデータサイズを知ることができるので、モジュールAは、データ格納領域41をアクセスし、処理データを読み出す。また、データ格納領域41へのアクセス中に、モジュールAは、取得したレジスタ値をモジュールA内にセットし、動作モード等を決定する(ステップS5)。
そして、データ格納領域41から読み出した処理データに対して、セットしたレジスタ値によって決定したモード、たとえばデータを圧縮するというモードに基づき、データ処理を実行する(ステップS6)。
以上により、CPU1からASIC5への通信回数が減り、通信の負担が軽減される。また、DDR−SDRAM4の領域、特にテーブル格納領域42における未使用領域を減らし、DDR−SDRAM4の領域を有効活用できる。
以上により、CPU1からASIC5への通信回数が減り、通信の負担が軽減される。また、DDR−SDRAM4の領域、特にテーブル格納領域42における未使用領域を減らし、DDR−SDRAM4の領域を有効活用できる。
この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
4 DDR−SDRAM
5 ASIC
41 データ格納領域
42 テーブル格納領域
42A テーブル
5 ASIC
41 データ格納領域
42 テーブル格納領域
42A テーブル
Claims (3)
- DDR−SDRAMの記憶領域を、データ格納領域とテーブル格納領域とに分け、
モジュールによってデータ格納領域をアクセスし、データをライト/リードしたい場合、
モジュールは、まず、テーブル格納領域をアクセスしてテーブル情報を読み出し、
モジュールは、テーブル情報からアクセスするデータ格納領域のアドレスおよびデータサイズを入手し、
モジュールは、入手したデータ格納領域のアドレスに対してアクセスする方法であって、
前記テーブル情報に、モジュールに対し、アクセスしたデータの処理方法を、レジスタ設定として記憶させておき、
前記モジュールは、アクセスしたデータ格納領域のデータを、前記レジスタ設定により設定された処理方法に従って処理することを特徴とする、DDR−SDRAMのアクセス制御方法。 - 前記モジュールは、ASICにセットされており、
前記モジュールには、前記テーブル格納領域を示すアドレスが予めセットされていて、起動により、自動的に前記テーブル格納領域のセットされたアドレスをアクセスすることを特徴とする、請求項1記載のDDR−SDRAMのアクセス制御方法。 - 前記DDR−SDRAMを画像データ記憶用メモリとして用い、
前記アクセス制御方法が画像データ処理時に使用されることを特徴とする、請求項1または2記載の方法を採用した画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005261694A JP2007072930A (ja) | 2005-09-09 | 2005-09-09 | Ddr−sdramのアクセス制御方法およびその方法を採用した画像処理装置 |
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Family
ID=37934295
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Country | Link |
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JP (1) | JP2007072930A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10579318B1 (en) | 2018-12-31 | 2020-03-03 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
US10614001B1 (en) | 2018-12-31 | 2020-04-07 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
US10764455B2 (en) | 2018-12-31 | 2020-09-01 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
US10922038B2 (en) | 2018-12-31 | 2021-02-16 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
US11010114B2 (en) | 2018-12-31 | 2021-05-18 | Kyocera Document Solutions Inc. | Read/write direction-based memory bank control for imaging |
-
2005
- 2005-09-09 JP JP2005261694A patent/JP2007072930A/ja not_active Withdrawn
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Date | Code | Title | Description |
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A761 | Written withdrawal of application |
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