JP2005157958A - 半導体集積回路装置及びこれを用いた電子機器 - Google Patents

Abstract

【課題】本発明は、データアクセス効率の向上とチップ面積の縮小並びに消費電力の低減をともに実現することが可能な半導体集積回路装置及びこれを用いた電子機器を提供することを目的とする。
【解決手段】本発明に係るＬＳＩ１０は、メモリ３０から読み出したバーストデータの前半部分のみを所定ライン分だけ格納するキャッシュ１１と、当該バーストデータの後半部分を１ライン分だけ格納するレジスタ１２と、を有して成り、所望バーストデータの前半部分がキャッシュ１１に格納されている場合には、キャッシュ１１から当該前半部分を読み出している間に、メモリ３０からその後半部分を並行して読み出してレジスタ１２に格納し、キャッシュ１１の前半バーストデータにレジスタ１２の後半バーストデータを付け加えてＣＰＵ２０に送出する構成としている。
【選択図】 図１

Description

データアクセスの効率化を図るためにデータを一時的に格納しておくキャッシュを有して成る半導体集積回路装置に関するものであり、特に、上記キャッシュの記憶容量削減に関する技術である。

近年、カスタムＩＣ［Integrated Circuit］やＡＳＩＣ［Application Specific IC］等の半導体集積回路装置には、一度に多量のデータを短時間で処理できる速度が求められる。メモリアクセスにかかる時間は処理速度に大きく影響するため、処理速度を短縮するには大容量のキャッシュ（データやコードに対するアクセスの局所性、すなわち、「あるデータがアクセスされたら、そのデータが再びアクセスされる可能性が高い」という前提の下、一度読み出されたデータを一時的に格納しておくためのメモリ領域）を持つのが一般的である（例えば、特許文献１〜３を参照）。

図２は半導体集積回路装置の一従来例を示すブロック図である。本図に示すように、従来の半導体集積回路装置１００は、中央演算処理装置２００とメインメモリ３００との間に高速なキャッシュ１０１を備えて成り、メインメモリ３００から読み出したデータをキャッシュ１０１に蓄えておく構成とされている。例えば、データ幅：32［Byte/line］、データ行数：2,000［line］のキャッシュ１０１を内蔵して成るＬＳＩ１００であれば、64［kByte］のデータを処理することができる。
特開２００３−１３１９３９号公報 特開平１０−３０１８５１号公報 特開平９−１９８３０５号公報

確かに、上記構成から成る半導体集積回路装置１００であれば、キャッシュ１０１を用いることで、中央演算処理装置２００とメインメモリ３００との間におけるデータアクセスを効率化することが可能である。なお、一般に、キャッシュ１０１の記憶容量を増大するほど、データアクセスの効率化を追求することができる。

一方、上記構成から成る半導体集積回路装置１００には、データアクセスの効率向上だけでなく、チップ面積の縮小や消費電力の低減も求められている。ここで、半導体集積回路装置１００内におけるキャッシュ１０１の占有面積は非常に大きく、また、消費電力についてもその占める割合は非常に大きい。そのため、チップ面積の縮小や消費電力の低減を図るためには、キャッシュ１０１のメモリセルを縮小すべく、その記憶容量を削減することが効果的であると言える。しかしながら、図３に示すように、単にキャッシュ１０１のデータ行数を減らして記憶容量を削減した構成（データ幅：32［Byte/line］、データ行数：1,000［line］、記憶容量：32［kByte］）では、当然にキャッシュ１０１のデータ処理能力が半減してしまうため、チップ面積縮小や消費電力低減については有効である反面、データアクセスの効率化を図ることができなくなってしまう、という課題があった。

このように、上記構成から成る半導体集積回路装置１００では、データアクセスの効率向上とチップ面積の縮小並びに消費電力の低減が互いにトレードオフの関係にあるため、双方を同時に満足することができなかった。

本発明は、上記の問題点に鑑み、データアクセス効率の向上とチップ面積の縮小並びに消費電力の低減をともに実現することが可能な半導体集積回路装置及びこれを用いた電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体集積回路装置は、先頭アドレスに続く１ライン分のバーストデータをまとめて転送する機能を備えた中央演算処理装置とメモリとの間に設置され、前記メモリから読み出されたバーストデータの前半部分のみを所定ライン分だけ格納し得る記憶容量を有する第１記憶部と、前記バーストデータの後半部分を１ライン分だけ格納し得る記憶容量を有する第２記憶部と、第１記憶部の格納内容に基づいて前記中央演算処理装置から指示された先頭アドレスの変換処理を行うアドレス変換部と、を有して成り、所望のバーストデータの前半部分が第１記憶部に格納されている場合には、第１記憶部からバーストデータの前半部分を読み出している間に、前記メモリから当該バーストデータの後半部分を並行して読み出して第２記憶部に格納し、第１記憶部から読み出された前記バーストデータの前半部分に付け加えて、第２記憶部に格納された当該バーストデータの後半部分を前記中央演算処理装置に送出する構成としている。

なお、上記の構成から成る半導体集積回路装置において、第１、第２記憶部の記憶容量は、第１記憶部からバーストデータの前半部分が読み出されている間に、当該バーストデータの後半部分を第２記憶部に格納し終えることができる範囲で設定するとよい。

また、本発明に係る電子機器は、前記中央演算処理装置と、前記メモリと、上記構成から成る半導体集積回路装置と、を有して成る構成としている。

本発明に係る半導体集積回路装置及びこれを用いた電子機器であれば、データアクセス効率の向上とチップ面積の縮小及び消費電力の低減をともに実現することが可能となる。

図１は本発明に係る半導体集積回路装置（以下、ＬＳＩ［Large Scale Integration］と呼ぶ）の一実施形態を示すブロック図である。本図に示す通り、本実施形態のＬＳＩ１０は、従来構成（図２を参照）と同様、中央演算処理装置２０（以下、ＣＰＵ［Central Processing Unit］２０と呼ぶ）とメインメモリであるＳＤＲＡＭ［Synchronous Dynamic Random Access Memory］３０との間に高速なキャッシュ１１を備えて成り、ＳＤＲＡＭ３０から読み出したデータをキャッシュ１１に蓄えておく構成とされている。

ここで、ＣＰＵ２０は、メモリバスが一定周期のクロック周波数に同期して動作するＳＤＲＡＭ３０の高速データ転送性能を活かすべく、データの開始位置（先頭アドレス）だけを指定してまとまった量のデータをバースト転送する機能を備えている。

本実施形態のＬＳＩ１０は、ＳＤＲＡＭ３０から連続するデータを高速でリードする場合に、ＣＰＵ２０で上記バースト転送が行われることに着目し、先頭アドレスにアクセスがあれば、必ず当該アドレスに続く１ライン分（本実施形態では32［Byte/line］）のデータがまとめてリードされることに鑑みて為されたものである。

具体的に述べると、本実施形態のＬＳＩ１０は、キャッシュ１１からのデータ読出速度とＳＤＲＡＭ３０からのデータ読出速度が同一であるという前提の下、キャッシュ１１のデータ幅が従来構成（データ幅：32［Byte/line］）に比べて半減されるとともに（データ幅：16［Byte/line］）、ＳＤＲＡＭ３０から読み出したデータが一時的に格納されるレジスタ１２（データ幅：16［Byte/line］、データ行数：1［line］）と、キャッシュ１１の格納内容に基づいてＣＰＵ２０から指示されたアドレスの変換処理を行うアドレス変換部１３と、が新たに追加された構成とされている。

上記構成から成るＬＳＩ１０の動作について詳細な説明を行う。ＳＤＲＡＭ３０のバーストリードに際し、ＣＰＵ２０からＬＳＩ１０に対して所定アドレスへのアクセス指示が為されると、ＬＳＩ１０のアドレス変換部１３では、当該アドレスを先頭アドレスとするバーストデータ（実際には、32[Byte/line]のバーストデータのうち、前半16[Byte/line]のみ）がキャッシュ１１に格納されているか否かの判定が行われる。

ここで、該当するバーストデータの前半部分がキャッシュ１１に格納されていないと判定された場合、ＳＤＲＡＭ３０には、ＣＰＵ２０から指示されたアドレスがそのまま伝えられ、当該アドレスを先頭アドレスとするバーストデータ（32［Byte/line］）の読み出しが行われる。なお、読み出されたバーストデータは、キャッシュ１１を経由してＣＰＵ２０に送られる際、その前半部分16［Byte/line］のみがキャッシュ１１に格納される。

一方、該当するバーストデータの前半部分がキャッシュ１１に格納されていると判定された場合、ＳＤＲＡＭ３０には、ＣＰＵ２０から指示されたアドレスではなく、該当するバーストデータの後半部分を読み出すためのアドレスが伝えられ、キャッシュ１１からバーストデータの前半部分が読み出されている間に、ＳＤＲＡＭ３０から当該バーストデータの後半部分が並行して読み出される。なお、ＳＤＲＡＭ３０から読み出されたバーストデータの後半部分16［Byte/line］は、一旦レジスタ１２に格納された後、キャッシュ１１から読み出されたバーストデータの前半部分に付け加えてＣＰＵ２０に送出される。

上記のように、本実施形態のＬＳＩ１０は、所望バーストデータの前半部分がキャッシュ１１に格納されている場合には、キャッシュ１１からバーストデータの前半部分を読み出している間に、ＳＤＲＡＭ３０から当該バーストデータの後半部分を並行して読み出してレジスタ１２に格納し、キャッシュ１１から読み出されたバーストデータの前半部分に付け加えて、レジスタ１２に格納された当該バーストデータの後半部分をＣＰＵ２０に送出する構成としている。

このような構成とすることにより、キャッシュ１１の記憶容量を従来の半分に削減しても、ＣＰＵ２０では、全てのバーストデータをキャッシュ１１に格納していた従来構成とほぼ同様の時間で所望のバーストデータを読み出すことが可能となる。一方、レジスタ１２は、バーストデータの後半部分を１ライン分だけ格納し得る記憶容量があれば足りるため、その占有面積や消費電力は極めて微々たるもので済む。また、アドレス変換部１３についても、ＬＳＩ１０に既存のマイコン等を流用すれば足りるため、占有面積や消費電力の増大を招くことはない。従って、本実施形態のＬＳＩ１０であれば、データアクセス効率の向上とチップ面積の縮小並びに消費電力の低減をともに実現することが可能となる。

なお、上記の実施形態では、キャッシュ１１からのデータ読出速度とＳＤＲＡＭ３０からのデータ読出速度が同一であるという前提の下、キャッシュ１１の記憶容量を従来の半分に削減した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、キャッシュ１１からバーストデータの前半部分が読み出されている間に、当該バーストデータの後半部分をレジスタ１２に格納し終えることができる範囲で、キャッシュ１１及びレジスタ１２の記憶容量を適宜設定すればよい。

本発明は、色変換処理等に用いるルックアップテーブルへの高速アクセスが必要な画像形成装置のメモリドライバＩＣ等に好適な技術である。

は、本発明に係る半導体集積回路装置の一実施形態を示すブロック図である。 は、半導体集積回路装置の一従来例を示すブロック図である。 は、半導体集積回路装置の別の従来例を示すブロック図である。

符号の説明

１０ 半導体集積回路装置（ＬＳＩ）
１１ キャッシュ（32［kByte］＝16［Byte/line］×2,000［lines］）
１２ レジスタ（16［Byte］＝16［Byte/line］×1［line］）
１３ アドレス変換部
２０ 中央演算処理装置（ＣＰＵ）
３０ ＳＤＲＡＭ

Claims (3)

1. 先頭アドレスに続く１ライン分のバーストデータをまとめて転送する機能を備えた中央演算処理装置とメモリとの間に設置され、前記メモリから読み出されたバーストデータの前半部分のみを所定ライン分だけ格納し得る記憶容量を有する第１記憶部と、前記バーストデータの後半部分を１ライン分だけ格納し得る記憶容量を有する第２記憶部と、第１記憶部の格納内容に基づいて前記中央演算処理装置から指示された先頭アドレスの変換処理を行うアドレス変換部と、を有して成り、所望のバーストデータの前半部分が第１記憶部に格納されている場合には、第１記憶部からバーストデータの前半部分を読み出している間に、前記メモリから当該バーストデータの後半部分を並行して読み出して第２記憶部に格納し、第１記憶部から読み出された前記バーストデータの前半部分に付け加えて、第２記憶部に格納された当該バーストデータの後半部分を前記中央演算処理装置に送出することを特徴とする半導体集積回路装置。
2. 第１、第２記憶部の記憶容量は、第１記憶部からバーストデータの前半部分が読み出されている間に、当該バーストデータの後半部分を第２記憶部に格納し終えることができる範囲で設定されていることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記中央演算処理装置と、前記メモリと、請求項１または請求項２に記載の半導体集積回路装置と、を有して成ることを特徴とする電子機器。

Images