JP2008152687A - メモリコントローラ - Google Patents

Abstract

【課題】広帯域メモリアクセス要求に対するインターリーブアクセスと狭帯域メモリアクセス要求に対する非インターリーブアクセスを動的に切り替える。
【解決手段】インターリーブアクセス手段７ａと非インターリーブアクセス手段７ｂを備えたメモリコントローラ１０であって、インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段１３をさらに有し、前記領域管理手段１３は、メモリアクセス要求における読み出しまたは書き込みアドレスによって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、ことを特徴とする。
【選択図】図１

Description

本発明は、インターリーブアクセス手段と非インターリーブアクセス手段を備えたメモリコントローラに関するものである。

デジタルスチルカメラを始めとする電子機器では、機能向上のために、搭載するメモリの容量や個数が増加し、駆動周波数も高まっている。このため、電子機器の消費電力のうち、メモリが消費する電力の割合が高くなっている。

また、民生向け電子機器においても、メモリを複数の用途で共用するユニファイドメモリシステムの採用や複数のメモリを一つのメモリと見なしてアクセスするインターリーブアクセスの採用が進んでいる。

複数のメモリを搭載した撮像装置の消費電力削減技術が、特許文献１に開示されている。特許文献１に記載の技術では、撮影前と記録メディアへの記録完了後はＳＤＲＡＭへの電流供給をオフにしてＳＤＲＡＭでの消費電流をゼロにし、記録メディアに記録を行っている期間においてもＳＤＲＡＭに電流を供給する期間を短くするので、ＳＤＲＡＭの電流消費量を減らすことができる。
特開２００２−２８１４３０号公報

しかしながら、特許文献１に記載の技術では、用途ごとにメモリを設け、用途ごとのメモリ単位で省電力制御を行うことで消費電力削減を図るので、複数のメモリを一つのメモリとみなしてアクセスするインターリーブアクセスを採用するメモリシステムでは、個々のメモリごとに省電力制御を行うことができない。

本発明は、前記課題を解決し、広帯域メモリアクセス要求に対するインターリーブアクセスと狭帯域メモリアクセス要求に対する非インターリーブアクセスを動的に切り替えることによって、メモリアクセス要求に対する最小アクセス単位を変更できるとともに、未使用のメモリに対して個別に省電力制御を行うことができるメモリコントローラを提供することを目的とする。

上記課題を解決するために、本発明のメモリコントローラは、インターリーブアクセス手段と非インターリーブアクセス手段を備えたメモリコントローラであって、広帯域メモリアクセス要求に対するインターリーブアクセスと、狭帯域メモリアクセス要求に対する非インターリーブアクセスを、動的に切り替える、ことを特徴とする。

また、インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段をさらに有し、前記領域管理手段は、メモリアクセス要求における読み出しまたは書き込みアドレスによって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、ことを特徴としてもよい。

また、インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段をさらに有し、前記領域管理手段は、メモリアクセス要求における読み出しまたは書き込みアドレスに付加されたメモリアクセス元識別信号によって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、ことを特徴としてもよい。

また、インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段をさらに有し、前記領域管理手段は、メモリアクセス要求におけるメモリアクセス元識別信号によって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、ことを特徴としてもよい。

また、前記領域管理手段は、外部に接続されたメモリの使用状況を監視し、前記メモリのうち未使用のメモリに対して、省電力制御を行うこと、を特徴としてもよい。

また、制御入力部をさらに有し、前記領域管理手段は、前記制御入力部から入力された省電力指示にしたがって、前記メモリのうち未使用のメモリに対して、省電力制御を行うこと、を特徴としてもよい。

また、前記省電力制御は、前記メモリへの電源供給停止またはクロック供給停止または前記メモリの有する省電力モードへの移行のいずれかまたは複数であること、を特徴としてもよい。

また、前記メモリは、複数のメモリチップまたは複数のメモリバンクであること、を特徴としてもよい。

以上のように、本発明によれば、広帯域メモリアクセス要求に対するインターリーブアクセスと狭帯域メモリアクセス要求に対する非インターリーブアクセスを動的に切り替えることによって、メモリアクセス要求に対する最小アクセス単位を変更できる。

また、広帯域メモリアクセス要求がないときに、狭帯域メモリアクセス要求に使用されるメモリチップまたはメモリバンクのみを動作状態にし、広帯域メモリアクセス要求に使用されるメモリチップまたはメモリバンクを省電力状態にすることができる。これによって、広帯域メモリアクセス要求がない動作状態におけるメモリの消費電力を削減するという効果を奏する。

（実施の形態）
（１．構成）
以下、図１乃至図５を参照して本発明の実施例を詳細に説明する。図１は、本発明によるメモリコントローラを用いたデジタルスチルカメラの構成を示すブロック図である。

図１において、１は撮像回路、２はＹＣ処理回路、３は圧縮処理回路、４は記録回路、５はＣＰＵ、６はインターフェース回路、７ａはインターリーブアクセス手段、７ｂは非インターリーブアクセス手段、８は第一のＳＤＲＡＭ、９は第二のＳＤＲＡＭ、１０はメモリコントローラ、１１は電源回路、１２は撮影した画像の圧縮ファイルを保存するメモリカード、１３は領域管理手段である。

図１に示すように、本実施例のメモリコントローラ１０はインターフェース回路６とインターリーブアクセス手段７ａと非インターリーブアクセス手段７ｂからなる。図１の１乃至５の回路は各々、ＳＤＲＡＭ８とＳＤＲＡＭ９にアクセスする機能を備えており、二つのＳＤＲＡＭへのアクセスは全てメモリコントローラ１０を経由して行われる。
（２．動作）
（２．１ デジタルスチルカメラの動作）
以下、図１を用いてデジタルスチルカメラとしての動作を簡単に説明する。撮像回路１はＣＣＤなどの光電変換素子を備えており、入射光の像を画像データに変換する。撮像回路１が出力する画像データはメモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９に記憶される。

ＹＣ処理回路２はメモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９から画像データを読み出して圧縮に適したＹＣデータに変換し、再びメモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９に書き戻す。

圧縮処理回路３はメモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９からＹＣデータを読み出して圧縮変換を施し、生成した圧縮ファイルを再びメモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９に書き戻す。

記録回路４はメモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９から圧縮ファイルを読み出して、自身に装着されたメモリカード１２に保存する。

ＣＰＵ５は図１の１乃至４の回路を制御する（制御線は図示せず）とともに、メモリコントローラ１０経由でＳＤＲＡＭ８とＳＤＲＡＭ９にアクセスし、圧縮ファイルのヘッダ部の操作などを行う。

図１の１乃至４の回路はＣＰＵ５と独立に動作することが可能であり、特に撮像回路１とＹＣ処理回路２と圧縮処理回路３はＣＰＵ５の介在なしに一つの画像データの処理を実行できる。

メモリコントローラ１０のインターフェース回路６は、図１の１乃至５の回路のメモリアクセス要求に対して、インターフェース回路６に入力された論理アドレスをＳＤＲＡＭ８とＳＤＲＡＭ９に与える物理アドレスに変換する。

メモリコントローラ１０は複数のメモリアクセス要求を調停しつつ受付可能なメモリコントローラであって、図１の１乃至５の回路は独立かつ並列にＳＤＲＡＭ８とＳＤＲＡＭ９にアクセスできる。

電源回路１１はデジタルスチルカメラの各回路に電流を供給する回路であり、特にＳＤＲＡＭ８とＳＤＲＡＭ９に供給する電流を他の回路とは独立にオンオフできる。
（２．２ インターフェース回路の機能）
次に、図２を用いてインターフェース回路６の機能を説明する。図２は、インターフェース回路６のアドレス変換機能を説明するメモリマップである。図２（ａ）は論理アドレス空間のメモリマップ、図２（ｂ）は物理アドレス空間のメモリマップでありＳＤＲＡＭ８の物理アドレス空間のメモリマップ８ａとＳＤＲＡＭ９の物理アドレス空間のメモリマップ９ａを含む。論理アドレスとは図１の１乃至５の回路が出力するアドレスであり、物理アドレスとはインターフェース回路６がＳＤＲＡＭ８とＳＤＲＡＭ９に与えるアドレスである。各メモリマップの横幅は、データ幅を示している。

本実施例のメモリコントローラ１０はインターリーブアクセス手段７ａと非インターリーブアクセス手段７ｂを備えており、ＳＤＲＡＭ８とＳＤＲＡＭ９を制御するとともに、データ幅を変換することができる。論理アドレスでは４バイトをデータ幅として１アドレスに割り当てている。図１の１乃至５の回路は１回のアクセスで一つのアドレスを出力し、４バイトのデータにアクセスする。一方、ＳＤＲＡＭ８とＳＤＲＡＭ９は２バイトをデータ幅とするメモリであり、一つのアドレスに対して２バイトがアクセスされる。

論理アドレスから物理アドレスへの変換は、インターフェース回路６によって実施される。領域管理手段１３は、図１の１乃至５の回路が出力する論理アドレスがインターリーブアクセス領域と非インターリーブアクセス領域のどちらに属するかを判別する。本実施例では、最下位アドレスから領域境界アドレスまでの領域を非インターリーブアクセス領域として管理し、領域境界アドレスから最上位アドレスまでの領域をインターリーブアクセス領域として管理している。

図２は、８０バイトのデータ容量を持つ論理アドレス空間のメモリマップと物理アドレス空間のメモリマップを模式的に示している。領域Ａ、Ｂ、Ｃ、Ａ’、Ｂ’、Ｃ’内に記載されている０〜７９の数字は、データの番号を示している。また、領域境界アドレスはデータ番号３９とデータ番号４０の間に設定されているので、データ番号０〜３９のデータは非インターリーブアクセス領域として、データ番号４０〜７９はインターリーブアクセス領域として、それぞれ管理されている。

インターフェース回路６と領域管理手段１３により論理アドレス空間の領域Ａは物理アドレス空間の領域Ａ’に割り当てられる。領域Ａ’はＳＤＲＡＭ８の最下位アドレスから領域境界アドレスまでの物理アドレス空間を占めており、論理アドレス空間で領域Ａ内のアドレスにアクセスすると、インターフェース回路６は物理アドレスを非インターリーブアクセス手段７ｂに出力するのと同時にＳＤＲＡＭ８にだけアクセスするよう指示する。

非インターリーブアクセス手段７ｂは指示に従ってＳＤＲＡＭ８にアクセスするが、このときにインターフェース回路６が指示した物理アドレスを先頭とする４バイトを２回に分けてアクセスする。ＳＤＲＡＭ８は指定したアドレスからの連続する４バイトをバースト的にアクセスする機能を備えるので、二つの連続するアドレスをアクセスするのに要する時間は、一つのアドレスにアクセスするのに要する時間より１クロック分長くなるだけである。

ここで、非インターリーブアクセス手段７ｂは、アクセスがライトのときは図１の１乃至５の回路が出力する４バイトのデータを２回に分けてＳＤＲＡＭ８に出力し、アクセスがリードのときはＳＤＲＡＭ８が２バイトずつ２回に分けて出力するデータを４バイトのデータにまとめてから図１の１乃至５の回路に出力する。

領域Ａと同様に、論理アドレス空間の領域Ｂは物理アドレス空間の領域Ｂ’に割り当てられ、領域Ｂ’はＳＤＲＡＭ９の最下位アドレスから領域境界アドレスまでの物理アドレス空間を占めるので、論理アドレス空間で領域Ｂ内のアドレスにアクセスすると、実動作ではＳＤＲＡＭ９だけがアクセスされる。

一方、論理アドレス空間の領域Ｃはインターフェース回路６のアドレス変換機能により物理アドレス空間の領域Ｃ’に割り当てられる。領域Ｃ’はＳＤＲＡＭ８およびＳＤＲＡＭ９の領域境界アドレスから最上位アドレスまでの物理アドレス空間を占めており、論理アドレス空間で領域Ｃ内のアドレスにアクセスするとインターフェース回路６は物理アドレスをインターリーブアクセス手段７ａに出力するのと同時に、ＳＤＲＡＭ８とＳＤＲＡＭ９の両方にアクセスするよう指示する。

インターリーブアクセス手段７ａは指示に従ってＳＤＲＡＭ８とＳＤＲＡＭ９の両方にアクセスし、図１の１乃至５の回路がアクセスする４バイトのデータのうち、下位２バイトをＳＤＲＡＭ８に、上位２バイトをＳＤＲＡＭ９に割り当てて１回アクセスする。即ち、インターリーブアクセス手段ａ７は、アクセスがライトのときは図１の１乃至５の回路が出力する４バイトのデータの下位２バイトをＳＤＲＡＭ８に、上位２バイトをＳＤＲＡＭ９にライトし、アクセスがリードのときはＳＤＲＡＭ８とＳＤＲＡＭ９が２バイトずつ出力するデータを４バイトのデータにまとめてから図１の１乃至５の回路に出力する。

前記の内容について、データ番号を用いて説明する。論理アドレス空間の領域Ａのデータ番号０〜３への４バイトアクセスは、物理アドレス空間の領域Ａ’のデータ番号０、１への２バイトアクセスと物理アドレス空間の領域Ａ’のデータ番号２、３への２バイトアクセスに対応する。同様に、論理アドレス空間の領域Ｂのデータ番号３６〜３９への４バイトアクセスは、物理アドレス空間の領域Ｂ’のデータ番号３６、３７への２バイトアクセスと物理アドレス空間の領域Ｂ’のデータ番号３８、３９への２バイトアクセスに対応する。論理アドレス空間の領域Ｃのデータ番号4０〜４３への４バイトアクセスは、物理アドレス空間の領域Ｃ’のデータ番号４０〜４３への４バイトアクセスに対応する。

このように、物理アドレス空間のメモリは複数のメモリを組み合わせて構成することが可能であり、本実施例のメモリコントローラ１０のようにデータ幅を変換する機能を備えていれば、メモリのデータ幅とこれらにアクセスする回路のデータ幅が異なっていても問題はない。また、メモリの領域によってメモリのデータ幅が異なっていても、本実施例のメモリコントローラ１０を経由する限り、アクセスする回路がメモリのデータ幅を意識する必要はない。

領域Ａまたは領域Ｂをアクセスするときと、領域Ｃをアクセスするときとを比較すると、多量のデータを連続転送する場合に領域Ｃであれば４バイト当たり１クロックで転送できるのに対し、領域Ａまたは領域Ｂであれば４バイト当たり２クロックを要する。このことから、領域Ａと領域Ｂを低速領域と呼ぶとすれば、領域Ｃは高速領域と呼ぶことができる。

本実施例のデジタルスチルカメラでは、多量の画像データを扱うＹＣ処理回路２などは高速領域である領域Ｃを使用し、圧縮されて少量になった圧縮ファイルを扱う記録回路４などは低速領域である領域Ａまたは領域Ｂを使用するよう割り当てることにより、データ量と処理時間の積がＹＣ処理と記録処理の間でできるだけバランスするよう配慮している。
（２．３ メモリの使用法）
次に、図３を用いて本実施例のデジタルスチルカメラのメモリの使用法を説明する。図３は、本実施例のデジタルスチルカメラのメモリの使用法を説明するメモリマップである。図３（ａ）は論理アドレス空間のメモリマップ、図３（ｂ）は物理アドレス空間のメモリマップでありＳＤＲＡＭ８の物理アドレス空間のメモリマップ８ａとＳＤＲＡＭ９の物理アドレス空間のメモリマップ９ａを含む。

図３において、Ｌ１は論理アドレス空間のＣＰＵワーク領域、Ｌ２は論理アドレス空間の圧縮ファイル領域、Ｌ３は論理アドレス空間の画像データ領域、Ｌ４は論理アドレス空間のＹＣデータ領域、Ｐ１は物理アドレス空間のＣＰＵワーク領域、Ｐ２は物理アドレス空間の圧縮ファイル領域、Ｐ３は物理アドレス空間の画像データ領域、Ｐ４は物理アドレス空間のＹＣデータ領域である。

デジタルスチルカメラが起動すると、ＣＰＵ５は論理アドレス空間の領域Ａの中にＣＰＵワーク領域Ｌ１を確保する。物理アドレス空間でのＣＰＵワーク領域Ｐ１は、インターフェース回路６の領域管理手段１３によりＳＤＲＡＭ８の最下位アドレスから領域境界アドレスまでの物理アドレス空間を占める領域Ａ’の中に配置される。

ＣＰＵワーク領域Ｌ１、Ｐ１は、デジタルスチルカメラ全体を制御するプログラムを実行するＣＰＵ５が使用する領域であり、プログラムが使用する変数やスタックなどを格納している。この領域は常時使用され、かつ、高速である必要がないので、低速領域に配置する。

撮影を開始すると、撮像回路１は画像データの出力を開始する。論理アドレス空間の画像データ領域Ｌ３は領域Ｃ内に設定してあり、物理アドレス空間での画像データ領域Ｐ３はＳＤＲＡＭ８とＳＤＲＡＭ９の両方にまたがっているので、画像データにアクセスするときはＳＤＲＡＭ８とＳＤＲＡＭ９の両方が同時並列にアクセスされる。

続いて、ＹＣ処理回路２は論理アドレス空間の画像データ領域Ｌ３（物理アドレス空間の画像データ領域Ｐ３）から画像データを読み出してＹＣデータに変換する。論理アドレス空間のＹＣデータ領域Ｌ４も領域Ｃ内に設定してあるので、ＹＣ処理回路２が出力したＹＣデータもＳＤＲＡＭ８とＳＤＲＡＭ９の両方に書き込まれる。

圧縮処理回路３は論理アドレス空間のＹＣデータ領域Ｌ４（物理アドレス空間のＹＣデータ領域Ｐ４）からＹＣデータを読み出して圧縮変換を施し、生成した圧縮ファイルを圧縮ファイル領域Ｌ２に書き込む。論理アドレス空間の圧縮ファイル領域Ｌ２はＣＰＵワーク領域Ｌ１に続く領域であり、物理アドレス空間ではＳＤＲＡＭ８のＣＰＵワーク領域Ｐ１の終わりから始まって、ＳＤＲＡＭ９の最下位アドレスから領域境界アドレスまでが圧縮ファイル領域Ｐ２である。

最後に、記録回路４は論理アドレス空間の圧縮ファイル領域Ｌ２（物理アドレス空間の圧縮ファイル領域Ｐ２）から圧縮ファイルを読み出して、自身に装着されたメモリカード１２に保存する。

撮影の処理が進むと、やがて撮像回路１は画像データの出力をやめ、ＹＣ処理回路２は画像データを読み終えるとＹＣデータの出力をやめ、圧縮処理回路３はＹＣデータを読み終えると圧縮ファイルの出力をやめ、記録回路４が圧縮ファイルを読み終えると一連の撮影処理が終了する。このとき、各領域に配置されたデータが使用済みで不要になった時点で、メモリを使用していた図１の１乃至５の回路は、領域が未使用状態になったことをインターフェース回路６の領域管理手段１３に通知する。
（２．４ 消費電力）
次に、図４を用いて高速領域と低速領域のメモリ使用量の推移と省電力制御について説明する。図４は、高速領域と低速領域のメモリ使用量の推移と省電力制御について説明するタイミングチャートである。

図４（ａ）において、横軸は時間、縦軸はメモリ使用量を示し、３０は低速領域のメモリ使用量推移、３１は高速領域のメモリ使用量推移を示す。図４（ｂ）において、横軸は時間、縦軸はＳＤＲＡＭの消費電力を示し、３６はＳＤＲＡＭの消費電力推移を模式的に示す。

時刻２０はデジタルスチルカメラの電源投入時刻であり、ＣＰＵ５が動作してＣＰＵワーク領域Ｐ１がＣＰＵワーク領域サイズ２９だけ確保される。このとき、高速領域のメモリ使用量３１はゼロであり、低速領域のメモリ使用量３０（ＣＰＵワーク領域サイズ２９）はＳＤＲＡＭ８のみに割り当てられるため、ＳＤＲＡＭ９は全く使用されていない。そこで、インターフェース回路６は電源回路１１に指示を出してＳＤＲＡＭ８のみ通電しＳＤＲＡＭ９は電源をオフさせる（期間３３）。

時刻２１ａはシャッター釦が押下されて露光が開始される時刻である。時刻２１ｂは露光が終了して撮像回路１からの画像データの出力が開始される時刻である。撮像回路１が動作して画像データを高速領域に書き込むので、高速領域のメモリ使用量３１が増加していく。時刻２１ｂからは高速領域も使用されるため、ＳＤＲＡＭ８に加えてＳＤＲＡＭ９も使用される。そこで、インターフェース回路６は電源回路１１に指示を出してＳＤＲＡＭ９にも通電させる。

前記のように、インターフェース回路６がＳＤＲＡＭ９の使用状態を領域管理手段１３から判断して、ＳＤＲＡＭ９の通電を自動で実施する。しかし、ＳＤＲＡＭ９が電源オフから通電してアクセス可能になるまでには一定の待ち時間を必要とするので、撮像回路１が出力する画像データの一部が前記待ち時間のために取りこぼされる場合が考えられる。そのような場合は、時刻２１ｂより前の時刻で、例えば時刻２１ａにてＣＰＵ５からの省電力指示に従ってインターフェース回路６が電源回路１１に指示を出してＳＤＲＡＭ９に通電させる。

時刻２２は撮像回路１が画像データの出力を終了した時刻であり、ＹＣ処理回路２が画像データをＹＣデータに変換する時刻である。

時刻２３はＹＣ処理回路２がＹＣデータへの変換を終了した時刻であり、画像データは全てＹＣデータに変換されている。時刻２３から圧縮処理回路３がＹＣデータから圧縮ファイルへの変換を開始し、低速領域に圧縮ファイルを書き込み始める。

時刻２４は低速領域のメモリ使用量３０が、ＳＤＲＡＭ８の領域Ａ’のサイズ２８を超えたため、ＳＤＲＡＭ９の領域Ｂ’も使用を開始する時刻である。

時刻２５は圧縮処理回路３が圧縮処理を終了した時刻であり、ＹＣデータは全て圧縮ファイルに変換されている。時刻２５では高速領域を使用する画像データとＹＣデータは全て使用済みで不要になったので、高速領域のメモリ使用量３１はゼロを示す。しかし、時刻２５では低速領域に圧縮ファイルが置かれており、低速領域においてＳＤＲＡＭ８だけでなくＳＤＲＡＭ９も使用しているため、ＳＤＲＡＭ９も通電したままである。時刻２５から記録回路４が圧縮ファイルのメモリカード１２への転送を開始する。

時刻２６は記録回路４が圧縮ファイルをメモリカード１２へ転送している途中である。時刻２６で、低速領域のメモリ使用量３０がＳＤＲＡＭ８の領域Ａ’のサイズ２８を下回るので、ＳＤＲＡＭ９に置かれているデータはゼロになる。そこで、時刻２６以降はＳＤＲＡＭ９の電源をオフできるようになる。期間３４はＳＤＲＡＭ８とＳＤＲＡＭ９の両方が通電されている期間を示し、期間３５はＳＤＲＡＭ８のみ通電されてＳＤＲＡＭ９は電源がオフされている期間を示す。

時刻２７は記録回路４が圧縮ファイルを全てメモリカード１２へ転送し終わった時刻である。

以上のように、高速なアクセスを必要とする画像データとＹＣデータの処理中（期間３４）はＳＤＲＡＭ８とＳＤＲＡＭ９の両方に通電し、低速なアクセスで十分なシャッター釦押下待機期間と圧縮ファイル転送期間の一部（期間３３、期間３５）は、ＳＤＲＡＭ８のみに通電することで、ＳＤＲＡＭが消費する電力を削減することができる。図４（ｂ）はＳＤＲＡＭの消費電力推移を表した模式図である。ＳＤＲＡＭの消費電力推移３６に示されるように、高速なアクセスを必要とする画像データとＹＣデータの処理中（期間３４）のみＳＤＲＡＭ８とＳＤＲＡＭ９の両方に通電し、それ以外の期間（期間３３、期間３５）ではＳＤＲＡＭ９は電源がオフされて消費電力が削減されている。
（３．その他の構成）
なお、前記の実施の形態においては、ＳＤＲＡＭを例にあげて説明したが、ＳＲＡＭであっても構わない。メモリデバイスの種別は問わない。

また、前記の実施の形態においては、二つのメモリデバイスを用いる場合を例にあげて説明したが、メモリデバイスの数は問わない。例えば、四つのメモリデバイスを用いる場合において、高速領域は四つのメモリデバイスの全てに対してインターリーブアクセスを行い、低速領域は二つのメモリデバイスに対してインターリーブアクセスを行っても構わない。

また、前記の実施の形態においては、領域を高速領域と低速領域の二種類のみに分けたが、高速領域と中速領域と低速領域の三つに分けてもよく、どのように領域を分けるかは問わない。例えば、四つのメモリデバイスを用いる場合において、高速領域は四つのメモリデバイスの全てに対してインターリーブアクセスを行い、中速領域は二つのメモリデバイスにインターリーブアクセスを行い、低速領域は一つのメモリデバイスに非インターリーブアクセスを行っても構わない。

また、前記の実施の形態においては、メモリデバイスへの通電をオフすることによって省電力制御を行っているが、通電したままでクロック供給のみ停止するのでもよいし、メモリデバイスが持つ省電力モードに移行させるのでも構わない。

また、前記の実施の形態においては、メモリデバイスごとに省電力制御を行う場合を例にあげて説明したが、メモリデバイス内にあるバンクごとに省電力制御を行っても構わない。例えば、メモリバンク０〜３の四つのメモリバンクを有するメモリデバイスを用いる場合において、高速領域は四つのメモリバンクの全てに対してインターリーブアクセスを行い、低速領域はメモリバンク０のみに非インターリーブアクセスを行っても構わない。使用していないメモリバンク１〜３は、リフレッシュを省略したディープスリープモードなどに移行させる。

本発明は、メモリを使用する電子装置全般に適用可能であり、装置の消費電力を削減することができるため有用である。電池で駆動する装置については、電池持続時間を増加させることができるため、特に有用である。

例えば、デジタルスチルカメラであれば、高速なアクセスを必要とするのは主に撮影画像を信号処理している期間であり、それ以外の多くの期間では、高速なアクセスは必要とされない。

本発明により、インターリーブアクセスによって撮影画像を高速に信号処理することと、それ以外の期間におけるメモリの消費電力削減を両立することが可能になり、高速連写撮影などの性能を損なうことなく、電池持続時間や撮影可能枚数を増加させることができるので有用である。

本発明によるメモリコントローラを用いたデジタルスチルカメラの構成を示すブロック図 インターフェース回路のアドレス変換機能を説明するメモリマップ 本実施例のデジタルスチルカメラのメモリの使用法を説明するメモリマップ 高速領域と低速領域のメモリ使用量の推移と省電力制御について説明するタイミングチャート

符号の説明

１ 撮像回路
２ ＹＣ処理回路
３ 圧縮処理回路
４ 記録回路
５ ＣＰＵ
６ インターフェース回路
７ａ インターリーブアクセス手段
７ｂ 非インターリーブアクセス手段
８、９ ＳＤＲＡＭ
１０ メモリコントローラ
１１ 電源回路
１２ メモリカード
１３ 領域管理手段

Claims (8)

1. インターリーブアクセス手段と非インターリーブアクセス手段を備えたメモリコントローラであって、
   広帯域メモリアクセス要求に対するインターリーブアクセスと、狭帯域メモリアクセス要求に対する非インターリーブアクセスを、動的に切り替える、
   ことを特徴とするメモリコントローラ。
2. インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段をさらに有し、
   前記領域管理手段は、
   メモリアクセス要求における読み出しまたは書き込みアドレスによって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、
   ことを特徴とする請求項１に記載のメモリコントローラ。
3. インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段をさらに有し、
   前記領域管理手段は、
   メモリアクセス要求における読み出しまたは書き込みアドレスに付加されたメモリアクセス元識別信号によって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、
   ことを特徴とする請求項１に記載のメモリコントローラ。
4. インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段をさらに有し、
   前記領域管理手段は、
   メモリアクセス要求におけるメモリアクセス元識別信号によって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、
   ことを特徴とする請求項１に記載のメモリコントローラ。
5. 前記領域管理手段は、
   外部に接続されたメモリの使用状況を監視し、前記メモリのうち未使用のメモリに対して、省電力制御を行うこと、
   を特徴とする請求項２乃至４に記載のメモリコントローラ。
6. 制御入力部をさらに有し、
   前記領域管理手段は、
   前記制御入力部から入力された省電力指示にしたがって、前記メモリのうち未使用のメモリに対して、省電力制御を行うこと、
   を特徴とする請求項２乃至４に記載のメモリコントローラ。
7. 前記省電力制御は、
   前記メモリへの電源供給停止またはクロック供給停止または前記メモリの有する省電力モードへの移行のいずれかまたは複数であること、
   を特徴とする、
   請求項５または６に記載のメモリコントローラ。
8. 前記メモリは、複数のメモリチップまたは複数のメモリバンクであること、
   を特徴とする請求項１乃至７に記載のメモリコントローラ。

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