JP2009063699A - 画像表示駆動装置及び画像表示システム - Google Patents

Abstract

【課題】画像データの読み出しを高速化し、表示エリアの移動をきめ細かに行なう。
【解決手段】先頭アドレス補正回路２１は、データ転送要求にかかる表示エリアの画像データの先頭のアドレスがＳＤＲＡＭバースト長の先頭アドレスと合致しないと判定したときは、データ転送要求で指定された先頭のピクセル位置を含むＳＤＲＡＭバースト長の先頭アドレスに補正して、アドレスアドレス発生回路１１に出力する。データ転送要求による先頭ピクセルがデータアドレス３であったときは、データアドレス０に補正する。これにより、ＳＤＲＡＭ４のデータアドレス０〜７の画像データが読み出される。ラインバッファ書き込み回路２２は、その画像データから不要なアドレス０〜２の画像データを削除してラインバッファ１２に書き込む。次回からは、ＳＤＲＡＭバースト長の先頭アドレスに合致した状態で動作する。
【選択図】図１

Description

本発明は、記憶装置に記憶されている画像データのうちの一部のデータ転送要求があったときに、当該データ転送要求にかかる画像データを記憶装置から読み出して表示装置に出力して表示させる画像表示駆動装置及び画像表示システムに関する。

船舶に搭載されるレーダ表示装置においては、自船舶を中心とした所定範囲の海域の海図を示す画像が表示される。この画像の表示はＳＤＲＡＭなどの記憶装置に広い範囲の海域の画像の画像データ（以下では、当該画像の範囲を「画像データエリア」という）を格納しておき、その画像データの一部、すなわち、当該画像中の自船舶を中心とした所定範囲の部分の画像（以下では、当該画像の範囲を「表示エリア」という）のみを指定して読み出し、ラインバッファに一時保存して、液晶ディスプレイなどの表示装置に表示させるようにしている。この場合、船舶は海上を刻々と移動しているため、画像データエリア中のどの範囲の表示エリアを表示するかも刻々と変化する。

図６は、レーダ表示装置に搭載される表示システム１０１の構成例を示すブロック図である。この表示システム１０１は、画像を表示する液晶ディスプレイ（ＬＣＤ）２と、ＬＣＤ２を制御する液晶駆動装置（ＬＣＤＣ）３と、ＬＣＤ２に表示する画像データを格納した記憶装置であるＳＤＲＡＭ４と、ＳＤＲＡＭ４を制御するメモリコントローラ５と、ＬＣＤＣ３とＳＤＲＡＭ４とを接続する内部バス６と、各部を集中的に制御するＣＰＵ７とを備えている。ＳＤＲＡＭ４には、広い範囲の海域の画像の画像データが格納されており、その画像データの画像データエリアの範囲内でＣＰＵ７が表示エリアを指定して画像データを読み出して、ＬＣＤ２に表示させる。

すなわち、ＬＣＤＣ３は、ＣＰＵ７から先頭のピクセルを指定してデータ転送要求があったときは、当該データ転送要求からアドレス発生回路１１でＳＤＲＡＭ４の画像データの読み出し範囲を指定するアドレスを生成して、メモリコントローラ５を介してＳＤＲＡＭ４から必要な画像データを読み出す。この画像データは内部バス６を介してラインバッファ１２にバースト転送され、ラインバッファ１２からＬＣＤ２に出力される。

ところで、表示システム１０１において、ＳＤＲＡＭ４から必要な表示エリアの画像データをバースト転送によりラインバッファに読み出す際には、所定のバースト長ごとにデータを読み出すことになる。例えば、バースト長が８の場合に、ＳＤＲＡＭ４から読み出すデータアドレスが、０，１，２，３，４，５，６，７，…であるときは、ＳＤＲＡＭバースト長の先頭アドレスと読み出しデータアドレスの先頭アドレスとが一致している。すなわち、バースト長の先頭アドレスは、０，８，１６，…となるからである。この場合は、データアドレス０〜７、データアドレス８〜１５、…のようにバースト長ごとにデータが読み出される。

しかしながら、例えば、ＣＰＵ７からのデータ転送要求による先頭ピクセルの設定がＳＤＲＡＭ４のデータアドレスの３〜１０であったときは、アドレス発生回路１１からの内部バス６に出力される転送要求のアドレスは３〜１０となり、バースト長の先頭アドレスと読み出しデータアドレスの先頭アドレスとは一致していない。この場合は、最初のバースト長分のデータ読み出しでメモリコントローラ５から出力されるＳＤＲＡＭ４から読み出すデータアドレスは、最初に３，４，５，６，７，０，１，２となり、データアドレス０，１，２の分は周回することになり、不要なアクセスサイクルとなる。また、データアドレス８，９，１０，１１，１２，１３，１４，１５にもアクセスされ、１１〜１５も不要なアクセスサイクルになる。アドレス発生回路１１からの次のデータ転送要求もＳＤＲＡＭ４のデータアドレスの１１〜１８となり、同様に、メモリコントローラ５から出力されるＳＤＲＡＭ４から読み出すデータアドレスは、最初に１１，１２，１３，１４，１５，８，９，１０となり、データアドレス８，９，１０の分は周回することになり、不要なアクセスサイクルとなる。また、データアドレス１６，１７，１８，１９，２０，２１，２２，２３にもアクセスされ、１９〜２３は不要なアクセスとなる。

図７は、この場合の内部バス６の動作と、ＳＤＲＡＭ４へのアクセスとを経時的に説明する説明図である。符号（１１１）の「３‐１０」とあるのは、アドレス発生回路１１が発生し、内部バス６へ出力するＳＤＲＡＭ４のアドレス３〜１０へのデータ転送要求を意味し、符号（１１２）の「３‐７‐０」とあるのは、メモリコントローラ５が発生するＳＤＲＡＭ４のデータアドレスの３，４，５，６，７，０，１，２（データアドレス０，１，２の分は周回）にアクセスすることを意味し、符号（１１３）の「８‐１５」とあるのは、メモリコントローラ５が発生するＳＤＲＡＭ４のデータアドレスの８，９，１０，１１，１２，１３，１４，１５にアクセスすることを意味し、符号（１１４）の「３‐１０」とあるのは、ＳＤＲＡＭ４のデータアドレス３〜１０のデータがメモリコントローラ５より内部バス６を介してＬＣＤＣ３へ転送されることを意味している。

同様に、符号（１１５）の「１１‐１８」とあるのは、アドレス発生回路１１が発生し、内部バス６へ出力するＳＤＲＡＭ４のアドレス１１〜１８へのデータ転送要求を意味し、符号（１１６）の「１１‐１５‐８」とあるのは、メモリコントローラ５が発生するＳＤＲＡＭ４のデータアドレスの１１，１２，１３，１４，１５，８，９，１０（データアドレス８，９，１０の分は周回）にアクセスすることを意味し、符号（１１７）の「１６‐２３」とあるのは、メモリコントローラ５が発生するＳＤＲＡＭ４のデータアドレスの１６，１７，１８，１９，２０，２１，２２，２３にアクセスすることを意味し、符号（１１８）の「１１‐１８」とあるのは、ＳＤＲＡＭ４のデータアドレス１１〜１８のデータがメモリコントローラ５より内部バス６を介してＬＣＤＣ３へ転送されることを意味している。

このように、ＳＤＲＡＭバースト長の先頭アドレスと読み出しデータアドレスの先頭アドレスとが一致しないときは、不要なデータアクセスサイクルが発生する。そして、画像データのような大きなデータを読み出す場合は、このような不要なデータサイクルによりデータ読み出し速度が低下し、当該データ読み出しにより内部バス６が占有されて、他の処理に悪影響を与える恐れがあるため、必然的に内部バス６の高速化が必要になり、そのため、内部バス６の消費電流が増加し、回路規模の増大を招いてしまうという不具合がある。また、このような不具合を生じないようにすると、バースト長の先頭アドレスと読み出しデータアドレスの先頭アドレスとを合致させざるを得ず、表示エリアの移動はバースト長の先頭アドレスごとにしか行なえなくなり、表示エリアの移動をきめ細かに行うことができないという不具合がある。

次に、別の課題について説明する。まず、図６において、内部バス６のバス幅が３２ｂｉｔ、画像データの１ピクセル（画素）のデータ量が８ｂｉｔであるときには、内部バス６では４ピクセルごとに画像データの転送を行うことになる。

この場合に、ＣＰＵ７からデータ転送要求による先頭ピクセルの設定により、アドレス発生回路１１で発生された表示エリアの先頭アドレスと、内部バス６のバス幅の先頭アドレスが合致する場合、例えば、データ転送をＣＰＵ７から要求された表示エリアの先頭アドレスが０の場合には、内部バス６の１回のデータ転送では、アドレス０〜３のデータが転送されることになる。すなわち、ビット０〜７でアドレス０のデータ、ビット８〜１５でアドレス１のデータ、ビット１６〜２３でアドレス２のデータ、ビット２４〜３１でアドレス３のデータが転送される。

これに対して、ＣＰＵ７からデータ転送要求による先頭ピクセルの設定により、アドレス発生回路１１で発生された表示エリアの先頭アドレスと、内部バス６のバス幅の先頭アドレスとが合致しない場合、例えば、データ転送をＣＰＵ７から要求された表示エリアの先頭アドレスが２の場合には、ＳＤＲＡＭ４のデータ読み出しは開始位置が異なる。すなわち、この場合には、ビット１６〜２３でアドレス０のデータ、ビット２４〜３１でアドレス１のデータが転送され、ビット０〜７とビット８〜１５とは何れも無効データとなる。

この場合には、無効データをＬＣＤ２に出力するわけにはいかず、さらに、無効データの転送によるバス転送効率劣化を防ぐため、ＣＰＵ７からデータ転送を要求された表示エリアの先頭アドレスと、内部バス６のバス幅の先頭アドレスとを合致させるような処理が増加し、また、バス幅の先頭アドレスと読み出しデータアドレスの先頭アドレスとを合致させざるを得ず、表示エリアの移動はバス幅の先頭アドレスごとにしか行なえなくなり（上記の例では４ピクセルごと）、表示エリアの移動をきめ細かに行うことができないという不具合がある。

さらに、別の課題について説明する。図８は、レーダ表示装置に搭載される画像表示システム１２１の構成例を示すブロック図である。この表示システム１０１において、図６と同一符号の回路要素等は図６と同様であるため、詳細な説明は省略する。

この画像表示システム１２１は、複数のレイヤを有する画像データをＬＣＤ２に表示する装置である。この例では、画像データはレイヤ０とレイヤ１の２つのレイヤを備えており、図９に示すように、ＳＤＲＡＭ４のアドレス００００以下にレイヤ０の画像データ、アドレス１０００以下にレイヤ１の画像データがそれぞれ記憶されている。ＳＤＲＡＭ４の各アドレスには、ビット０〜１５の１６ビットの画像データが格納されている。

そして、レイヤ０とレイヤ１の同じピクセル位置で相関関係がある場合は、レイヤ０とレイヤ１の同じピクセル位置のデータのＳＤＲＡＭ４におけるアドレスが異なるため、ＣＰＵ７はレイヤ０エリアとレイヤ１エリアの同一ピクセルのデータにそれぞれアクセスして（レイヤの数と同一回数だけアクセスして）、同一ピクセルの各レイヤの相関関係をとり、ＳＤＲＡＭ４のレイヤ０エリアとレイヤ１エリアにそれぞれ格納する（ここでもレイヤの数と同一回数だけＳＤＲＡＭ４にアクセスする）。

画像データを読み出すときは、アドレス００００以下のデータを順次読み出し、レイヤ０とレイヤ１のデータの切れ目はアドレスの切れ目（アドレス９９９と１０００との間）にあるので、この切れ目を分離回路１０２で判断し、レイヤ０の画像データはレイヤ０ラインバッファ１２に格納し、レイヤ１の画像データはレイヤ１ラインバッファ１３に格納する。そして、画面合成回路１４でレイヤ０ラインバッファ１２の格納データとレイヤ１ラインバッファ１３の格納データとを合成してＬＣＤ２に出力する。

しかしながら、このように複数のレイヤの相関関係をとる場合においては、前述のようにＣＰＵ７はレイヤ０エリアとレイヤ１エリアの同一ピクセルのデータにそれぞれアクセスするので、レイヤの数と同一回数だけＳＤＲＡＭ４にアクセスすることになる。また、同一ピクセルの各レイヤの相関関係をとった後も、ＳＤＲＡＭ４のレイヤ０エリアとレイヤ１エリアにそれぞれ格納するので、ここでもレイヤの数と同一回数だけＳＤＲＡＭ４にアクセスすることになる。このように、表示システム１２１は、異なるレイヤの相関をとるためにＳＤＲＡＭ４の異なるアドレス位置に多数回アクセスすることになるため、ＳＤＲＡＭ４からデータを高速で読み出すことができず、画像処理能力が低下してしまうという不具合がある。

そこで、本発明の目的は、前述の不具合を解決して、画像データの読み出しを高速化し、また、表示エリアの移動をきめ細かに行なうことができるようにすることである。

（１）本発明は、ＳＤＲＡＭに記憶されている画像データの一部のデータ転送要求があったときに、当該当該データ転送要求にかかる前記画像データを前記ＳＤＲＡＭから読み出して表示装置に出力する画像表示駆動装置において、前記ＳＤＲＡＭから読み出した前記画像データを一時保存するバッファと、前記バッファに一時保存されている画像データを表示装置に出力する出力手段と、前記データ転送要求があったときは、当該データ転送要求にかかる前記画像データの先頭のアドレスがＳＤＲＡＭバースト長の先頭のアドレスと合致するか否かを判定する先頭アドレス判定手段と、前記先頭アドレス判定手段により前記両先頭アドレスが合致しないと判定したときは、前記データ転送要求にかかる前記画像データの先頭アドレスを前記ＳＤＲＡＭバースト長の先頭アドレスに変換する先頭アドレス変換手段と、前記先頭アドレス変換手段により変換後の先頭アドレスから前記ＳＤＲＡＭと前記バッファとを接続しているバスのバースト長ごとに前記画像データを前記ＳＤＲＡＭから読み出す要求を行なう画像データ読出手段と、前記画像データ読出手段の要求に基づき前記ＳＤＲＡＭを制御して前記ＳＤＲＡＭからＳＤＲＡＭ読出し手順に従って画像データを読み出すメモリ制御手段と、前記アドレス判定手段により前記両先頭アドレスが合致しないと判定したときは、前記メモリ制御手段で読み出した前記画像データのうち、前記先頭アドレス変換手段による変換後のアドレスには含まれているが前記先頭アドレス変換手段による変換前のアドレスには含まれていないものを判定する不要画像データ判定手段と、前記画像データ読出手段で読み出した前記画像データを前記不要画像データ判定手段により前記データ転送要求変換手段による変換前の前記データ転送要求には含まれていないと判定した部分を除いて前記バッファに記憶する記憶手段と、を備えていることを特徴とする画像表示駆動装置である。

（２）別の本発明は、ＳＤＲＡＭに記憶されている画像データの一部のデータ転送要求があったときに、当該当該データ転送要求にかかる前記画像データを前記ＳＤＲＡＭから読み出して表示装置に出力する画像表示駆動装置において、前記ＳＤＲＡＭから読み出した前記画像データを一時保存するバッファと、前記バッファに一時保存されている画像データを表示装置に出力する出力手段と、前記データ転送要求があったときは、当該データ転送要求にかかる前記画像データの先頭のアドレスが前記ＳＤＲＡＭと前記バッファとを接続しているバスのバス幅の先頭のアドレスと合致するか否かを判定する先頭アドレス判定手段と、前記先頭アドレス判定手段により前記両先頭アドレスが合致していないと判定したときは、前記データ転送要求にかかる前記画像データの先頭のアドレスを前記バスのバス幅の先頭アドレスに変換する先頭アドレス変換手段と、前記データ転送要求に基づいて前記画像データを前記ＳＤＲＡＭから読み出す画像データ読出手段と、前記先頭アドレス判定手段により前記両先頭アドレスが合致しないと判定したときは、前記画像データ読出手段で読み出した前記画像データのうち、前記データ転送要求には含まれていないが前記画像データ読出手段で読み出した前記画像データには含まれているものを判定する不要画像データ判定手段と、前記画像データ読出手段で読み出した前記画像データを前記不要画像データ判定手段により前記データ転送要求には含まれていないと判定した部分を除いて前記バッファに記憶する記憶手段と、を備えていることを特徴とする画像表示駆動装置である。

（３）別の本発明は、表示装置と、ＳＤＲＡＭとを備え、前記ＳＤＲＡＭに記憶されている画像データの一部のデータ転送要求があったときに、当該当該データ転送要求にかかる前記画像データを前記ＳＤＲＡＭから読み出して前記表示装置に出力する画像表示システムにおいて、前記ＳＤＲＡＭは、前記画像データとして複数のレイヤからなる画像データを記憶していて、前記各レイヤの同一のピクセルのデータは前記ＳＤＲＡＭの同一のアドレスに記憶されており、前記レイヤごとに複数個設けられ、前記各レイヤの画像データをそれぞれ一時保存するバッファと、前記バッファに一時保存されている画像データを表示装置に出力する出力手段と、前記データ転送要求があったときは、当該データ転送要求にかかる前記画像データについて、前記アドレスごとに同一の前記ピクセルにかかる前記各レイヤのデータを前記ＳＤＲＡＭから順次読み出す画像データ読出手段と、前記画像データ読出手段により読み出した同一の前記ピクセルの異なる前記レイヤのデータをレイヤごとに分離するデータ分離手段と、前記データ分離手段により分離後の前記各レイヤのデータを前記各バッファにそれぞれ記憶する記憶手段と、を備えていることを特徴とする画像表示システムである。

（１）の発明によれば、バースト長の先頭アドレスと読み出しデータアドレスの先頭アドレスとが一致していない場合でも、ＳＤＲＡＭからの画像データの読み出しはバースト長ごとに行われ、読み出し後の画像データから不要なものを除去するようにするので、周回による不要なアクセスサイクルを防止して、画像データの読み出しを高速化することができるので、結果的にバス速度を低下させることができ、消費電流の低減、回路規模の削減を図ることができる。また、表示エリアの移動をきめ細かに行なうことができる。

（２）の発明によれば、バス幅の先頭アドレスと読み出しデータアドレスの先頭アドレスとが一致していない場合でも、ＳＤＲＡＭからの画像データの転送はバス幅ごとに行われ、転送後の画像データから無効データを除去するようにするので、画像データの読み出しを高速化することができ、また、表示エリアの移動をきめ細かに行なうことができる。

（３）の発明によれば、ＳＤＲＡＭのあるアドレスからあるレイヤのデータを読み出し、異なるアドレスから別のレイヤのデータを読み出すという２度手間、あるいは、ＳＤＲＡＭのあるアドレスにあるレイヤのデータを格納し、異なるアドレスに別のレイヤのデータを格納するという２度手間を防止することができるので、ＳＤＲＡＭからデータを高速で読み出すことができ、画像処理能力を向上させることができる。

以下、発明の実施の形態を複数例説明する。

［実施の形態１］
図１は、本実施の形態にかかる画像表示システム１の電気的な接続を示すブロック図である。画像表示システム１は、画像を表示する液晶ディスプレイ（ＬＣＤ）２と、ＬＣＤ２を制御する画像表示駆動装置となる液晶駆動装置（ＬＣＤＣ）３と、ＬＣＤ２に表示する画像データを格納した記憶装置であるＳＤＲＡＭ４と、ＳＤＲＡＭ４を制御してＳＤＲＡＭ読出し手順に従って画像データを読み出すメモリコントローラ５と、ＬＣＤＣ３とＳＤＲＡＭ４とを接続する内部バス６と、各部を集中的に制御するＣＰＵ７とを備えている。ＳＤＲＡＭ４には、広い範囲の海域の画像の画像データが格納されており、その画像データの画像データエリアの範囲内でＣＰＵ７が表示エリアを指定して画像データを読み出して、ＬＣＤ２に表示させる。

すなわち、ＬＣＤＣ３は、ＣＰＵ７から先頭のピクセルを指定してデータ転送要求があったときは、当該データ転送要求からアドレス発生回路１１でＳＤＲＡＭ４の画像データの読み出し範囲を指定するアドレスを生成して、メモリコントローラ５を介してＳＤＲＡＭ４から必要な画像データを読み出す。この画像データは内部バス６を介してラインバッファ１２にバースト転送され、ラインバッファ１２からＬＣＤ２に出力される。

ＣＰＵ７からのデータ転送要求は、データを読み出す表示エリアの先頭のピクセルの位置を指定することにより行なう。このデータ転送要求に対しては、まず、先頭アドレス補正回路２１において、当該データ転送要求にかかる表示エリアの画像データの先頭のアドレスがＳＤＲＡＭバースト長の先頭のアドレスと合致するか否かを判定する。本例でバースト長は８である。よって、例えば、データ転送要求にかかる先頭のアドレスが０であれば、当該データ転送要求にかかる表示エリアの画像データの先頭のアドレスがＳＤＲＡＭバースト長の先頭のアドレスと合致することになる。この場合は、データ転送要求にかかる先頭のアドレスを０のままとして当該データ転送要求をアドレス発生回路１１に出力する。これに基づき、アドレス発生回路１１は、バースト長に合致したアドレスを発生してＳＤＲＡＭ４からデータを読み出し、ラインバッファ１２に格納する。よって、ＳＤＲＡＭ４からは、データアドレス０〜７、データアドレス８〜１５、…のようにバースト長ごとにデータが読み出される。

次に、先頭アドレス補正回路２１において、当該データ転送要求にかかる表示エリアの画像データの先頭のアドレスがＳＤＲＡＭバースト長の先頭のアドレスと合致しないと判定したときは、当該先頭アドレス補正回路２１は、データ転送要求で指定された先頭のピクセル位置を含むＳＤＲＡＭバースト長の先頭アドレスに補正して、アドレスアドレス発生回路１１に出力する。例えば、ＣＰＵ７からのデータ転送要求による先頭ピクセルがＳＤＲＡＭ４のデータアドレス３であったときは、データアドレス０に補正することになる。

これに基づき、アドレス発生回路１１は、データアドレス０〜７のデータ転送要求を内部バス６へ出力し、メモリコントローラ５によりＳＤＲＡＭ４のデータアドレス０〜７にアクセスされ、データを読み出すことになる。以下、同様のデータの読み出しを行なう。

図２は、この場合の内部バス６の動作と、ＳＤＲＡＭ４へのアクセスとを経時的に説明する説明図である。ＣＰＵ７からのデータ転送要求による先頭ピクセルがＳＤＲＡＭ４のデータアドレス３であったときは、先頭アドレス補正回路２１により、当該データ転送要求の先頭ピクセル位置は、アドレス０に変換され、アドレス補正回路２１により内部バス６へアドレス０〜７へのデータ転送要求が出力され、メモリコントローラ５により、ＳＤＲＡＭ４のアドレス０〜７へアクセスされ（符号（２）の「０‐７」にアクセスされ、内部バス６にはＳＤＲＡＭ４のアドレス０〜７が読み出される（符号（３）の「０‐７」）。

以後、アドレス発生回路１１により、ＳＤＲＡＭ４のアドレス８〜１５へのデータ転送要求（符号（４）の「８‐１５」）は、メモリコントローラにより、そのままＳＤＲＡＭ４のアドレス８〜１５（符号（５）の「８‐１５」）にアクセスされ、内部バス６にはＳＤＲＡＭ４のアドレス８〜１５（符号（６）の「８‐１５」）が読み出される。

このように読み出した先頭の画像データには不要なピクセルのデータを含んでいる。例えば、アドレス３の先頭ピクセル設定に対しては、アドレス０〜７が読み出されるので、アドレス０〜２のデータは不要である。

図１に戻り、先頭アドレス補正回路２１は、前述のように先頭ピクセルを変換するので、当該変換前のデータ転送要求では含まれないが、当該変換後のデータ転送要求には含まれるアドレスが何であるか（この例ではアドレス０〜２）を特定し、このデータをラインバッファ書き込み回路２２に出力する。

そして、ラインバッファ書き込み回路２２では、このデータに基づいて、読み出したアドレス０〜７の画像データから不要なアドレス０〜２の画像データを削除してラインバッファ１２に書き込む。

以上説明した画像表示システム１によれば、バースト長の先頭アドレスと読み出しデータアドレスの先頭アドレスとが一致していない場合でも、ＳＤＲＡＭ４からの画像データの読み出しはバースト長ごとに行われ、読み出し後の画像データから不要なものを除去するようにするので、周回による不要なアクセスサイクルを防止して、画像データの読み出しを高速化することができるので、結果的にバス速度を低下させることができ、消費電流の低減、回路規模の削減を図ることができる。また、表示エリアの移動をきめ細かに行なうことができる。

［実施の形態２］
図３は、本実施の形態にかかる画像表示システム３１の電気的な接続を示すブロック図である。画像表示システム３１は、画像を表示する液晶ディスプレイ（ＬＣＤ）２と、ＬＣＤ２を制御する画像表示駆動装置となる液晶駆動装置（ＬＣＤＣ）３と、ＬＣＤ２に表示する画像データを格納した記憶装置であるＳＤＲＡＭ４と、ＳＤＲＡＭ４を制御するメモリコントローラ５と、ＬＣＤＣ３とＳＤＲＡＭ４とを接続する内部バス６と、各部を集中的に制御するＣＰＵ７とを備えている。ＳＤＲＡＭ４には、広い範囲の海域の画像の画像データが格納されており、その画像データの画像データエリアの範囲内でＣＰＵ７が表示エリアを指定して画像データを読み出して、ＬＣＤ２に表示させる。

すなわち、ＬＣＤＣ３は、ＣＰＵ７から先頭のピクセルを指定してデータ転送要求があったときは、当該データ転送要求からアドレス発生回路１１でＳＤＲＡＭ４の画像データの読み出し範囲を指定するアドレスを生成して、メモリコントローラ５を介してＳＤＲＡＭ４から必要な画像データを読み出す。この画像データは内部バス６を介してラインバッファ１２にバースト転送され、ラインバッファ１２からＬＣＤ２に出力される。

ＣＰＵ７からのデータ転送要求は、データを読み出す表示エリアの先頭のピクセルの位置を指定することにより行なう。このデータ転送要求に対しては、まず、不要データ判定回路３２において、当該データ転送要求にかかる表示エリアの画像データの先頭のアドレスが内部バス６のバス幅の先頭のアドレスと合致するか否かを判定する。すなわち、画像表示システム３１においては、内部バス６のバス幅は３２ｂｉｔであり、画像データの１ピクセルは８ｂｉｔである。よって、内部バス６を介して画像データを４ピクセル分ずつ読み出すことになる。よって、例えば、データ転送要求にかかる先頭のアドレスが０であれば、当該データ転送要求にかかる表示エリアの画像データの先頭のアドレスがバス幅の先頭のアドレスと合致することになる。この場合は、データ転送要求にかかる先頭のアドレスを０のままとして当該データ転送要求をアドレス発生回路１１に出力する。これに基づき、アドレス発生回路１１は、内部バス６のバス幅の先頭アドレスに合致したアドレスを発生してＳＤＲＡＭ４からデータを読み出し、ラインバッファ１２に格納する。よって、ＳＤＲＡＭ４からは、バス幅に応じて、データアドレス０〜３、データアドレス４〜７、…のように４ピクセルずつデータが転送される。すなわち、データアドレス０〜３であれば、ビット０〜７、ビット８〜１５、ビット１６〜２３、ビット２４〜３１でそれぞれ１ピクセルのデータを転送する。

次に、不要データ判定回路３２において、当該データ転送要求にかかる表示エリアの画像データの先頭のアドレスがバス幅の先頭のアドレスと合致しないと判定したときは、アドレス発生回路１１には先頭アドレスを０と出力する。このときＳＤＲＡＭ４からから読み出された内部バス６のバス幅の転送データには、無効データを含むことになる。例えば、データ転送要求にかかる表示エリアの画像データの先頭のアドレスが２のときは、バス幅の先頭のアドレスと合致しないことになり、この場合は、不要データ判定回路３２において先頭アドレスを０と変換されるため、ビット１６〜２３、ビット２４〜３１でそれぞれ１ピクセル、合計２ピクセル分のデータを転送する。そして、ビット０〜７、ビット８〜１５は無効データとなる。以後、アドレス発生回路１１により内部バス６のバス幅の先頭アドレスに合致したデータ転送要求が内部バス６に出力されることにより、無効データを含まないデータ転送が行なわれる。

このようにして読み出した先頭の画像データには無効データを含んでいる。この場合には、不要データ判定回路３２において、無効データを含んでいるのは当該無効データの位置データをラインバッファ書き込み回路３３に出力する。前記の例では、ビット０〜７、ビット８〜１５が無効データであると位置データを出力する。

そして、ラインバッファ書き込み回路３３では、このデータに基づいて、読み出した１つのバス幅分のデータのうちビット０〜７、ビット８〜１５の無効データをラインバッファ１２に書き込まないようにする。

以上説明した画像表示システム３１によれば、バス幅の先頭アドレスと読み出しデータアドレスの先頭アドレスとが一致していない場合でも、ＳＤＲＡＭ４からの画像データの転送はバス幅ごとに行われ、転送後の画像データから無効データを除去するようにするので、画像データの読み出しを高速化することができ、また、表示エリアの移動をきめ細かに行なうことができる。

［実施の形態３］
図４は、本実施の形態にかかる画像表示システム４１の電気的な接続を示すブロック図である。画像表示システム４１は、画像を表示する液晶ディスプレイ（ＬＣＤ）２と、ＬＣＤ２を制御する画像表示駆動装置となる液晶駆動装置（ＬＣＤＣ）３と、ＬＣＤ２に表示する画像データを格納した記憶装置であるＳＤＲＡＭ４と、ＳＤＲＡＭ４を制御するメモリコントローラ５と、ＬＣＤＣ３とＳＤＲＡＭ４とを接続する内部バス６と、各部を集中的に制御するＣＰＵ７とを備えている。ＳＤＲＡＭ４には、広い範囲の海域の画像の画像データが格納されており、その画像データの画像データエリアの範囲内でＣＰＵ７が表示エリアを指定して画像データを読み出して、ＬＣＤ２に表示させる。

本実施の形態では、画像データは、複数のレイヤ、本例ではレイヤ０とレイヤ１の２つのレイヤを備えている。このレイヤ０とレイヤ１とは同一のピクセルについて相関関係を有している。ＣＰＵ７は、ＳＤＲＡＭ４からレイヤ０とレイヤ１の画像データを読み出し、同一ピクセルのデータで相関処理を行い、再度レイヤ０とレイヤ１の画像データをＳＤＲＡＭ４のレイヤ０の格納領域とレイヤ１の格納領域にそれぞれ格納する。

図５は、ＳＤＲＡＭ４におけるレイヤ０とレイヤ１の画像データの格納について説明する説明図である。ＳＤＲＡＭ４においては、レイヤ０とレイヤ１の同一のピクセルの画像データについては同一のアドレスのデータエリアに格納している。例えば、レイヤ０の１ピクセル分、レイヤ１の１ピクセル分ともにデータ量が８ｂｉｔであれば、ＳＤＲＡＭ４の１つのアドレスのデータエリアのビット０〜７にレイヤ０の１ピクセル分のデータを格納し、ビット８〜１５にレイヤ１の１ピクセル分のデータを格納する。

これにより、同一ピクセルの相関を取るためにＣＰＵ７がレイヤ０とレイヤ１のデータをＳＤＲＡＭ４から読み出すときは、同一のアドレスからデータを読み出せば同一のピクセルのレイヤ０とレイヤ１のデータが含まれているので、ＳＤＲＡＭ４のあるアドレスからレイヤ０のデータを読み出し、異なるアドレスからレイヤ１のデータを読み出すという２度手間を防止することができる。また、レイヤ０とレイヤ１の同一ピクセルのデータの相関をとった後、レイヤ０とレイヤ１の同一ピクセルのデータをＳＤＲＡＭ４に再度格納する場合にも、同一のアドレスに同一ピクセルのレイヤ０とレイヤ１のデータを格納する。すなわち、ＳＤＲＡＭ４の同一のアドレスのデータエリアのビット０〜７にレイヤ０の１ピクセル分のデータを格納し、ビット８〜１５にレイヤ１の１ピクセル分のデータを格納する。よって、ＳＤＲＡＭ４のあるアドレスにレイヤ０のデータを格納し、異なるアドレスにレイヤ１のデータを格納するという２度手間を防止することができる。

図４に戻り、以上のようなＳＤＲＡＭ４における画像データのデータ構成であるときに、ＣＰＵ７から先頭のピクセルを指定してデータ転送要求があったときは、ＬＣＤＣ３は、当該データ転送要求からアドレス発生回路１１でＳＤＲＡＭ４の画像データの読み出し範囲を指定するアドレスを生成して、メモリコントローラ５を介してＳＤＲＡＭ４から必要な画像データをアドレスごとに順次読み出す。この画像データは内部バス６を介してバースト転送される。

この読み出された画像データは、前述のとおり、同一アドレスにレイヤ０とレイヤ１の同一ピクセルのデータを含んでいるので、分離回路４２により、同一アドレスに格納された同一ピクセルのレイヤ０とレイヤ１との切れ目（ビット０〜７とビット８〜１５）において分離し、分離後のレイヤ０のデータとレイヤ１のデータは、レイヤ０ラインバッファ４３、レイヤ１ラインバッファ４４にそれぞれ格納する。このように、レイヤ０ラインバッファ４３、レイヤ１ラインバッファ４４にそれぞれ格納されたレイヤ０のデータとレイヤ１のデータは、画面合成回路４５で合成されて、ＬＣＤ２に出力される。

以上説明した画像表示システム４１によれば、ＳＤＲＡＭ４のあるアドレスからレイヤ０のデータを読み出し、異なるアドレスからレイヤ１のデータを読み出すという２度手間、あるいは、ＳＤＲＡＭ４のあるアドレスにレイヤ０のデータを格納し、異なるアドレスにレイヤ１のデータを格納するという２度手間を防止することができるので、ＳＤＲＡＭ４からデータを高速で読み出すことができ、画像処理能力を向上させることができる。

なお、画像表示システム４１において、前述とは異なりレイヤ間の相関のない画像データを扱う場合もありうる。その場合は、図４、図５を参照して説明した画像表示システム４１の構成によると、ＳＤＲＡＭ４からの画像データの読み出し速度が逆に低下することが考えられる。

そこで、１台の画像表示システムにより、図４、図５を参照して説明した画像表示システム４１の構成と、図８、図９を参照して説明した前述の画像表示システム１２１の構成とを切り替えられるようにしてもよい。

すなわち、レイヤ間の相関のある画像データを扱う場合には、図５を参照して説明したようにＳＤＲＡＭ４の同一のアドレスに複数の各レイヤの同一ピクセルのデータを格納し、ＳＤＲＡＭ４から読み出した画像データについては、分離回路４２により、同一ピクセルのレイヤ０とレイヤ１のデータをＳＤＲＡＭ４の同一のアドレスのデータの中でレイヤごとに分離して、レイヤ０ラインバッファ４３、レイヤ１ラインバッファ４４にそれぞれ格納する。

一方、レイヤ間の相関のない画像データを扱う場合には、図９を参照して説明したようにＳＤＲＡＭ４の異なるアドレスにそれぞれ各レイヤの画像データを格納し、ＳＤＲＡＭ４から読み出した画像データについては、分離回路４２により、ＳＤＲＡＭ４の違いによりレイヤ０とレイヤ１のデータに分離して、レイヤ０ラインバッファ４３、レイヤ１ラインバッファ４４にそれぞれ格納する。

本発明の実施の形態１にかかる画像表示システムの電気的な接続を示すブロック図である。 図１の画像表示システムの動作の説明図である。 本発明の実施の形態２にかかる画像表示システムの電気的な接続を示すブロック図である。 本発明の実施の形態３にかかる画像表示システムの電気的な接続を示すブロック図である。 図４におけるＳＤＲＡＭでの画像データのデータ構成の説明図である。 本発明の課題を説明する画像表示システムの電気的な接続を示すブロック図である。 図６の画像表示システムの動作の説明図である。 本発明の課題を説明する画像表示システムの電気的な接続を示すブロック図である。 本発明の課題を説明する画像表示システムの電気的な接続を示すブロック図である。

符号の説明

１ 画像表示システム
２ 液晶ディスプレイ
３ 液晶駆動装置
４ ＳＤＲＡＭ
６ 内部バス
１１ アドレス発生回路
１２ ラインバッファ
２１ 先頭アドレス補正回路
２２ ラインバッファ書き込み回路

Claims (3)

1. ＳＤＲＡＭに記憶されている画像データの一部のデータ転送要求があったときに、当該当該データ転送要求にかかる前記画像データを前記ＳＤＲＡＭから読み出して表示装置に出力する画像表示駆動装置において、
   前記ＳＤＲＡＭから読み出した前記画像データを一時保存するバッファと、
   前記バッファに一時保存されている画像データを表示装置に出力する出力手段と、
   前記データ転送要求があったときは、当該データ転送要求にかかる前記画像データの先頭のアドレスがＳＤＲＡＭバースト長の先頭のアドレスと合致するか否かを判定する先頭アドレス判定手段と、
   前記先頭アドレス判定手段により前記両先頭アドレスが合致しないと判定したときは、前記データ転送要求にかかる前記画像データの先頭アドレスを前記ＳＤＲＡＭバースト長の先頭アドレスに変換する先頭アドレス変換手段と、
   前記先頭アドレス変換手段により変換後の先頭アドレスから前記ＳＤＲＡＭと前記バッファとを接続しているバスのバースト長ごとに前記画像データを前記ＳＤＲＡＭから読み出す要求を行なう画像データ読出手段と、
   前記画像データ読出手段の要求に基づき前記ＳＤＲＡＭを制御して前記ＳＤＲＡＭからＳＤＲＡＭ読出し手順に従って画像データを読み出すメモリ制御手段と、
   前記アドレス判定手段により前記両先頭アドレスが合致しないと判定したときは、前記メモリ制御手段で読み出した前記画像データのうち、前記先頭アドレス変換手段による変換後のアドレスには含まれているが前記先頭アドレス変換手段による変換前のアドレスには含まれていないものを判定する不要画像データ判定手段と、
   前記画像データ読出手段で読み出した前記画像データを前記不要画像データ判定手段により前記データ転送要求変換手段による変換前の前記データ転送要求には含まれていないと判定した部分を除いて前記バッファに記憶する記憶手段と、
   を備えていることを特徴とする画像表示駆動装置。
2. ＳＤＲＡＭに記憶されている画像データの一部のデータ転送要求があったときに、当該当該データ転送要求にかかる前記画像データを前記ＳＤＲＡＭから読み出して表示装置に出力する画像表示駆動装置において、
   前記ＳＤＲＡＭから読み出した前記画像データを一時保存するバッファと、
   前記バッファに一時保存されている画像データを表示装置に出力する出力手段と、
   前記データ転送要求があったときは、当該データ転送要求にかかる前記画像データの先頭のアドレスが前記ＳＤＲＡＭと前記バッファとを接続しているバスのバス幅の先頭のアドレスと合致するか否かを判定する先頭アドレス判定手段と、
   前記先頭アドレス判定手段により前記両先頭アドレスが合致していないと判定したときは、前記データ転送要求にかかる前記画像データの先頭のアドレスを前記バスのバス幅の先頭アドレスに変換する先頭アドレス変換手段と、
   前記データ転送要求に基づいて前記画像データを前記ＳＤＲＡＭから読み出す画像データ読出手段と、
   前記先頭アドレス判定手段により前記両先頭アドレスが合致しないと判定したときは、前記画像データ読出手段で読み出した前記画像データのうち、前記データ転送要求には含まれていないが前記画像データ読出手段で読み出した前記画像データには含まれているものを判定する不要画像データ判定手段と、
   前記画像データ読出手段で読み出した前記画像データを前記不要画像データ判定手段により前記データ転送要求には含まれていないと判定した部分を除いて前記バッファに記憶する記憶手段と、
   を備えていることを特徴とする画像表示駆動装置。
3. 表示装置と、ＳＤＲＡＭとを備え、前記ＳＤＲＡＭに記憶されている画像データの一部のデータ転送要求があったときに、当該当該データ転送要求にかかる前記画像データを前記ＳＤＲＡＭから読み出して前記表示装置に出力する画像表示システムにおいて、
   前記ＳＤＲＡＭは、前記画像データとして複数のレイヤからなる画像データを記憶していて、前記各レイヤの同一のピクセルのデータは前記ＳＤＲＡＭの同一のアドレスに記憶されており、
   前記レイヤごとに複数個設けられ、前記各レイヤの画像データをそれぞれ一時保存するバッファと、
   前記バッファに一時保存されている画像データを表示装置に出力する出力手段と、
   前記データ転送要求があったときは、当該データ転送要求にかかる前記画像データについて、前記アドレスごとに同一の前記ピクセルにかかる前記各レイヤのデータを前記ＳＤＲＡＭから順次読み出す画像データ読出手段と、
   前記画像データ読出手段により読み出した同一の前記ピクセルの異なる前記レイヤのデータをレイヤごとに分離するデータ分離手段と、
   前記データ分離手段により分離後の前記各レイヤのデータを前記各バッファにそれぞれ記憶する記憶手段と、
   を備えていることを特徴とする画像表示システム。

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