JP5835553B2

JP5835553B2 - 画像表示装置および画像表示用半導体集積回路

Info

Publication number: JP5835553B2
Application number: JP2011152590A
Authority: JP
Inventors: 昭藤代
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2011-07-11
Filing date: 2011-07-11
Publication date: 2015-12-24
Anticipated expiration: 2031-07-11
Also published as: JP2013020044A

Description

本発明は、画像表示装置、および画像表示装置に用いられる画像表示用半導体集積回路に関する。

一般的に、画像表示装置は、ＶＲＡＭ（Video Random Access Memory）とフレームバッファとを備え、ＣＰＵ（Central Processing Unit）等の描画回路により生成される画像データを、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Organic
Electro-Luminescence）等で構成される表示モニタに適した型式の表示出力データに変換して表示処理を行う（例えば、特許文献１参照）。

また、画像表示装置において、ＶＲＡＭへの表示制御回路からのアクセスによる表示メモリへのＣＰＵからの描画アクセス時の速度低下を抑制しながら描画アクセスのパフォーマンスを最大限にする技術も知られている（例えば、特許文献２参照）。この種の画像表示装置の構成が図４に示されている。

図４に示す画像表示装置４０は、ＤＤＲ-ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）等のシングルポートの大容量メモリからなるＶＲＡＭ４１と、ＧＤＣ（Graphics Controller）４２とから構成される。図４に示す画像表示装置４０によれば、外部接続されるＣＰＵ４３によって生成され、ＧＤＣ４２によりＶＲＡＭ４１に描画された画像データは、ＧＤＣ４２の制御により不図示の表示モニタに出力される。

ＧＤＣ４２は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路に実装され、ＣＰＵインタフェース回路部４２１と、ＢＩＴＢＬＴ（Bit Block Transfer）制御部４２２と、アクセス調停回路部４２３と、表示用データ読み出し制御部４２４と、フレームバッファ４２５と、ビデオ合成回路部４２６と、制御レジスタ４２７と、を含み構成される。

ＣＰＵインタフェース回路部４２１は、ＣＰＵ４３と不図示の表示モニタとをインタフェースし、ＣＰＵ４３から出力される画像データを取り込んでアクセス調停回路部４２３へ出力する。ＢＩＴＢＬＴ制御回路部４２２は、ＶＲＡＭ４１のある領域に書き込まれた画像データを同じＶＲＡＭ４１内の他の領域にビットマップイメージでコピーする機能を有するハードウェアである。アクセス調停回路部４２３は、ＢＩＴＢＬＴ制御回路部４２２と表示用データ読み出し制御部４２４からのＶＲＡＭ４１へのアクセス調停を行う。表示用データ読み出し制御部４２４は、ＶＲＡＭ４１のアドレスを生成するアドレスカウンタ４２４ａを内蔵し、ＶＲＡＭ４１に格納された画像データをフレームバッファ４２５へ読み出すための制御を行う。

フレームバッファ４２５は、図中、＃０〜＃ｎで示す複数の表示プレーンで構成される。表示用データ読み出し制御部４２４が内蔵するアドレスカウンタ（ＡＣ）４２４ａ）は、これら表示プレーン＃０〜＃ｎ毎に格納される画像テータのＶＲＡＭ４１のアドレスを生成する。図５にＶＲＡＭ４１のアドレス空間を示す。図５によれば、ＶＲＡＭ４１には、アドレスの先頭位置０から最大アドレス位置まで、フレームバッファ４２５を構成する表示プレーン＃０〜＃ｎ毎にアドレス空間が順次割り当てられている。表示用データ読み出し制御部４２４が内蔵するアドレスカウンタ４２４ａは、表示プレーン＃０〜表示プレーン＃ｎの最大アドレスまで順次インクリメントして、ＶＲＡＭ４１の全てのアドレスから表示データを取得する。

ビデオ合成回路部４２６は、後述する制御レジスタ４２７に設定される制御情報にしたがい、フレームバッファ４２５を構成する表示プレーン＃０〜＃ｎ毎に格納された画像データを合成して得られる画像テータを不図示の表示モニタへ出力する。なお、制御レジスタ４２７は、フレームバッファ４２５を構成する表示プレーン＃０〜＃ｎ毎に表示をＯＮ／ＯＦＦ制御する、ＣＰＵ４３により参照可能（プログラマブル）なレジスタである。

上記した画像表示装置４０の動作について簡単に説明する。まず、ＣＰＵ４３により生成される画像データは、ＣＰＵインタフェース回路部４２１によって取り込まれ、アクセス調停回路部４２３を介してＶＲＡＭ４１の所定の領域に格納される。次に、ＢＩＴＢＬＴ制御回路部４２２は、ＶＲＡＭ４１に格納された画像データを同じＶＲＡＭ４１内における他の領域にコピーする。そして、表示用データ読み出し制御部４２４は、表示モニタの表示タイミングを検知すると、内蔵のＡＣ４２４ａにより生成されるリードアドレスに基づき、ＶＲＡＭ４１にコピーされた画像データをフレームバッファ４２５の各表示プレーン＃０〜＃ｎに転送し、ビデオ合成回路部４２６により合成された画像データが表示モニタへ出力される。

このとき、表示用データ読み出し制御部４２４が内蔵するＡＣ４２４ａは、制御レジスタ４２７に設定された表示プレーン＃０〜＃ｎ毎の表示ＯＮ／ＯＦＦ制御情報に関係なく、フレームバッファ４２５を構成する全ての表示プレーン＃０〜＃ｎのリードアドレスを生成していた。すなわち、図５にＶＲＡＭ４１のアドレス空間が示されるように、ＡＣ４２４ａは、表示プレーン＃０〜＃ｎの先頭アドレス位置から最大アドレス位置くまで順次インクリメントし、ＶＲＡＭ４１の全てのアドレスから画像データを取得していた。

特開平５−２７７０５号公報特開２００３−５９４８号公報

上記したように、従来の画像表示装置４０によれば、表示用データ読み出し制御部４２４は、ＶＲＡＭ４１からフレームバッファ４２５へ画像データを転送する際に、制御レジスタ４２７に設定された表示プレーン＃０〜＃ｎ毎の表示ＯＮ／ＯＦＦ制御情報に関係なく、表示プレーン＃０〜＃ｎ用の全ての画像データをリードしていた。このため、ＶＲＡＭ４１からフレームバッファ４２５を構成する表示プレーン＃０〜＃ｎへ画像データを転送する期間が長くなり、ＣＰＵ４３やＢＩＴＢＬＴ制御回路４２２等の描画系からのＶＲＡＭ４１へのアクセス可能な期間が短くなり、描画系は待ち時間が発生するため画像処理速度が著しく低下してしまう。

具体的に、図６に、水平期間１周期におけるＶＲＡＭのアクセスタイミングが示されているように、表示用データ読み出し制御部４２４からフレームバッファ４２５を構成する表示プレーン＃０〜＃ｎの全データリード期間の割合（Ａ％）が大きくなると、描画系によるＶＲＡＭ４１へのアクセス可能期間（１００−Ａ％）が減ってしまう。なお、図６には、表示モニタにＬＣＤを採用した場合の水平走査期間１周期におけるクロック（ＬＣＤ
Ｃｌｏｃｋ）と、水平同期信号（ｈｓｙｎｃ）と、ＶＲＡＭのアクセス期間が、それぞれ（ａ）（ｂ）（ｃ）として時系列に示されている。

本発明は上記した課題を解決するためになされたものであり、描画系の表示メモリへのアクセス可能期間を長くして描画の待ち時間を短くすることによりパフォーマンスの向上をはかった画像表示装置および画像表示用半導体集積回路を提供することを目的とする。

上記した課題を解決するために本発明は、ＣＰＵにより生成される画像データを表示メモリの所定の領域に格納し、グラフイックスコントローラが、表示モニタの表示タイミングを検知すると、前記表示メモリに格納された前記画像データをフレームバッファの各表示プレーンに転送し、前記表示プレーンのそれぞれに転送された画像データを合成して前記表示モニタへ出力する画像表示装置であって、前記表示プレーン毎に前記画像データの合成の要否を示す情報が設定され、前記ＣＰＵにより参照可能な制御レジスタと、前記制御レジスタに設定された情報を参照し、前記画像データの合成が必要とされる表示プレーンについてのみ前記表示メモリのアドレスを生成して前記フレームバッファの該当する表示プレーンへ転送する制御を行う表示用データ読み出し制御部と、を有することを特徴とする。

本発明によれば、表示用データ読み出し制御部は、制御レジスタに設定された表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されている表示メモリのアドレスを生成し、該当の表示データをフレームバッファへ読み出す制御を行う。このため、フレームバッファを構成する未使用の表示プレーンに対するリードアクセスを省略出来、したがって、描画系の表示メモリへのアクセス可能期間が長くなって待ち時間を抑えることができるため、パフォーマンスの向上を図った画像表示装置を提供することができる。

本発明は、ＣＰＵと表示モニタとをインタフェースし、画像データが格納される表示メモリが外付けされ、もしくは内蔵される画像表示用半導体集積回路であって、表示フレーム毎の表示用出力データが格納される２以上の表示プレーンからなるフレームバッファと、前記フレームバッファに書き込まれたそれぞれの表示用出力データを合成して前記表示モニタへ出力する合成回路部と、前記表示プレーン毎に前記画像データの合成の要否を示す情報がプログラマブルに設定され、前記ＣＰＵにより参照可能な制御レジスタと、前記ＣＰＵにより生成される画像データを前記表示メモリに書き込み、前記制御レジスタに設定された情報を参照し、前記画像データの合成が必要とされる表示プレーンについてのみ前記表示用出力データが格納されている前記表示メモリのアドレスを生成するアドレスカウンタを内蔵し、前記フレームバッファの該当する表示プレーンへ転送する制御を行う表示用データ読み出し制御回路部と、を備えたことを特徴とする。

本発明によれば、表示用データ読み出し制御部は、内蔵のアドレスカウンタにより、制御レジスタにプログラマブルに設定された表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されている表示メモリのアドレスを生成し、該当の表示データをフレームバッファへ読み出す制御を行う。このため、フレームバッファを構成する未使用の表示プレーンに対するリードアクセスを省略出来、したがって、描画系の表示メモリへのアクセス可能期間が長くなって待ち時間を抑えることができるため、パフォーマンスの向上を図った描画表示制御用半導体集積回路を提供することが出来る。

本発明によれば、描画系の表示メモリへのアクセス可能期間を長くして描画の待ち時間を短くすることによりパフォーマンスの向上をはかった画像表示装置および画像表示用半導体集積回路を提供することができる。

本発明の実施の形態に係る画像表示装置の構成を示すブロック図である。本発明の実施の形態に係る画像表示装置のＶＲＡＭのアドレス空間を示す図である。本発明の実施の形態に係る画像表示装置の動作を示すタイミング図である。従来の画像表示装置の構成を示すブロック図である。従来の画像表示装置のＶＲＡＭのアドレス空間を示す図である。従来の画像表示装置の動作を示すタイミング図である。

以下、添付図面を参照して本発明を実施するための実施の形態（以下、単に本実施形態という）について詳細に説明する。

（実施形態の構成）
図１は、本実施形態に係る画像表示装置の構成を示すブロック図である。図１によれば、本実施形態に係る画像表示装置１０は、ＤＤＲ-ＳＤＲＡＭ等のシングルポートの大容量メモリからなるＶＲＡＭ１１と、描画系の回路であるＧＤＣ１２とＣＰＵ１３と、により構成される。ＧＤＣ１２（画像表示用半導体集積回路）は、ＦＰＧＡやＡＳＩＣ等の半導体集積回路に実装され、ＣＰＵインタフェース回路部１２１と、ＢＩＴＢＬＴ制御部１２２と、アクセス調停回路部１２３と、表示用データ読み出し制御部１２４と、フレームバッファ１２５と、ビデオ合成回路部１２６と、制御レジスタ１２７と、を含み構成される。

ＣＰＵインタフェース回路部１２１は、ＣＰＵ１３と不図示の表示モニタとをインタフェースし、ＣＰＵ１３から出力される画像データを取り込んでアクセス調停回路部１２３へ出力する。ＢＩＴＢＬＴ制御部１２２は、ＶＲＡＭ１１のある領域に書き込まれた画像データを同じＶＲＡＭ１１内の他の領域にビットマップイメージでコピーする。アクセス調停回路部１２３は、ＢＩＴＢＬＴ制御部１２２と表示用データ読み出し制御部１２４からのＶＲＡＭ１１へのアクセス調停を行う。

表示用データ読み出し制御部１２４は、ＶＲＡＭ１１のアドレスを生成するＡＳＣ１２４ａ（アドレススキップカウンタ）を内蔵し、制御レジスタ１２７に設定された情報を参照し、前記表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されているＶＲＡＭ１１のアドレスを生成し、表示データをフレームバッファ１２５へ読み出す制御を行う。

フレームバッファ１２５は、図中、＃０〜＃ｎで示す複数の表示プレーンで構成される。表示用データ読み出し制御部１２４が内蔵するＡＳＣ１２４ａは、表示用出力データの合成が必要とされる表示プレーン＃０〜＃ｎについてのみ、表示用出力データが格納されているＶＲＡＭ１１のアドレスを生成する。図２にＶＲＡＭ１１のアドレス空間を示す。図２によれば、ＶＲＡＭ１１には、フレームバッファ１２５を構成する表示プレーン＃０〜＃ｎ毎のアドレス空間がアドレス０〜最大アドレスに向かって順次割り当てられている。ＡＳＣ１２４ａは、制御レジスタ１２７が示す制御情報にしたがい、表示プレーン＃０、＃２、・・・＃ｎのアドレスを生成し、結果、それ以外の表示プレーン＃１、＃３・・・の表示データが格納されているＶＲＡＭ４１へのアクセスはスキップされる。

ビデオ合成回路部１２６は、制御レジスタ１２７に設定される制御情報にしたがい、フレームバッファ１２５を構成する表示プレーン＃０〜＃ｎ毎に格納された画像データを合成して得られる画像テータを不図示の表示モニタへ出力する。なお、制御レジスタ１２７は、フレームバッファ１２５を構成する表示プレーン＃０〜＃ｎ毎に表示を合成するか否かを制御する、ＣＰＵ１３により参照可能（プログラマブル）なレジスタである。

（実施形態の動作）
以下、本実施形態に係る画像表示装置１０の動作について、図１を参照しながら詳細に説明する。まず、ＣＰＵ１３により生成される画像データは、ＧＤＣ１２のＣＰＵインタフェース回路部１２１によって取り込まれ、アクセス調停回路部１２３を介してＶＲＡＭ１１の所定の領域に格納される。次に、ＢＩＴＢＬＴ制御部１２２は、ＶＲＡＭ１２に格納された画像データを同じＶＲＡＭ１２内における他の領域にコピーする。そして、表示用データ読み出し制御部１２４は、表示モニタの表示タイミングを検知すると、内蔵のＡＳＣ１２４ａにより生成されるリードアドレスに基づき、ＶＲＡＭ４２にコピーされた画像データをフレームバッファ１２５の各表示プレーン＃０〜＃ｎに転送する。そして、ビデオ合成回路部１２６により合成された画像データが表示モニタへ出力される。

ここで、表示用データ読み出し制御部１２４に内蔵されるＡＳＣ１２４ａは、制御レジスタ１２７に設定された、ビデオ合成がＯＮ設定された表示プレーンのリードアドレスのみを生成する。表示用データ読み出し制御部１２４は、ＡＳＣ１２４ａが示すアドレスにしたがい、ＶＲＡＭ１１をアクセスし、読み出した表示データを該当のフレームバッファ１２５の表示プレーン＃０〜＃ｎに格納する。このとき、制御レジスタ１２７にビデオ合成がＯＦＦ設定された表示プレーンへの読み出しはスキップされる。

図２に、ＶＲＡＭ１１のアドレス空間と共にＡＳＣ１２４ａの動作例が示されている。図２では、制御レジスタ１２７に、フレームバッファ１２５を構成する表示プレーン＃０，＃２，＃ｎがビデオ合成ＯＮで、残りがＯＦＦ設定されていたものとして説明する。ＡＳＣ１２４ａは、表示プレーン＃０のアドレスを０からスタートしてインクリメントを開始する。ＡＳＣ１２４ａは、表示プレーン＃０の最後のアドレスに達した際、制御レジスタ１２７から出力される信号を参照し、表示プレーン＃１がＯＦＦであることを判定した後、表示プレーン＃２の先頭アドレスの表示データをＶＲＡＭ１１からロードしてインクリメントを開始する。この時、表示プレーン＃１のアドレスはスキップされ、表示プレーン＃１のアドレスに格納された表示データをＶＲＡＭ１１からロードしない。表示プレーン＃２〜＃ｎに対しても同様の動作を行う。

図３に、本実施形態に係る画像表示装置１０の水平期間１周期におけるＶＲＡＭのアクセスタイミングが示されている。ここでは、表示モニタにＬＣＤを採用した場合の水平走査期間１周期におけるクロック（ＬＣＤ
Ｃｌｏｃｋ）と、水平同期信号（ｈｓｙｎｃ＃）と、ＶＲＡＭのアクセス期間が、それぞれ（ａ）（ｂ）（ｃ）で時系列に示されている。

図３において、図６の従来例と比較して明らかなように、本実施形態によれば、未使用になる表示プレーンのリードアクセスを省くことで、大容量で安価のシングルポートが一般的なＤＲＡＭへのアクセス可能期間（１００−Ａ％）が長くなる。したがって、ＣＰＵ１３やＢＩＴＢＬＴ制御部１２２等の描画系、又はその他の描画エンジンからＶＲＡＭ１１へのアクセス可能期間（１００−Ａ％）が増え、これら描画系の待ち時間を抑制することができる。本発明は、フレームバッファ１２５の容量が大で、制御レジスタ１２７にビデオ合成がＯＦＦ設定される表示プレーンの数が増える程得られる効果が大きい。

（実施形態の効果）
以上説明のように本実施形態に係る画像表示装置１０によれば、表示用データ読み出し制御部１２４は、制御レジスタ１２７にプログラマブルに設定された表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されているＶＲＡＭ１１のアドレスを生成し、該当の表示データをフレームバッファ１２５へ読み出す制御を行う。このため、フレームバッファ１２５を構成する未使用の表示プレーンに対するリードアクセスを省略出来、したがって、ＣＰＵ１３やＢＩＴＢＬＴ制御部１２２等、描画系のＶＲＡＭ１１へのアクセス可能期間が長くなって待ち時間を抑制でき、パフォーマンスの向上が図れる。

また、図１に示す、ＣＰＵインタフェース回路部１２１と、ＢＩＴＢＬＴ制御部１２２と、アクセス調停回路部１２３と、ＡＳＣ１２４ａ内蔵の表示用データ読み出し制御部１２４と、フレームバッファ１２５と、ビデオ合成回路部１２６と、制御レジスタ１２７とからなるＧＤＣ１２を、ＦＰＧＡやＡＳＩＣ等の半導体集積回路に実装することで、描画系のＶＲＡＭへのアクセス可能期間を長くして待ち時間を抑制したパフォーマンスの高い描画表示用半導体集積回路を提供することが出来る。なお、この場合、ＶＲＡＭ１１は、ＧＤＣ１２に外付けしても内蔵してもよい。

以上、本発明の好ましい実施形態について詳述したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０・・・画像表示装置、１１・・・ＶＲＡＭ（表示用メモリ）、１２・・・ＧＤＣ（描画表示制御用半導体集積回路）、１２１・・・ＣＰＵインタフェース回路部、１２２・・・ＢＩＴＢＬＴ制御部、１２３・・・アクセス調停回路部、１２４・・・表示用データ読み出し制御部、１２４ａ・・・アドレススキップカウンタ（ＡＳＣ）、１２５・・・フレームバッファ、１２６・・・ビデオ合成回路部、１２７・・・制御レジスタ

Claims

ＣＰＵにより生成される画像データを表示メモリの所定の領域に格納し、グラフイックスコントローラが、表示モニタの表示タイミングを検知すると、前記表示メモリに格納された前記画像データをフレームバッファの各表示プレーンに転送し、前記表示プレーンのそれぞれに転送された画像データを合成して前記表示モニタへ出力する画像表示装置であって、
前記表示プレーン毎に前記画像データの合成の要否を示す情報が設定され、前記ＣＰＵにより参照可能な制御レジスタと、
前記制御レジスタに設定された情報を参照し、前記画像データの合成が必要とされる表示プレーンについてのみ前記表示メモリのアドレスを生成して前記フレームバッファの該当する表示プレーンへ転送する制御を行う表示用データ読み出し制御部と、を有することを特徴とする画像表示装置。
ＣＰＵと表示モニタとをインタフェースし、画像データが格納される表示メモリが外付けされ、もしくは内蔵される画像表示用半導体集積回路であって、
表示フレーム毎の表示用出力データが格納される２以上の表示プレーンからなるフレームバッファと、
前記フレームバッファに書き込まれたそれぞれの表示用出力データを合成して前記表示モニタへ出力する合成回路部と、
前記表示プレーン毎に前記画像データの合成の要否を示す情報がプログラマブルに設定され、前記ＣＰＵにより参照可能な制御レジスタと、
前記ＣＰＵにより生成される画像データを前記表示メモリに書き込み、前記制御レジスタに設定された情報を参照し、前記画像データの合成が必要とされる表示プレーンについてのみ前記表示用出力データが格納されている前記表示メモリのアドレスを生成するアドレスカウンタを内蔵し、前記フレームバッファの該当する表示プレーンへ転送する制御を行う表示用データ読み出し制御回路部と、
を備えたことを特徴とする画像表示用半導体集積回路。