JP6272670B2 - ディスプレードライバ集積回路及びディスプレーデータ処理方法 - Google Patents

Description

本発明はディスプレードライバ集積回路、及びディスプレーデータ処理方法に関する。

最近、ＨＤＴＶ級の超高解像度ディスプレーモジュール（ｄｉｓｐｌａｙ ｍｏｄｕｌｅ）を搭載したスマートフォンの出現によって、モバイルディスプレーのトレンドはＯＬＥＤ及びＬＴＰＳ−ＬＣＤ技術を利用するＷＶＧＡ級（８００ｘ１２８０）又はフルＨＤ級（１０８０ｘ１９２０）以上の超高解像度モバイルＤＤＩ（ｄｉｓｐｌａｙ ｄｒｉｖｅｒ ＩＣ）の開発が要求されている。このような超高解像度モバイルディスプレー駆動による消費電流減少、製品発熱減少、及びＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）の負荷減少を目的としてＤＤＩに低電力駆動に対する様々な解決策が要求されている。

また、最近のディスプレーシステム環境では、モバイルＡＰからＨＳＳＩ（ｈｉｇｈ ｓｐｅｅｄ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ）を通じてＤＤＩ及びＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）等へ入／出力されるデータ量がフルＨＤ規格のような超高解像度に対応するために非常に大きく増加して、これに対応するために高速（ｈｉｇｈ ｓｐｅｅｄ）駆動能力向上が要求されている。

米国特許公開第２０１１／０１５７２００号公報 米国特許公開第２００３／０２１０２４７号公報

本発明の目的は高速動作を可能としながら、同時に集積化が容易であるディスプレードライバ集積回路を提供することにある。

本発明の実施形態によるディスプレードライバ集積回路（ＤＤＩ）は、ディスプレーデータを出力するための分散器と、外部クロックにしたがって、前記分散器から前記ディスプレーデータを受信し、内部クロックに応答して前記ディスプレーデータを出力するための複数のＦＩＦＯメモリと、前記ＦＩＦＯメモリから前記ディスプレーデータを受信するための複数のグラフィックメモリと、を含む。
実施形態において、前記内部クロックの周波数は前記外部クロックの周波数より低い。
実施形態において、前記分散器は第１周波数で前記ディスプレーデータを受信する。
実施形態において、前記ディスプレーデータは第２周波数で前記分散器から出力され、前記第２周波数は、前記ＦＩＦＯメモリの個数によって分けられた前記第１周波数と同一であるか、或いは高い。

実施形態において、前記ディスプレーデータは第３周波数で前記ＦＩＦＯメモリから出力され、前記第３周波数は前記第１周波数より低く、そして前記第２周波数よりも高い。
実施形態において、前記ディスプレーデータは第３周波数で前記ＦＩＦＯメモリから出力され、前記第３周波数は前記内部クロックの周波数と同一である。
実施形態において、前記ＦＩＦＯメモリの個数は前記グラフィックメモリの個数と同一である。
実施形態において、前記分散器は高速直列インターフェイスを介して前記ディスプレーデータを受信する。
実施形態において、前記分散器は１２５ＭＨｚの周波数で前記ディスプレーデータを受信する。

実施形態において、前記内部クロック発生するためのオシレータをさらに含む。
本発明の他の実施形態によるディスプレードライバ集積回路（ＤＤＩ）は、ディスプレーデータを出力するための分散器と、前記分散器から前記ディスプレーデータを受信し、そして前記ディスプレーデータを出力するための複数のＦＩＦＯメモリと、内部クロックに応答して前記ＦＩＦＯメモリから前記ディスプレーデータを受信し、そして前記内部クロックに応答して前記ディスプレーデータを出力するための複数のグラフィックメモリと、を含む。

実施形態において、前記ディスプレーデータは前記内部クロックの上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で書込み活性化信号にしたがって、前記グラフィックメモリへ入力される。
実施形態において、前記ディスプレーデータは前記内部クロックの下降エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）でスキャン活性化信号にしたがって、前記グラフィックメモリから出力される。
実施形態において、前記書込み活性化信号及び前記スキャン活性化信号を制御するためのタイミング制御器をさらに含む。

実施形態において、前記ディスプレーデータが前記グラフィックメモリが入力されるための周波数は、前記ディスプレーデータが前記グラフィックメモリから出力されるための周波数と同一である。
実施形態において、前記ディスプレーデータは外部クロックにしたがって、前記ＦＩＦＯメモリによって入力され、そして前記ディスプレーデータは前記内部クロックに応答して前記ＦＩＦＯメモリから出力される。
実施形態において、前記内部クロックの周波数は前記外部クロックの周波数より低い。
実施形態において、前記グラフィックメモリは調停回路を包含しない。
実施形態において、前記内部クロック発生するためのオシレータをさらに含む。

実施形態において、前記グラフィックメモリ各々は対応するＦＩＦＯメモリを有する。
本発明のその他の実施形態によるディスプレードライバ集積回路（ＤＤＩ）は、ディスプレーデータを出力するための分散器と、前記分散器から前記ディスプレーデータを受信するための複数のＦＩＦＯメモリと、前記ＦＩＦＯメモリから前記ディスプレーデータを受信するための複数のグラフィックメモリと、を含み、ＦＩＦＯメモリ対各々は対応するグラフィックメモリ対と共にデータラインを共有する。

実施形態において、前記ＦＩＦＯメモリは第１周波数で前記分散器から前記ディスプレーデータを受信し、そして第２周波数で前記データラインを介して前記ディスプレーデータを出力し、前記第２周波数は前記第１周波数より高い。
実施形態において、前記ＦＩＦＯメモリは外部クロックにしたがって、前記分散器から前記ディスプレーデータを受信し、そして内部クロックに応答して前記ディスプレーデータを出力する。

実施形態において、前記グラフィックメモリは内部クロックに応答して前記ＦＩＦＯメモリから前記ディスプレーデータを受信する。
本発明の実施形態によるディスプレードライバ集積回路のデータ処理方法は、外部クロックにしたがって、分散器からディスプレーデータを複数のＦＩＦＯメモリに書き込む段階と、内部クロックに応答して前記ＦＩＦＯメモリから前記ディスプレーデータを複数のグラフィックメモリに書き込む段階と、前記内部クロックに応答して前記グラフィックメモリの前記ディスプレーデータをイメージデータ処理ブロックにスキャニングする段階と、を含む。

本発明の実施形態によるディスプレードライバ集積回路は、ディスプレーデータを格納するグラフィックメモリの最大動作周波数に限界を与え、グラフィックメモリの大きさ増加に多大な影響を及ぼす調停回路を除去できる。
本発明の実施形態によるディスプレードライバ集積回路は、フルＨＤ級以上の超高解像度ディスプレーで、入力データの周波数上昇に関わらず、ＦＩＦＯメモリを追加することによって、最大動作周波数を高くすることができる。

本発明の実施形態によるディスプレードライバ集積回路はＦＩＦＯメモリによって、グラフィックメモリの入力データをインタリービングすることができ、物理的なレイアウト側面でも各メモリブロックを顧客が要求するチップの大きさに合うように能動的に配置させ得る。
本発明の実施形態によるディスプレードライバ集積回路は８インタリービング回路及びＦＩＦＯメモリによるクロックドメインを変更することによって、相対的に低速度駆動を通じてディスプレー消費電流を減少させ得る。

本発明によるディスプレーシステムを例示的に示すブロック図。 本発明の実施形態によるデータパケットを例示的に示す図。 本発明の実施形態によるディスプレータイミング図を例示的に示す図。 本発明の実施形態によるＭＩＰＩデータ入力を例示的に示す図。 本発明の他の実施形態によるＭＩＰＩデータ入力を例示的に示す図。 本発明の概念を説明するための図。 図５に図示されたグラフィックメモリ各々の書込み／スキャン動作のタイミング図を例示的に示す図。 本発明の実施形態によるインタリービングによって実行される時のデータタイミング図。 本発明の実施形態による分散器のインタリービングを例示的に説明するための図。 本発明の実施形態による分散器のＮインタリービングを例示的に説明するための図。 本発明の実施形態によるＤＤＩを例示的に示す図。 本発明の他の実施形態によるＤＤＩを例示的に示す図。 本発明のその他の実施形態によるＤＤＩを例示的に示す図。 本発明の実施形態によるモバイルＤＤＩを例示的に示す図。 本発明の実施形態によるディスプレーデータの処理方法を例示的に示すフローチャート。 本発明の実施形態によるディスプレーシステムを例示的に示す図。 本発明の実施形態によるデータ処理システムを例示的に示すブロック図。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付された図面を参照して説明する。
図１は本発明によるディスプレーシステム１０を例示的に示すブロック図である。図１を参照すれば、ディスプレーシステム１０はアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｓｏｒ；以下‘ＡＰ’、１２）、ディスプレードライバ集積回路（ｄｉｓｐｌａｙ ｄｒｉｖｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；以下‘ＤＤＩ’、１４）、及びディスプレーパネル（ｄｉｓｐｌａｙ ｐａｎｅｌ；以下‘ＤＰ’、１６）を含む。

ＡＰ１２はディスプレーシステム１０の全般的な動作を制御し、クロックＥＣＬＫに応答してディスプレーデータを有するデータパケット（ｄａｔａ ｐａｃｋｅｔｓ）を入出力する。ここで、データパケットは、ディスプレーデータ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データ活性化信号ＤＥ等を包含することができる。

ＤＤＩ１４はモバイルインターフェイスを介してＡＰ１２からデータパケットを受信し、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データ活性化信号ＤＥ、ディスプレーデータ（ＲＧＢ Ｄａｔａ）、及びクロックＰＣＬＫを出力する。ここで、モバイルインターフェイスはＭＩＰＩ（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）、ＭＤＤＩ（ｍｏｂｉｌｅ ｄｉｓｐｌａｙ ｄｉｇｉｔａｌ ｉｎｔｅｒｆａｃｅ）、ＣＤＰ（ｃｏｍｐａｃｔ ｄｉｓｐｌａｙ ｐｏｒｔ）、ＭＰＬ（ｍｏｂｉｌｅ ｐｉｘｅｌ ｌｉｎｋ）、ＣＭＡＤＳ（ｃｕｒｒｅｎｔ ｍｏｄｅ ａｄｖａｎｃｅｄ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）等のような高速の直列インターフェイス（ｈｉｇｈ ｓｐｅｅｄ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ）であり得る。以下では説明を簡単にするためにＤＤＩ１４はＭＩＰＩ方式にしたがって、インターフェイシングを実行すると仮定する。

ＤＤＩ１４はＡＰ１２との高速直列インターフェイスのためにグラフィックメモリ（ｇｒａｐｈｉｃ ｍｅｍｏｒｙ；ＧＲＡＭ）を内装することができる。ここで、消費電流減少、製品発熱減少、ＡＰ１２の負荷減少させ得るＧＲＡＭは、ＡＰ１２から入力されたディスプレーデータを書き込み（ｗｒｉｔｅ）、書き込まれたデータをスキャン動作（ｓｃａｎ ｏｐｅｒａｔｉｏｎ）を通じて出力する。実施形態において、ＧＲＡＭはデュアルポートＤＲＡＭで具現され得る。
また、ＤＤＩ１４はＡＰ１２との高速直列インターフェイス（ｈｉｇｈ ｓｐｅｅｄ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ）のためにグラフィックメモリ（ｇｒａｐｈｉｃ ｍｅｍｏｒｙ；ＧＲＡＭ）を使用せず、データパケットをバッファリングして置いた後、ディスプレーデータを出力することができる。以下では説明を簡単にするためにＤＤＩ１４はＧＲＡＭを利用すると仮定する。

ディスプレーパネル１６はＤＤＩ１４の制御にしたがって、ディスプレーデータをフレーム（ｆｒａｍｅ）単位にディスプレーする。ディスプレーパネル１６は、有機発光表示パネル（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ；ＯＬＥＤ）、液晶表示パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ；ＬＣＤ）、プラズマ表示パネル（ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ；ＰＤＰ）、電氣泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ ｐａｎｅｌ）、及びエレクトロ・ウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）の中でいずれか１つであり得る。一方、本発明のディスプレーパネル１６はこれらに制限されない。

本発明のディスプレーシステム１０はＧＲＡＭを利用するＤＤＩ１４を具備することによって、高速インターフェイスに適合する。
図２は本発明の実施形態によるデータパケットを例示的に示す図である。図２に図示されたデータパケットはディスプレーパネル１６に水平方向にディスプレーするためのデータである。データパケットは、水平同期開始パケット（ＨＳＡ；ｈｏｒｉｚｏｎｔａｌ ｓｐｅｅｄ ａｃｔｉｏｎ）、水平バックポーチパケット（ＨＢＰ；ｈｏｒｉｚｏｎｔａｌ ｂａｃｋ ｐｏｒｃｈ）、水平活性区間パケット（ＨＡＣＴ；ｈｏｒｉｚｏｎｔａｌ ａｃｔｉｖｅ）、水平フロントポーチパケット（ＨＦＰ；ｈｏｒｉｚｏｎｔａｌ ｆｒｏｎｔ ｐｏｒｃｈ）を含む。しかし、本発明のデータパケットはここに制限されない。
ＤＤＩ（１４、図１参照）は水平方向にディスプレーするためのデータパケットを受信してデータ活性化信号ＤＥ、水平同期信号Ｈｓｙｎｃ、ＲＧＢデータ（Ｄ［２３：０］）、クロックＰＣＬＫを出力する。ここで、クロックＰＣＬＫはＡＰ１２から入力されたクロック（図１のＥＣＬＫ）である。

図２では水平方向にディスプレーされるデータパケットを図示したが、垂直方向にディスプレーされるデータパケットも類似である。
図３は本発明の実施形態によるディスプレータイミング図を例示的に示す図である。図３を参照すれば、ディスプレータイミング図は次の通りである。図２でディスプレーされる１フレームを示す。
水平方向に水平同期信号Ｈｓｙｎｃを基準に、水平応答速度（ＨＳＡ；ｈｏｒｉｚｏｎｔａｌ ｓｐｅｅｄ ａｃｔｉｏｎ）、水平バックポーチ（ＨＢＰ；ｈｏｒｉｚｏｎｔａｌ ｂａｃｋ ｐｏｒｃｈ）、水平活性区間（ＨＡＣＴ；ｈｏｒｉｚｏｎｔａｌ ａｃｔｉｖｅ）、水平フロントポーチ（ＨＦＰ；ｈｏｒｉｚｏｎｔａｌ ｆｒｏｎｔ ｐｏｒｃｈ）が包含される。

垂直方向に水平同期信号Ｖｓｙｎｃを基準に、垂直応答区間（ＶＳＡ；ｖｅｒｔｉｃａｌ ｓｐｅｅｄ ａｃｔｉｏｎ）、垂直バックポーチ（ＶＢＰ；ｖｅｒｔｉｃａｌ ｂａｃｋ ｐｏｒｃｈ）、垂直活性区間（ＶＡＣＴ；ｖｅｒｔｉｃａｌ ａｃｔｉｖｅ）、垂直フロントポーチ（ＶＦＰ；ｖｅｒｔｉｃａｌ ｆｒｏｎｔ ｐｏｒｃｈ）が包含される。
ディスプレーパネル（１６、図１参照）の解像度にしたがって、上述されたタイミング値は多様に決定され得る。
以下では説明を簡単にするためにＡＰ１２とＤＤＩ１４との間にＭＩＰＩ方式にしたがって、データパケットが入出力されると仮定する。

図４Ａは本発明によるＭＩＰＩデータ入力を例示的に示す図である。図４Ａを参照すれば、ＭＩＰＩ４レーン（ｌａｎｅ）規格にしたがうディスプレーデータが入力される。ＭＩＰＩ規格では１Ｇｂｐｓの周波数でＡＰ１２からＤＤＩ１４にデータパケット（ＭＩＰＩ ＤＡＴＡ［７：０］、ＭＩＰＩ ＤＡＴＡ［１５：８］、ＭＩＰＩ ＤＡＴＡ［２３：１６］、ＭＩＰＩ ＤＡＴＡ［３１：２４］）が入力される。これをバイト単位に換算すれば、１２５ＭＨｚの外部クロック（ＭＩＰＩ ＣＬＫ）を通じて入力される。１バイトクロック、即ち、１２５ＭＨｚ（＝８ｎｓ）間隔に合計３２（８×４）ビットのディスプレーデータが入力される。また、３クロック（ＭＩＰＩ ＣＬＫ、図１に図示されたＰＣＬＫ）毎に２つのピクセルデータ（ＰＤ［２３：０］、ＰＤ［４７：２４］）が入力される。ここで、ピクセルデータは１バイトのＲ（ｒｅｄ）データ、１バイトのＧ（ｇｒｅｅｎ）データ、１バイトのＢ（ｂｌｕｅ）データに構成される。

例えば、図４で、ＰＤ［４７：２４］の第１ピクセルデータ１はＭＩＰＩクロックの第１周期でダークシェードされた（ｄａｒｋ−ｓｈａｄｅｄ）Ｒ、Ｇ、Ｂを含み、ＰＤ［４７：２４］の第２ピクセルデータ２はＭＩＰＩクロックの第１周期及び第２周期でライター−シェードされた（ｌｉｇｈｔｅｒ−ｓｈａｄｅｄ）Ｒ、Ｇ、Ｂを含み、ＰＤ［４７：２４］の第３ピクセルデータ３はＭＩＰＩクロックの第２周期及び第３周期でイーブンライター−シェードされた（ｅｖｅｎ ｌｉｇｈｔｅｒ ｓｈａｄｅｄ）Ｒ、Ｇ、Ｂを含み、そしてＰＤ［２３：０］の第４ピクセルデータ４はＭＩＰＩクロックの第３周期でリースト−シェードされた（ｌｅａｓｔ−ｓｈａｄｅｄ）Ｒ、Ｇ、Ｂを含む。

本発明の実施形態によるＭＩＰＩデータパケットは４−レーンＭＩＰＩにしたがって、入力されることに制限される必要はない。本発明の実施形態によるＭＩＰＩデータパケットは少なくとも１つのレーンＭＩＰＩにしたがって、入力され得る。
図４Ｂは本発明の他の実施形態によるＭＩＰＩデータの入力を例示的に示す図である。図４Ｂを参照すれば、ディスプレーデータが３−レーンＭＩＰＩにしたがって、入力されることを図示する。

図４Ｂで、２４−ビットディスプレーデータはクロック毎に１バイトずつ、即ち１２５ＭＨｚ（＝８ｎｓ）で入力され得る。追加に、３つのピクセルデータが３つのＭＩＰＩクロック（例えば、図１のＥＣＬＫ）毎に入力される。例えば、図４Ｂで、ＰＤ［２３：０］の第１ピクセルデータ１はＭＩＰＩクロックの第１周期でＲ、Ｇ、Ｂを含み、ＰＤ［２３：０］の第２ピクセルデータ２はＭＩＰＩクロックの第２周期でＲ、Ｇ、Ｂを含み、そしてＰＤ［２３：０］の第３ピクセルデータ３はＭＩＰＩクロックの第３周期でＲ、Ｇ、Ｂを含む。

図５は本発明の概念を説明するための図である。図５を参照すれば、本発明の実施形態によるＤＤＩ１００は分散器（ｄｉｓｔｒｉｂｕｔｏｒ、１２０）、複数のＦＩＦＯメモリ（ＦＩＦＯ、１４１〜１４Ｎ、Ｎは２以上の整数）、及び複数のグラフィックメモリ（ＧＲＡＭ、１６１〜１６Ｎ）を含む。
分散器１２０は外部クロック（ＭＩＰＩ ＣＬＫ）に応答して２４ビットのディスプレーデータ（或いは、ピクセルデータ）を受信し、入力されたディスプレーデータをＮ個にインタリービング（ｉｎｔｅｒｌｅａｖｉｎｇ）する（以下、‘Ｎインタリービングする’と称する）。ここで、Ｎインタリービングは隣接するディスプレーデータをＮ個の互に異なる物理的位置に格納させることによって、様々なところでアクセスすることができるようにする。一方、インタリービングに対する詳細は本出願の参考文献とされた特許文献１で説明されている。

また、本発明の分散器１２０は２４ビットのディスプレーデータを受信するものに制限されない。分散器１２０はＭ（Ｍは２以上の整数）ビットディスプレーデータを受信する。実施形態において、分散器１２０はキャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）で具現されるか、或いはＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）で具現され得る。
一方、分散器１２０は第１周波数ｆａでディスプレーデータを受信し、第２周波数ｆｂでインタリービングされたディスプレーデータを出力する。ここで、第１周波数ｆａは外部クロック（ＭＩＰＩ ＣＬＫ）の周波数であり、第２周波数ｆｂは第１周波数ｆａをＮに分周した値（ｆａ／Ｎ）と同一であるか、或いは高い。

ＦＩＦＯメモリ１４１〜１４Ｎの各々は、外部クロック（ＭＩＰＩ ＣＬＫ）に応答して２４ビットのインタリービングされたディスプレーデータを格納する。また、ＦＩＦＯメモリ１４１〜１４Ｎの各々は、内部クロック（ＯＳＣ ＣＬＫ）に応答して２４ビットのディスプレーデータ（或いは、ピクセルデータ）を出力する。ここで、内部クロック（ＯＳＣ ＣＬＫ）の周波数は外部クロック（ＭＩＰＩ ＣＬＫ）の周波数より低い。したがって、ＦＩＦＯメモリ１４１〜１４Ｎの各々は非同期ＦＩＦＯメモリに利用される。

一方、ＦＩＦＯメモリ１４１〜１４Ｎの各々は第２周波数ｆｂでインタリービングされたディスプレーデータを格納し、第３周波数ｆｃで格納されたディスプレーデータを出力する。ここで、第３周波数ｆｃは第１周波数ｆａより低く、第２周波数ｆｂより高い。即ち、ＦＩＦＯメモリ１４１〜１４Ｎからディスプレーデータを読み出す速度がＦＩＦＯメモリ１４１〜１４Ｎにディスプレーデータを書き込む速度より速い。これは、ＦＩＦＯメモリ１４１〜１４Ｎの各々にディスプレーデータが満たされる前に格納されたディスプレーデータを引き出す条件を満足させる。

実施形態において、ＦＩＦＯメモリ１４１〜１４Ｎの各々は、フリップフロップ（ｆｌｉｐ−ｆｌｏｐ）で具現されるか、或いはＳＲＡＭで具現されるか、或いはデュアルポートのＳＲＡＭで具現され得る。
グラフィックメモリ１６１〜１６Ｎの各々はＦＩＦＯメモリ１４１〜１４Ｎの各々から出力される２４ビットのディスプレーデータを内部クロック（ＯＳＣ ＣＬＫ）に応答して書き込む。また、グラフィックメモリ１６１〜１６Ｎの各々は格納された２４ビットのディスプレーデータを内部クロック（ＯＳＣ ＣＬＫ）に応答してスキャンする。

実施形態において、グラフィックメモリ１６１〜１６Ｎの各々はＤＲＡＭで具現されるか、或いはデュアルポートのＤＲＡＭで具現され得る。
整理すれば、グラフィックメモリ１６１〜１６Ｎの各々は内部クロック（ＯＳＣ ＣＬＫ）に応答して書込み動作とスキャン動作を全て実行できる。したがって、グラフィックメモリ１６１〜１６Ｎのクロックドメインが内部クロック（ＯＳＣ ＣＬＫ）に統一され得る。
一方、グラフィックメモリ１６１〜１６Ｎの各々はアドレスの１次元／２次元配列を通じて書込み動作のアクセス、或いはスキャン動作のアクセスが可能となるように具現される。

図６は図５に図示されたグラフィックメモリ１６１〜１６Ｎの各々の書込み／スキャン動作のタイミング図を例示的に示す図である。図６を参照すれば、内部クロック（ＯＳＣ ＣＬＫ）に応答して書込み動作とスキャン動作が実行される。例えば、内部クロック（ＯＳＣ ＣＬＫ）の上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に応答して書込み動作が実行され、内部クロック（ＯＳＣ ＣＬＫ）の下降エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に応答してスキャン動作が実行される。図６に示したように、スキャン動作は、３回の書込み動作が実行された後、１回実行できる。

一般的なグラフィックメモリの動作では、特定アドレスに書込み及びスキャン或いはスキャン及び読出し命令が同時に入力される時、正常的な書込み／スキャン／読出し動作を実行するために調停回路（ａｒｂｉｔｒａｔｉｏｎ ｃｉｒｃｕｉｔ）を利用する。しかし、このような調停回路は書込みクロックとスキャンクロックが制限されることによって、グラフィックメモリの最大周波数に限界として作用する。また、各々のグラフィックメモリ毎に調停回路を具備しなければならないので、グラフィックメモリの大きさが増加するという問題点がある。その上に、ＷＸＧＡ級以上の超高解像度ディスプレー駆動のためには１つのフレーム当たり４Ｍビット以上のディスプレーデータがＤＤＩへ入力されるが（例えば、１Ｇｂｐｓ／ｌａｎｅ）、グラフィックメモリ自体の最大動作周波数がこれに耐えられない。

一方、本発明によるＤＤＩ１００は図６に示したようにディスプレーデータに対する読出し動作を除去した。本発明はこのような読出し動作の代わりにスキャン動作にしたがうスキャンデータを変換することによって、変換されたデータを外部のホストの読出し要請に応答して伝送するように具現される。したがって、本発明のＤＤＩ１００はグラフィックメモリの最大動作周波数に限界及びグラフィックメモリの大きさに主要な影響を与えた調停回路を除去することができる。
また、本発明によるＤＤＩ１００は図５に示したように、書込みクロックとスキャンクロックを１つの内部クロック（ＯＳＣ ＣＬＫ）として統一することによって、グラフィックメモリ１６１〜１６Ｎを駆動させるクロック内部クロック（ＯＳＣ ＣＬＫ）として統一させる。結果的に、超高解像度ディスプレーを駆動するために入力される高速のディスプレーデータをグラフィックメモリ１６１〜１６Ｎが最大動作周波数に耐えることができる。

図７は本発明の実施形態にしたがって、インタリービングに実行される時のデータタイミング図を例示的に示す図である。図７を参照すれば、ＷＸＧＡ級以上（フルＨＤ級対応可能）の超高解像度ディスプレーで高速直列インターフェイス（ｈｉｇｈ ｓｐｅｅｄ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ）の標準形態であるＭＩＰＩ ４Ｌａｎｅ、１Ｇｂｐｓ（約１２５ＭＨｚ）条件での入力データタイミング図である。入力データ周波数条件を満足させるために、少なくとも８インタリービング方式が適用される。即ち、図７に示したように、６外部クロック（６ＭＩＰＩ ＣＬＫ）の間に８つのピクセルデータが分散器１２０へ入力される。ここで、１ピクセルデータは２４ビットデータで構成される。

分散器１２０は入力された８つのピクセルデータ各々を６外部クロック（ＭＩＰＩ ＣＬＫ）の間にインタリービングさせて８つのＦＩＦＯメモリ１４１、…、１４８の各々に格納させる。そして、ＦＩＦＯメモリ１４１、…、１４８の各々は１内部クロック（１ ＯＳＣ ＣＬＫ）の間に格納されたピクセルデータを出力する。即ち、ＦＩＦＯメモリ１４１〜１４Ｎの各々の書込み速度ｆｂは４８ｎｓである。ＦＩＦＯメモリ１４１、…、１４８の各々の読出し速度ｆｃはそれの書込み速度ｆｂより速いことがあり得る。例えばＦＩＦＯメモリ１４１、…、１４８の各々の読出し速度ｆｃは大略３０ｎｓであり得る。ここで、ＦＩＦＯメモリ１４１、…、１４８の各々の読出し速度ｆｃはグラフィックメモリ（１６１〜１６Ｎ、図５参照）各々の書込み速度である。

本発明の実施形態によるＤＤＩ１００は従来のグラフィックメモリで調停回路を除去するためにＦＩＦＯメモリ１４１〜１４８を利用する。したがって、本発明はグラフィックメモリ１６１〜１６Ｎの各々で外部クロック（ＭＩＰＩ ＣＬＫ）を使用せず、ＤＤＩ（１００、図５参照）のオシレータに発生された内部クロック（ＯＳＣ ＣＬＫ）を利用してピクセルデータを発生させる。即ち、本発明のグラフィックメモリ１６１〜１６Ｎの各々は入出力動作（書込み動作／スキャン動作）に使用されるクロックを内部クロック（ＯＳＣ ＣＬＫ）に統一させることができる。

図８Ａは本発明の実施形態による分散器１２０のインタリービングを例示的に説明するための図である。図８を参照すれば、分散器１２０は８インタリービングを実行する。８インタリービングを実行するために合計３２個のグラフィックメモリのブロック（０〜３１）が含まれ、４つのメモリブロックをグループ化させて８つのグループＧＲＡＭ１〜ＧＲＡＭ８で構成される。
分散器１２０は、図８Ａに示したように、０番目メモリブロックから３１番目メモリブロックまで順次的にアクセス（例えば、書込み動作）することによって、８インタリービングを実行する。

一方、本発明の分散器１２０は８インタリービングを実行することに制限されない。本発明の分散器１２０は複数のグラフィックメモリのブロックを所定の個数ずつＮ個にグループ化させ、グループ化されたＮ個のグループを順次的にアクセスするＮインタリービングを実行できる。
図８Ｂは本発明の他の実施形態による他の分散器１２０のＮ−インタリービングを例示的に示す図である。図８Ｂを参照すれば、複数のグラフィックメモリＧＲＡＭ１〜ＧＲＡＭＮの各々は複数のメモリブロックを含み、分散器１２０はメモリブロックをＮ回毎に１回ずつ定められた順序にしたがって、アクセスする。

図９Ａは本発明の実施形態によるＤＤＩ２００を例示的に示す図である。図９Ａを参照すれば、ＤＤＩ２００はＭＩＰＩラッパ２１２、スライス変換器２１４、分散器２２０，オシレータ２３０、ＦＩＦＯメモリ２４１〜２４８、グラフィックメモリ２６１〜２６８、タイミング制御器２７０、スキャン制御器２７２、第１及び第２データ併合器２８１、２８２、及びイメージデータ処理ブロック２９０を含む。
ＭＩＰＩラッパ２１２は高速直列インターフェイスにしたがって、ディスプレーデータを受信し、外部クロック（ＭＩＰＩ ＣＬＫ）に応答して３２ビットのディスプレーデータを出力する。ここで、外部クロック（ＭＩＰＩ ＣＬＫ）の周波数ｆａは１２５ＭＨｚであり得る。ＭＩＰＩラッパ２１２は命令語モード及びビデオモードを包含することができる。

スライス変換機２１４はＭＩＰＩラッパ２１２から出力されたディスプレーデータを受信して外部クロック（ＭＩＰＩ ＣＬＫ）に応答して４８ビットのディスプレーデータ、即ち２ピクセルデータに変換する。
分散器２２０はスライス変換機２１４から変換された４８ビットのディスプレーデータを受信してＮインタリービングを実行する。ここでは説明を簡単にするために８インタリービングを実行したとする。
オシレータ２３０は内部クロック（ＯＳＣ ＣＬＫ）を発生する。

ＦＩＦＯメモリ２４１〜２４８の各々は分散器２２０からインタリービングされた２４ビットのディスプレーデータを格納するために周波数（ｆｂ≧ｆａ／８；例えば、２０．８ＭＨｚ）で書込み動作を実行する。また、ＦＩＦＯメモリ２４１〜２４８の各々は格納されたデータを出力するために２０．８ＭＨｚより大きい周波数（ｆｃ（＞ｆｂ））で読出し動作を実行する。グラフィックメモリ２６１〜２６８の各々は書込み動作でＦＩＦＯメモリ２４１〜２４８の各々から出力された２４ビットのディスプレーデータを内部クロック（ＯＳＣ ＣＬＫ）に応答して格納する。ここで、内部クロック（ＯＳＣ ＣＬＫ）の周波数ｆｃは２０．９ＭＨｚ以上であり得る。即ち、グラフィックメモリ２６１〜２６８の各々の書込み動作の速度は２０．９ＭＨｚ以上であり得る。

グラフィックメモリ２６１〜２６８の各々は複数のメモリブロックを含み、グラフィックメモリは信号（データ信号、命令語信号、アドレス信号等）を共有する。例えば、第１グラフィックメモリ２６１は４つのメモリブロック（０、８、１６、２４）を含み、メモリブロック（０、８、１６、２４）は信号を共有する。
グラフィックメモリ２６１〜２６８の各々はスキャン動作でメモリブロック０〜３１から２４ビットのディスプレーデータを内部クロック（ＯＳＣ ＣＬＫ）に応答して出力する。タイミング制御器２７０はグラフィックメモリ２６１〜２６８の各々の書込み動作或いはスキャン動作を制御するための信号を発生する。
実施形態において、グラフィックメモリ２６１〜２６８の各々のスキャン動作の周波数

ｆｄは書込み動作の周波数ｆｃに関連してイメージのフェージング（ｆａｄｉｎｇ）が発生しないように決定される。
スキャン制御器２７２はタイミング制御器２７０から制御信号を受信してグラフィックメモリ２６１〜２６８の各々のスキャン動作を制御する。
第１及び第２データ併合器２８１、２８２の各々はグラフィックメモリ２６１〜２６８の中でいずれか２つから出力される２４ビットのディスプレーデータを２ピクセルデータに併合する。イメージデータ処理ブロック２９０は第１及び第２データ併合器２８１、２８２から出力される２ピクセルデータを格納する。イメージデータ処理ブロック２９０はコンテンツ自動明るさ制御器（ｃｏｎｔｅｎｔｓ ｂａｓｅｄ ａｕｔｏｍａｔｉｃ ｂｒｉｇｈｔｎｅｓｓ ｃｏｎｔｒｏｌｌｅｒ）であるか、或いはソースドライバブロックのシフトラッチであり得る。格納された２ピクセルデータはディスプレーのために使用される。

本発明によるＤＤＩ２００はディスプレーデータを８インタリービングし、インタリービングされたディスプレーデータをＦＩＦＯメモリ２４１〜２４８を通じてグラフィックメモリ２６１〜２６８に格納できる。
追加的に、本発明の実施形態によるＤＤＩはＦＩＦＯメモリとグラフィックメモリとの間に共有するラインを包含するように具現され得る。
図９Ｂは本発明の他の実施形態によるＤＤＩを例示的に示す図である。図９Ｂを参照すれば、ＦＩＦＯメモリ対（例えば、２４１、２４２）の各々が対応するグラフィックメモリ対（例えば、２６１、２６２）と共にデータラインを共有することを除外すれば、図９Ａと類似である。

図９Ａ及び図９Ｂでイメージデータ処理ブロック２９０は２ピクセルデータ単位でディスプレーデータを処理する。しかし、本発明はこれに制限される必要はない。イメージデータ処理ブロック２９０は４ピクセルデータ単位でディスプレーデータを処理することもできる。
図１０は本発明の他の実施形態によるＤＤＩ３００を例示的に示す図である。図１０を参照すれば、ＤＤＩ３００はＭＩＰＩラッパ３１２、スライス変換機３１４、分散器３２０、ＦＩＦＯメモリ３４１〜３４８、グラフィックメモリ３６１〜３６８、タイミング制御器３７０、スキャン制御器３７２、及びイメージデータ処理ブロック３９０を含む。ＤＤＩ３００は、図９に図示されたＤＤＩ２００と比較してデータ併合器２８１、２８２が除去され、４ピクセルデータ単位に処理されるイメージデータ処理ブロック３９０を含むことを除外すれば、その他の構成は同様に具現される。

図１１は本発明の実施形態によるモバイルＤＤＩ４００を例示的に示す図である。図１１を参照すれば、モバイルＤＤＩ４００はＭＩＰＩラッパ４１２、バス制御器４１５、アドレスカウンタ４１６、オシレータ４３０、分散器４３０、ＦＩＦＯメモリ４４１〜４４８、グラフィックメモリ４６１〜４６８、タイミング制御器４７０、スキャン制御器４７２、イメージデータ処理ブロック４９０を含む。モバイルＤＤＩ４００は図９に図示されたＤＤＩ２００と比較すると、スライス変換機３１４がバス制御器４１５及びアドレスカウンタ４１６で具体化されたものである。

バス制御器４１５はＭＩＰＩラッパ４１２からディスプレーデータを受信し、データ活性化信号（ＤＥ［１：０］）及びクロック（ＰＣＬＫ）に応答してピクセルデータ（ＰＤ［４７：０］）を出力する。ここで、クロックＰＣＬＫは外部クロック（ＭＩＰＩ ＣＬＫ）である。
アドレスカウンタ４１６はクロックＰＣＬＫ及びデータ活性化信号（ＤＥ［１：０］）を受信してアドレスＤＡＤ１、ＤＡＤ２を出力する。

分散器４２０はアドレスカウンタ４１８からアドレスＤＡＤ１、ＤＡＤ２を受信し、バス制御器４１６からクロックＰＣＬＫ、データ活性化信号（ＤＥ［１：０］）、ピクセルデータ（［４７：０］）を受信し、入力されたアドレスＤＡＤ１、ＤＡＤ２に対応するＦＩＦＯメモリ（ＦＩＦＯ１〜ＦＩＦＯ８、４４１〜４４８）へ実時間に入力されるピクセルデータ（ＰＤ［４７：０］）を格納させる。即ち、分散器４２０はピクセルデータ（ＰＤ［４７：０］）を８インタリービングし、インタリービングされたピクセルデータ（ＰＤ［４７：０］）をＦＩＦＯメモリ４４１〜４４８に格納させる。

ＦＩＦＯメモリ４４１〜４４８の各々は、書込み活性化信号ＷＥＮに応答してアドレスＷＡＤ、１バイトのデータＤ８を出力する。ここで、書込み活性化信号ＷＥＮは図６に説明されたように内部クロック（ＯＳＣ ＣＬＫ）の上昇エッジを利用することができる。アドレスＷＡＤは対応するＧＲＡＭのメモリブロックを指示する値である。
グラフィックメモリ４６１〜４６８の各々はスキャン活性化信号ＳＥＮに応答してアドレスＳＡＤに対応するメモリブロックに対するスキャン動作を実行し、出力活性化信号ＯＥＮに応答してスキャンされたデータ（ＤＯ＿１［２３：０）〜ＤＯ＿４［２３：０］）を出力する。ここで、スキャン活性化信号ＳＥＮは図６に示したように内部クロック（ＯＳＣ ＣＬＫ）の下降エッジを利用することができる。

タイミング制御器４７０はクロックカウンタ信号ＣＬＫＣＮＴ及びラインカウンタ信号ＬＩＮＥＣＮＴを発生する。
スキャン制御器４７２はクロックカウンタ信号ＣＬＫＣＮＴ及びラインカウンター信号ＬＩＮＥＣＮＴに応答してスキャン活性化信号ＳＥＮ、アドレスＡＤＤ、及び出力活性化信号ＯＥＮを発生する。
スキャン制御器４７２はイメージデータ処理活性化信号（ＩＰ＿ＤＥ）、水平／垂直同期信号（ＩＰ＿Ｈｓｙｎｃ、ＩＰ＿Ｖｓｙｎｃ）、及び第１及び第２ディスプレーデータ（ＩＰ＿ＤＡＴＡ０、ＩＰ＿ＤＡＴＡ１）として出力する。ここで、第１及び第２ディスプレーデータ（ＩＰ＿ＤＡＴＡ０、ＩＰ＿ＤＡＴＡ１）はグラフィックメモリ４６１〜４６８からスキャンされたデータである。

イメージデータ処理ブロック４９０はイメージデータ処理活性化信号（ＩＰ＿ＤＥ）に応答して第１及び第２ディスプレーデータ（ＩＰ＿ＤＡＴＡ０、ＩＰ＿ＤＡＴＡ１）を２ピクセルデータ単位に処理する。
本発明のモバイルＤＤＩ４００は８インタリービングに書込み動作を実行し、４インタリービングにスキャン動作を実行するグラフィックメモリ４６１〜４６８を具備することによって、高速にデータを処理できる。

図１２は本発明の実施形態によるディスプレーデータの処理方法を例示的に示すフローチャートである。図１乃至図１２を参照すれば、ディスプレーデータ処理方法は次の通りである。
ＦＩＦＯメモリを介して２ｎ（ｎの２以上の整数）インタリービングによって、ディスプレーデータをグラフィックメモリに書き込む（Ｓ１１０）。グラフィックメモリからｎインタリービングによってディスプレーデータをスキャンする（Ｓ１２０）。スキャンされたディスプレーデータが所定のピクセルデータ単位に処理される（Ｓ１３０）。

本発明によるディスプレーデータ処理方法はインタリービング方式に同時に書込み動作とスキャン動作を実行することによって、高速にディスプレーデータを処理できる。
本発明によるＤＤＩはディスプレーデータを格納するグラフィックメモリの最大動作周波数に限界を与え、グラフィックメモリの大きさ増加に多い影響を及ぶ調停回路を除去できる。
本発明によるＤＤＩはフルＨＤ（１０８０ｘ１９２０又は１９２０ｘ１０８０）級を含むＷＸＧＡ（８００ｘ１２８０）級以上の超高解像度ディスプレーで入力データの周波数上昇に関わらず、ＦＩＦＯメモリを追加することでＤＤＩの最大動作周波数を高くすることができる。

本発明によるＤＤＩはＦＩＦＯメモリによって、グラフィックメモリの入力データをインタリービングすることができ、物理的なレイアウト側面でも各メモリブロックを顧客が要求するチップ大きさに合うように能動的に配置させ得る。
本発明によるＤＤＩは８インタリービング回路及びＦＩＦＯメモリによるクロックドメインを変更することによって、相対的低い速度駆動を通じてディスプレー消費電流を減少させ得る。

一方、本発明の技術思想はＤＤＩ（例えば、ＭＩＰＩ ＤＣＳ ｃｏｍｍａｎｄ ｍｏｄｅ）に制限されない。本発明はホスト（例えば、アプリケーションプロセッサ）にイメージデータを格納するフレームバッファ及びイメージデータを処理するタイミング制御器を含む構造（例えば、ＭＩＰＩ ＤＳＩ ｖｉｄｅｏ ｍｏｄｅ）にも適用できる。本発明はイメージデータをインタリービングし、インタリービングされたイメージデータを処理するグラフィックメモリを含む何らかの装置にも適用可能である。

図１３は本発明の実施形態によるディスプレーシステムを例示的に示すブロック図である。図１３を参照すれば、ディスプレーシステム１０００はディスプレードライバ集積回路１１００、ディスプレーパネル１２００、タッチスクリーン制御器１３００、タッチスクリーン１４００、イメージプロセッサ１５００、ホスト制御器１６００を含む。
ディスプレーシステム１０００の内部で、ディスプレードライバ集積回路１１００はディスプレーパネル１２００へディスプレーデータを提供するように具現され、タッチスクリーン制御器１３００はディスプレー１２００に重なるタッチスクリーン１４００に連結され、タッチスクリーン１４００から感知データを受信するように具現される。本発明の実施形態によるディスプレードライバ集積回路１１００は図１乃至図１２で説明されたディスプレーデータ処理方法で具現される。ホスト制御器１６００はアプリケーションプロセッサ或いはグラフィックカードであり得る。

本発明のディスプレーシステム１０００はモバイルフォン（ギャラクシＳ（登録商標）、ギャラクシノート（登録商標）、アイフォン（登録商標）、等）、タブレットＰＣ（ギャラクシタブ（登録商標）、アイパッド（登録商標）等）に適用可能である。
図１４は本発明の他の実施形態によるディスプレーシステム２０００を例示的に示すブロック図である。図１４を参照すれば、ディスプレーシステム２０００はアプリケーションプロセッサ２１００、ディスプレードライバ集積回路２２００、及びパネル２３００を包含する。アプリケーションプロセッサ２１００、及びパネル２３００各々は図１でアプリケーションプロセッサ１２及びディスプレーパネル１６として実質的に同様に具現され得る。

ディスプレードライバ集積回路２２００はロジックブロック２２１０、分散器２２２０、ソースドライバブロック２２３０、電源ブロック２２４０、及びグラフィックメモリＧＲＡＭ１〜ＧＲＡＭＮを包含することができる。ロジックブロック２２１０はディスプレードライバ集積回路２２００のすべての動作を制御することができる。分散器２２２０は図８Ｂに図示された分散器１２０と同一であるか、或いは実質的に同様に具現され得る。電源ブロック２２４０は電源電圧を受信し、そしてディスプレーデータに対応するグレー電圧を発生できる。

本発明の実施形態はマザーボードを使用することによって、相互接続された少なくとも１つのマイクロチップ或いは集積回路、ハードウェアロジック、メモリ装置によって格納され、マイクロプロセッサによって、実行されるソフトウェア、ファームウェア、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）或いはＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）として具現されるか、或いはこれらの任意の組合によって具現され得る。
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なものによって定められる。

１０・・・ディスプレーシステム
１２・・・アプリケーションプロセッサ
１４、１００、２００、３００、４００・・・ＤＤＩ
１６・・・ディスプレーパネル
１２０・・・分散器
１４１〜１４Ｎ・・・ＦＩＦＯメモリ
１６１〜１６Ｎ・・・グラフィックメモリ
ＭＩＰＩ ＣＬＫ・・・外部クロック
ＯＳＣ ＣＬＫ・・・内部クロック

Claims (11)

1. ディスプレードライバ集積回路（ＤＤＩ）であって、
   第１周波数（ｆａ）の外部クロックでディスプレーデータを受信し、前記第１周波数（ｆａ）よりも低い第２周波数（ｆｂ）の外部クロックでＮ（Ｎは２以上の整数）個にインタリービングされたディスプレーデータを出力する分散器と、
   前記分散器から前記第２周波数（ｆｂ）の外部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記第１周波数（ｆａ）よりも低く前記第２周波数（ｆｂ）よりも高い第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータを出力するＮ個のＦＩＦＯメモリと、
   前記ＦＩＦＯメモリから前記第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータを受信するＮ個のグラフィックメモリと、を備え、
   前記第２周波数（ｆｂ）は、前記第１周波数（ｆａ）をＮ分周することで得られる周波数（ｆａ／Ｎ）と同一であるか又は高く、前記第１周波数（ｆａ）よりも低いことを特徴とするＤＤＩ。
2. 前記分散器は、高速直列インターフェイスを介して前記ディスプレーデータを受信することを特徴とする請求項１に記載のＤＤＩ。
3. 前記分散器は、１２５ＭＨｚの周波数で前記ディスプレーデータを受信することを特徴とする請求項１に記載のＤＤＩ。
4. ディスプレードライバ集積回路（ＤＤＩ）であって、
   第１周波数（ｆａ）の外部クロックでディスプレーデータを受信し、前記第１周波数（ｆａ）よりも低い第２周波数（ｆｂ）の外部クロックでＮ（Ｎは２以上の整数）個にインタリービングされたディスプレーデータを出力する分散器と、
   前記分散器から前記第２周波数（ｆｂ）の外部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記第１周波数（ｆａ）よりも低く前記第２周波数（ｆｂ）よりも高い第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータを出力するＮ個のＦＩＦＯメモリと、
   前記ＦＩＦＯメモリから前記第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記内部クロックに応答して前記インタリービングされた全てのディスプレーデータを出力するＮ個のグラフィックメモリと、を備えることを特徴とするＤＤＩ。
5. 前記ディスプレーデータは、前記内部クロックの上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）による書込み活性化信号に従って前記グラフィックメモリに入力されることを特徴とする請求項４に記載のＤＤＩ。
6. 前記ディスプレーデータは、前記内部クロックの下降エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）によるスキャン活性化信号に従って前記グラフィックメモリから出力されることを特徴とする請求項５に記載のＤＤＩ。
7. 前記書込み活性化信号及び前記スキャン活性化信号を制御するタイミング制御器を更に含むことを特徴とする請求項６に記載のＤＤＩ。
8. 前記グラフィックメモリは、調停回路を含まないことを特徴とする請求項４に記載のＤＤＩ。
9. 前記内部クロックを発生するオシレータを更に含むことを特徴とする請求項１又は４に記載のＤＤＩ。
10. ディスプレードライバ集積回路（ＤＤＩ）であって、
    第１周波数（ｆａ）の外部クロックでディスプレーデータを受信し、前記第１周波数（ｆａ）よりも低い第２周波数（ｆｂ）の外部クロックでＮ（Ｎは２以上の整数）個にインタリービングされたディスプレーデータを出力する分散器と、
    前記分散器から前記第２周波数（ｆｂ）の外部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記第１周波数（ｆａ）よりも低く前記第２周波数（ｆｂ）よりも高い第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータを出力するＮ個のＦＩＦＯメモリと、
    前記ＦＩＦＯメモリから前記第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータを受信するＮ個のグラフィックメモリと、を備え、
    ＦＩＦＯメモリ対の各々は、対応するグラフィックメモリ対と共にデータラインを共有することを特徴とするＤＤＩ。
11. ディスプレードライバ集積回路のデータ処理方法であって、
    第１周波数（ｆａ）の外部クロックでディスプレーデータを受信した分散器から前記第１周波数（ｆａ）よりも低い第２周波数（ｆｂ）の外部クロックでＮ（Ｎは２以上の整数）個にインタリービングされた全てのディスプレーデータをＮ個のＦＩＦＯメモリに書き込む段階と、
    前記ＦＩＦＯメモリから前記第１周波数（ｆａ）よりも低く前記第２周波数（ｆｂ）よりも高い第３周波数（ｆｃ）の内部クロックで前記インタリービングされた全てのディスプレーデータをＮ個のグラフィックメモリに書き込む段階と、
    前記第３周波数（ｆｃ）の内部クロックで前記グラフィックメモリの前記インタリービングされた全てのディスプレーデータをイメージデータ処理ブロックに対してスキャニングする段階と、を有することを特徴とするデータ処理方法。
    

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