JP6272670B2 - ディスプレードライバ集積回路及びディスプレーデータ処理方法 - Google Patents
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Description
実施形態において、前記内部クロックの周波数は前記外部クロックの周波数より低い。
実施形態において、前記分散器は第1周波数で前記ディスプレーデータを受信する。
実施形態において、前記ディスプレーデータは第2周波数で前記分散器から出力され、前記第2周波数は、前記FIFOメモリの個数によって分けられた前記第1周波数と同一であるか、或いは高い。
実施形態において、前記ディスプレーデータは第3周波数で前記FIFOメモリから出力され、前記第3周波数は前記内部クロックの周波数と同一である。
実施形態において、前記FIFOメモリの個数は前記グラフィックメモリの個数と同一である。
実施形態において、前記分散器は高速直列インターフェイスを介して前記ディスプレーデータを受信する。
実施形態において、前記分散器は125MHzの周波数で前記ディスプレーデータを受信する。
本発明の他の実施形態によるディスプレードライバ集積回路(DDI)は、ディスプレーデータを出力するための分散器と、前記分散器から前記ディスプレーデータを受信し、そして前記ディスプレーデータを出力するための複数のFIFOメモリと、内部クロックに応答して前記FIFOメモリから前記ディスプレーデータを受信し、そして前記内部クロックに応答して前記ディスプレーデータを出力するための複数のグラフィックメモリと、を含む。
実施形態において、前記ディスプレーデータは前記内部クロックの下降エッジ(falling edge)でスキャン活性化信号にしたがって、前記グラフィックメモリから出力される。
実施形態において、前記書込み活性化信号及び前記スキャン活性化信号を制御するためのタイミング制御器をさらに含む。
実施形態において、前記ディスプレーデータは外部クロックにしたがって、前記FIFOメモリによって入力され、そして前記ディスプレーデータは前記内部クロックに応答して前記FIFOメモリから出力される。
実施形態において、前記内部クロックの周波数は前記外部クロックの周波数より低い。
実施形態において、前記グラフィックメモリは調停回路を包含しない。
実施形態において、前記内部クロック発生するためのオシレータをさらに含む。
本発明のその他の実施形態によるディスプレードライバ集積回路(DDI)は、ディスプレーデータを出力するための分散器と、前記分散器から前記ディスプレーデータを受信するための複数のFIFOメモリと、前記FIFOメモリから前記ディスプレーデータを受信するための複数のグラフィックメモリと、を含み、FIFOメモリ対各々は対応するグラフィックメモリ対と共にデータラインを共有する。
実施形態において、前記FIFOメモリは外部クロックにしたがって、前記分散器から前記ディスプレーデータを受信し、そして内部クロックに応答して前記ディスプレーデータを出力する。
本発明の実施形態によるディスプレードライバ集積回路のデータ処理方法は、外部クロックにしたがって、分散器からディスプレーデータを複数のFIFOメモリに書き込む段階と、内部クロックに応答して前記FIFOメモリから前記ディスプレーデータを複数のグラフィックメモリに書き込む段階と、前記内部クロックに応答して前記グラフィックメモリの前記ディスプレーデータをイメージデータ処理ブロックにスキャニングする段階と、を含む。
本発明の実施形態によるディスプレードライバ集積回路は、フルHD級以上の超高解像度ディスプレーで、入力データの周波数上昇に関わらず、FIFOメモリを追加することによって、最大動作周波数を高くすることができる。
本発明の実施形態によるディスプレードライバ集積回路は8インタリービング回路及びFIFOメモリによるクロックドメインを変更することによって、相対的に低速度駆動を通じてディスプレー消費電流を減少させ得る。
図1は本発明によるディスプレーシステム10を例示的に示すブロック図である。図1を参照すれば、ディスプレーシステム10はアプリケーションプロセッサ(application processsor;以下‘AP’、12)、ディスプレードライバ集積回路(display driver integrated circuit;以下‘DDI’、14)、及びディスプレーパネル(display panel;以下‘DP’、16)を含む。
また、DDI14はAP12との高速直列インターフェイス(high speed serial interface)のためにグラフィックメモリ(graphic memory;GRAM)を使用せず、データパケットをバッファリングして置いた後、ディスプレーデータを出力することができる。以下では説明を簡単にするためにDDI14はGRAMを利用すると仮定する。
図2は本発明の実施形態によるデータパケットを例示的に示す図である。図2に図示されたデータパケットはディスプレーパネル16に水平方向にディスプレーするためのデータである。データパケットは、水平同期開始パケット(HSA;horizontal speed action)、水平バックポーチパケット(HBP;horizontal back porch)、水平活性区間パケット(HACT;horizontal active)、水平フロントポーチパケット(HFP;horizontal front porch)を含む。しかし、本発明のデータパケットはここに制限されない。
DDI(14、図1参照)は水平方向にディスプレーするためのデータパケットを受信してデータ活性化信号DE、水平同期信号Hsync、RGBデータ(D[23:0])、クロックPCLKを出力する。ここで、クロックPCLKはAP12から入力されたクロック(図1のECLK)である。
図3は本発明の実施形態によるディスプレータイミング図を例示的に示す図である。図3を参照すれば、ディスプレータイミング図は次の通りである。図2でディスプレーされる1フレームを示す。
水平方向に水平同期信号Hsyncを基準に、水平応答速度(HSA;horizontal speed action)、水平バックポーチ(HBP;horizontal back porch)、水平活性区間(HACT;horizontal active)、水平フロントポーチ(HFP;horizontal front porch)が包含される。
ディスプレーパネル(16、図1参照)の解像度にしたがって、上述されたタイミング値は多様に決定され得る。
以下では説明を簡単にするためにAP12とDDI14との間にMIPI方式にしたがって、データパケットが入出力されると仮定する。
図4Bは本発明の他の実施形態によるMIPIデータの入力を例示的に示す図である。図4Bを参照すれば、ディスプレーデータが3−レーンMIPIにしたがって、入力されることを図示する。
分散器120は外部クロック(MIPI CLK)に応答して24ビットのディスプレーデータ(或いは、ピクセルデータ)を受信し、入力されたディスプレーデータをN個にインタリービング(interleaving)する(以下、‘Nインタリービングする’と称する)。ここで、Nインタリービングは隣接するディスプレーデータをN個の互に異なる物理的位置に格納させることによって、様々なところでアクセスすることができるようにする。一方、インタリービングに対する詳細は本出願の参考文献とされた特許文献1で説明されている。
一方、分散器120は第1周波数faでディスプレーデータを受信し、第2周波数fbでインタリービングされたディスプレーデータを出力する。ここで、第1周波数faは外部クロック(MIPI CLK)の周波数であり、第2周波数fbは第1周波数faをNに分周した値(fa/N)と同一であるか、或いは高い。
グラフィックメモリ161〜16Nの各々はFIFOメモリ141〜14Nの各々から出力される24ビットのディスプレーデータを内部クロック(OSC CLK)に応答して書き込む。また、グラフィックメモリ161〜16Nの各々は格納された24ビットのディスプレーデータを内部クロック(OSC CLK)に応答してスキャンする。
整理すれば、グラフィックメモリ161〜16Nの各々は内部クロック(OSC CLK)に応答して書込み動作とスキャン動作を全て実行できる。したがって、グラフィックメモリ161〜16Nのクロックドメインが内部クロック(OSC CLK)に統一され得る。
一方、グラフィックメモリ161〜16Nの各々はアドレスの1次元/2次元配列を通じて書込み動作のアクセス、或いはスキャン動作のアクセスが可能となるように具現される。
また、本発明によるDDI100は図5に示したように、書込みクロックとスキャンクロックを1つの内部クロック(OSC CLK)として統一することによって、グラフィックメモリ161〜16Nを駆動させるクロック内部クロック(OSC CLK)として統一させる。結果的に、超高解像度ディスプレーを駆動するために入力される高速のディスプレーデータをグラフィックメモリ161〜16Nが最大動作周波数に耐えることができる。
分散器120は、図8Aに示したように、0番目メモリブロックから31番目メモリブロックまで順次的にアクセス(例えば、書込み動作)することによって、8インタリービングを実行する。
図8Bは本発明の他の実施形態による他の分散器120のN−インタリービングを例示的に示す図である。図8Bを参照すれば、複数のグラフィックメモリGRAM1〜GRAMNの各々は複数のメモリブロックを含み、分散器120はメモリブロックをN回毎に1回ずつ定められた順序にしたがって、アクセスする。
MIPIラッパ212は高速直列インターフェイスにしたがって、ディスプレーデータを受信し、外部クロック(MIPI CLK)に応答して32ビットのディスプレーデータを出力する。ここで、外部クロック(MIPI CLK)の周波数faは125MHzであり得る。MIPIラッパ212は命令語モード及びビデオモードを包含することができる。
分散器220はスライス変換機214から変換された48ビットのディスプレーデータを受信してNインタリービングを実行する。ここでは説明を簡単にするために8インタリービングを実行したとする。
オシレータ230は内部クロック(OSC CLK)を発生する。
グラフィックメモリ261〜268の各々はスキャン動作でメモリブロック0〜31から24ビットのディスプレーデータを内部クロック(OSC CLK)に応答して出力する。タイミング制御器270はグラフィックメモリ261〜268の各々の書込み動作或いはスキャン動作を制御するための信号を発生する。
実施形態において、グラフィックメモリ261〜268の各々のスキャン動作の周波数
スキャン制御器272はタイミング制御器270から制御信号を受信してグラフィックメモリ261〜268の各々のスキャン動作を制御する。
第1及び第2データ併合器281、282の各々はグラフィックメモリ261〜268の中でいずれか2つから出力される24ビットのディスプレーデータを2ピクセルデータに併合する。イメージデータ処理ブロック290は第1及び第2データ併合器281、282から出力される2ピクセルデータを格納する。イメージデータ処理ブロック290はコンテンツ自動明るさ制御器(contents based automatic brightness controller)であるか、或いはソースドライバブロックのシフトラッチであり得る。格納された2ピクセルデータはディスプレーのために使用される。
追加的に、本発明の実施形態によるDDIはFIFOメモリとグラフィックメモリとの間に共有するラインを包含するように具現され得る。
図9Bは本発明の他の実施形態によるDDIを例示的に示す図である。図9Bを参照すれば、FIFOメモリ対(例えば、241、242)の各々が対応するグラフィックメモリ対(例えば、261、262)と共にデータラインを共有することを除外すれば、図9Aと類似である。
図10は本発明の他の実施形態によるDDI300を例示的に示す図である。図10を参照すれば、DDI300はMIPIラッパ312、スライス変換機314、分散器320、FIFOメモリ341〜348、グラフィックメモリ361〜368、タイミング制御器370、スキャン制御器372、及びイメージデータ処理ブロック390を含む。DDI300は、図9に図示されたDDI200と比較してデータ併合器281、282が除去され、4ピクセルデータ単位に処理されるイメージデータ処理ブロック390を含むことを除外すれば、その他の構成は同様に具現される。
アドレスカウンタ416はクロックPCLK及びデータ活性化信号(DE[1:0])を受信してアドレスDAD1、DAD2を出力する。
グラフィックメモリ461〜468の各々はスキャン活性化信号SENに応答してアドレスSADに対応するメモリブロックに対するスキャン動作を実行し、出力活性化信号OENに応答してスキャンされたデータ(DO_1[23:0)〜DO_4[23:0])を出力する。ここで、スキャン活性化信号SENは図6に示したように内部クロック(OSC CLK)の下降エッジを利用することができる。
スキャン制御器472はクロックカウンタ信号CLKCNT及びラインカウンター信号LINECNTに応答してスキャン活性化信号SEN、アドレスADD、及び出力活性化信号OENを発生する。
スキャン制御器472はイメージデータ処理活性化信号(IP_DE)、水平/垂直同期信号(IP_Hsync、IP_Vsync)、及び第1及び第2ディスプレーデータ(IP_DATA0、IP_DATA1)として出力する。ここで、第1及び第2ディスプレーデータ(IP_DATA0、IP_DATA1)はグラフィックメモリ461〜468からスキャンされたデータである。
本発明のモバイルDDI400は8インタリービングに書込み動作を実行し、4インタリービングにスキャン動作を実行するグラフィックメモリ461〜468を具備することによって、高速にデータを処理できる。
FIFOメモリを介して2n(nの2以上の整数)インタリービングによって、ディスプレーデータをグラフィックメモリに書き込む(S110)。グラフィックメモリからnインタリービングによってディスプレーデータをスキャンする(S120)。スキャンされたディスプレーデータが所定のピクセルデータ単位に処理される(S130)。
本発明によるDDIはディスプレーデータを格納するグラフィックメモリの最大動作周波数に限界を与え、グラフィックメモリの大きさ増加に多い影響を及ぶ調停回路を除去できる。
本発明によるDDIはフルHD(1080x1920又は1920x1080)級を含むWXGA(800x1280)級以上の超高解像度ディスプレーで入力データの周波数上昇に関わらず、FIFOメモリを追加することでDDIの最大動作周波数を高くすることができる。
本発明によるDDIは8インタリービング回路及びFIFOメモリによるクロックドメインを変更することによって、相対的低い速度駆動を通じてディスプレー消費電流を減少させ得る。
ディスプレーシステム1000の内部で、ディスプレードライバ集積回路1100はディスプレーパネル1200へディスプレーデータを提供するように具現され、タッチスクリーン制御器1300はディスプレー1200に重なるタッチスクリーン1400に連結され、タッチスクリーン1400から感知データを受信するように具現される。本発明の実施形態によるディスプレードライバ集積回路1100は図1乃至図12で説明されたディスプレーデータ処理方法で具現される。ホスト制御器1600はアプリケーションプロセッサ或いはグラフィックカードであり得る。
図14は本発明の他の実施形態によるディスプレーシステム2000を例示的に示すブロック図である。図14を参照すれば、ディスプレーシステム2000はアプリケーションプロセッサ2100、ディスプレードライバ集積回路2200、及びパネル2300を包含する。アプリケーションプロセッサ2100、及びパネル2300各々は図1でアプリケーションプロセッサ12及びディスプレーパネル16として実質的に同様に具現され得る。
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なものによって定められる。
12・・・アプリケーションプロセッサ
14、100、200、300、400・・・DDI
16・・・ディスプレーパネル
120・・・分散器
141〜14N・・・FIFOメモリ
161〜16N・・・グラフィックメモリ
MIPI CLK・・・外部クロック
OSC CLK・・・内部クロック
Claims (11)
- ディスプレードライバ集積回路(DDI)であって、
第1周波数(fa)の外部クロックでディスプレーデータを受信し、前記第1周波数(fa)よりも低い第2周波数(fb)の外部クロックでN(Nは2以上の整数)個にインタリービングされたディスプレーデータを出力する分散器と、
前記分散器から前記第2周波数(fb)の外部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記第1周波数(fa)よりも低く前記第2周波数(fb)よりも高い第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータを出力するN個のFIFOメモリと、
前記FIFOメモリから前記第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータを受信するN個のグラフィックメモリと、を備え、
前記第2周波数(fb)は、前記第1周波数(fa)をN分周することで得られる周波数(fa/N)と同一であるか又は高く、前記第1周波数(fa)よりも低いことを特徴とするDDI。 - 前記分散器は、高速直列インターフェイスを介して前記ディスプレーデータを受信することを特徴とする請求項1に記載のDDI。
- 前記分散器は、125MHzの周波数で前記ディスプレーデータを受信することを特徴とする請求項1に記載のDDI。
- ディスプレードライバ集積回路(DDI)であって、
第1周波数(fa)の外部クロックでディスプレーデータを受信し、前記第1周波数(fa)よりも低い第2周波数(fb)の外部クロックでN(Nは2以上の整数)個にインタリービングされたディスプレーデータを出力する分散器と、
前記分散器から前記第2周波数(fb)の外部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記第1周波数(fa)よりも低く前記第2周波数(fb)よりも高い第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータを出力するN個のFIFOメモリと、
前記FIFOメモリから前記第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記内部クロックに応答して前記インタリービングされた全てのディスプレーデータを出力するN個のグラフィックメモリと、を備えることを特徴とするDDI。 - 前記ディスプレーデータは、前記内部クロックの上昇エッジ(rising edge)による書込み活性化信号に従って前記グラフィックメモリに入力されることを特徴とする請求項4に記載のDDI。
- 前記ディスプレーデータは、前記内部クロックの下降エッジ(falling edge)によるスキャン活性化信号に従って前記グラフィックメモリから出力されることを特徴とする請求項5に記載のDDI。
- 前記書込み活性化信号及び前記スキャン活性化信号を制御するタイミング制御器を更に含むことを特徴とする請求項6に記載のDDI。
- 前記グラフィックメモリは、調停回路を含まないことを特徴とする請求項4に記載のDDI。
- 前記内部クロックを発生するオシレータを更に含むことを特徴とする請求項1又は4に記載のDDI。
- ディスプレードライバ集積回路(DDI)であって、
第1周波数(fa)の外部クロックでディスプレーデータを受信し、前記第1周波数(fa)よりも低い第2周波数(fb)の外部クロックでN(Nは2以上の整数)個にインタリービングされたディスプレーデータを出力する分散器と、
前記分散器から前記第2周波数(fb)の外部クロックで前記インタリービングされた全てのディスプレーデータを受信し、前記第1周波数(fa)よりも低く前記第2周波数(fb)よりも高い第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータを出力するN個のFIFOメモリと、
前記FIFOメモリから前記第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータを受信するN個のグラフィックメモリと、を備え、
FIFOメモリ対の各々は、対応するグラフィックメモリ対と共にデータラインを共有することを特徴とするDDI。 - ディスプレードライバ集積回路のデータ処理方法であって、
第1周波数(fa)の外部クロックでディスプレーデータを受信した分散器から前記第1周波数(fa)よりも低い第2周波数(fb)の外部クロックでN(Nは2以上の整数)個にインタリービングされた全てのディスプレーデータをN個のFIFOメモリに書き込む段階と、
前記FIFOメモリから前記第1周波数(fa)よりも低く前記第2周波数(fb)よりも高い第3周波数(fc)の内部クロックで前記インタリービングされた全てのディスプレーデータをN個のグラフィックメモリに書き込む段階と、
前記第3周波数(fc)の内部クロックで前記グラフィックメモリの前記インタリービングされた全てのディスプレーデータをイメージデータ処理ブロックに対してスキャニングする段階と、を有することを特徴とするデータ処理方法。
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