JPH05313650A - 高解像度ディスプレイ画像合成システム - Google Patents
高解像度ディスプレイ画像合成システムInfo
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- JPH05313650A JPH05313650A JP4146430A JP14643092A JPH05313650A JP H05313650 A JPH05313650 A JP H05313650A JP 4146430 A JP4146430 A JP 4146430A JP 14643092 A JP14643092 A JP 14643092A JP H05313650 A JPH05313650 A JP H05313650A
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Abstract
(57)【要約】
【目的】 画像メモリのアクセスタイムを越える高解像
度で複数の画像メモリのデータの合成表示を可能とす
る。 【構成】 表示クロック発生器１からの表示クロック10
1 は分周回路２で分周され、メモリアドレスカウンタ
３，４に供給される。メモリアドレスカウンタ３，４で
分周クロック102 に基づいてカウントアップされたアド
レス103 ，104 によって画像メモリ５，６から読出され
た画像データ107 ，108 は書込みタイミング制御回路１
１からの切替信号115 に応じてバス切替器７で選択さ
れ、オアゲート９からの書込みクロック111 にしたがっ
てＦＩＦＯメモリ８に書込まれる。ＦＩＦＯメモリ８に
書込まれた画像データは読出しタイミング制御回路１２
からの表示クロック101 に基づいた読出しクロック116
にしたがって読出され、Ｄ／Ａコンバータ１４でアナロ
グ画像信号117 に変換されて出力される。
度で複数の画像メモリのデータの合成表示を可能とす
る。 【構成】 表示クロック発生器１からの表示クロック10
1 は分周回路２で分周され、メモリアドレスカウンタ
３，４に供給される。メモリアドレスカウンタ３，４で
分周クロック102 に基づいてカウントアップされたアド
レス103 ，104 によって画像メモリ５，６から読出され
た画像データ107 ，108 は書込みタイミング制御回路１
１からの切替信号115 に応じてバス切替器７で選択さ
れ、オアゲート９からの書込みクロック111 にしたがっ
てＦＩＦＯメモリ８に書込まれる。ＦＩＦＯメモリ８に
書込まれた画像データは読出しタイミング制御回路１２
からの表示クロック101 に基づいた読出しクロック116
にしたがって読出され、Ｄ／Ａコンバータ１４でアナロ
グ画像信号117 に変換されて出力される。
Description
【０００１】
【技術分野】本発明は高解像度ディスプレイ画像合成シ
ステムに関し、特に合成した画像を高解像度ディスプレ
イに表示するための画像合成表示方式に関する。
ステムに関し、特に合成した画像を高解像度ディスプレ
イに表示するための画像合成表示方式に関する。
【０００２】
【従来技術】従来、この種の画像合成表示方式において
は、図２に示すように、表示クロック発生器２１で発生
した表示クロックを基に表示アドレスカウンタ２２，２
３で夫々表示アドレスを生成し、これらの表示アドレス
にしたがって画像メモリ２４，２５から画像データを読
出している。
は、図２に示すように、表示クロック発生器２１で発生
した表示クロックを基に表示アドレスカウンタ２２，２
３で夫々表示アドレスを生成し、これらの表示アドレス
にしたがって画像メモリ２４，２５から画像データを読
出している。
【０００３】画像メモリ２４，２５から読出された画像
データは各々対応する高解像度ディスプレイ（図示せ
ず）上の画像表示領域に応じてデータバス切替器２６で
切替えられる。このデータバス切替器２６における画像
メモリ２４，２５からの画像データの切替えは切替制御
回路２８によって制御される。
データは各々対応する高解像度ディスプレイ（図示せ
ず）上の画像表示領域に応じてデータバス切替器２６で
切替えられる。このデータバス切替器２６における画像
メモリ２４，２５からの画像データの切替えは切替制御
回路２８によって制御される。
【０００４】データバス切替器２６で切替えられた画像
データはＤ／Ａ（ディジタル／アナログ）コンバータ２
７によってアナログ画像信号に変換されて出力され、高
解像度ディスプレイ上に合成された画像が表示される。
データはＤ／Ａ（ディジタル／アナログ）コンバータ２
７によってアナログ画像信号に変換されて出力され、高
解像度ディスプレイ上に合成された画像が表示される。
【０００５】このような従来の画像合成表示方式では、
表示アドレスカウンタ２２，２３がカウントアップする
速度で画像メモリ２４，２５から画像データが読出され
るため、画像メモリ２４，２５に対するアクセスタイム
が表示アドレスカウンタ２２，２３のカウントアップ速
度よりも速くなければならない。
表示アドレスカウンタ２２，２３がカウントアップする
速度で画像メモリ２４，２５から画像データが読出され
るため、画像メモリ２４，２５に対するアクセスタイム
が表示アドレスカウンタ２２，２３のカウントアップ速
度よりも速くなければならない。
【０００６】しかしながら、表示の解像度を高くしよう
とする場合には表示クロックの周波数を高くしなければ
ならないため、この表示クロックの周波数が高くなるに
ともなって表示アドレスのカウントアップ速度が速くな
る。よって、使用する画像メモリ２４，２５のアクセス
タイムもより高速にする必要があるが、より高速なメモ
リの価格は高いので、メモリの価格が装置のコストアッ
プに影響するという欠点がある。
とする場合には表示クロックの周波数を高くしなければ
ならないため、この表示クロックの周波数が高くなるに
ともなって表示アドレスのカウントアップ速度が速くな
る。よって、使用する画像メモリ２４，２５のアクセス
タイムもより高速にする必要があるが、より高速なメモ
リの価格は高いので、メモリの価格が装置のコストアッ
プに影響するという欠点がある。
【０００７】また、従来の画像合成表示方式ではより高
速なアクセスタイムの画像メモリを使用しても、該画像
メモリの表示アドレスのカウントアップ速度をアクセス
タイム以上に速くして表示クロックの周波数を高くする
ことができないため、該画像メモリのアクセススピード
以上の高解像度化が不可能であるという欠点がある。
速なアクセスタイムの画像メモリを使用しても、該画像
メモリの表示アドレスのカウントアップ速度をアクセス
タイム以上に速くして表示クロックの周波数を高くする
ことができないため、該画像メモリのアクセススピード
以上の高解像度化が不可能であるという欠点がある。
【０００８】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、画像メモリの価格を装置
のコストアップに影響させることなく、該画像メモリの
アクセスタイムを越える高解像度表示を可能とすること
ができる高解像度ディスプレイ画像表示システムの提供
を目的とする。
を除去すべくなされたもので、画像メモリの価格を装置
のコストアップに影響させることなく、該画像メモリの
アクセスタイムを越える高解像度表示を可能とすること
ができる高解像度ディスプレイ画像表示システムの提供
を目的とする。
【０００９】
【発明の構成】本発明による高解像度ディスプレイ画像
合成システムは、第１および第２の画像メモリから読出
した画像データを表示領域に応じて合成して表示する高
解像度ディスプレイ画像合成システムであって、前記第
１および第２の画像メモリよりも高速アクセス可能な格
納手段と、前記第１および第２の画像メモリから読出し
た前記画像データのうち一方を前記表示領域に応じて選
択する選択手段と、前記選択手段で選択された前記画像
データを前記第１および第２の画像メモリからの読出し
速度と同一速度で前記格納手段に書込む書込み手段と、
前記格納手段に書込まれた前記画像データを前記読出し
速度よりも高速な速度で読出して表示するよう制御する
制御手段とを有することを特徴とする。
合成システムは、第１および第２の画像メモリから読出
した画像データを表示領域に応じて合成して表示する高
解像度ディスプレイ画像合成システムであって、前記第
１および第２の画像メモリよりも高速アクセス可能な格
納手段と、前記第１および第２の画像メモリから読出し
た前記画像データのうち一方を前記表示領域に応じて選
択する選択手段と、前記選択手段で選択された前記画像
データを前記第１および第２の画像メモリからの読出し
速度と同一速度で前記格納手段に書込む書込み手段と、
前記格納手段に書込まれた前記画像データを前記読出し
速度よりも高速な速度で読出して表示するよう制御する
制御手段とを有することを特徴とする。
【００１０】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、表示クロック発生器１は表
示クロック101 を発生し、その表示クロック101 を分周
回路２および表示アドレスカウンタ１０に供給する。分
周回路２は表示クロック発生器１からの表示クロック10
1 を分周し、その分周クロック102 をメモリアドレスカ
ウンタ３，４に供給する。
ック図である。図において、表示クロック発生器１は表
示クロック101 を発生し、その表示クロック101 を分周
回路２および表示アドレスカウンタ１０に供給する。分
周回路２は表示クロック発生器１からの表示クロック10
1 を分周し、その分周クロック102 をメモリアドレスカ
ウンタ３，４に供給する。
【００１２】メモリアドレスカウンタ３，４は分周回路
２からの分周クロック102 にしたがってアドレスをカウ
ントアップし、カウントアップしたアドレス103 ，105
を画像メモリ５，６に供給する。このとき、メモリアド
レスカウンタ３，４はアドレス103 ，105 を出力したこ
とを示す信号104 ，106 をオアゲート９に出力する。
２からの分周クロック102 にしたがってアドレスをカウ
ントアップし、カウントアップしたアドレス103 ，105
を画像メモリ５，６に供給する。このとき、メモリアド
レスカウンタ３，４はアドレス103 ，105 を出力したこ
とを示す信号104 ，106 をオアゲート９に出力する。
【００１３】画像メモリ５，６はメモリアドレスカウン
タ３，４からのアドレス103 ，105に基づいて読出され
た画像データ107 ，108 をバス切替器７に出力する。バ
ス切替器７は画像メモリ５，６から読出された画像デー
タ107 ，108 のうち一方を書込みタイミング制御回路１
１からの切替信号115 に応じて選択し、選択した画像デ
ータ109 をＦＩＦＯ（first-in first-out）メモリ８に
出力する。
タ３，４からのアドレス103 ，105に基づいて読出され
た画像データ107 ，108 をバス切替器７に出力する。バ
ス切替器７は画像メモリ５，６から読出された画像デー
タ107 ，108 のうち一方を書込みタイミング制御回路１
１からの切替信号115 に応じて選択し、選択した画像デ
ータ109 をＦＩＦＯ（first-in first-out）メモリ８に
出力する。
【００１４】ＦＩＦＯメモリ８はオアゲート９からの書
込みクロック111 にしたがってバス切替器７で選択され
た画像データ109 を書込む。また、ＦＩＦＯメモリ８は
書込まれた画像データを読出しタイミング制御回路１２
からの読出しクロック116 にしたがって読出し、その画
像データ110 をＤ／Ａ（ディジタル／アナログ）コンバ
ータ１４に出力する。ここで、ＦＩＦＯメモリ８は画像
メモリ５，６よりも高速なアクセスが可能となってい
る。また、オアゲート９はメモリアドレスカウンタ３，
４からの信号104 ，106 の論理和演算を行い、その演算
結果を書込みクロック111 としてＦＩＦＯメモリ８に出
力する。
込みクロック111 にしたがってバス切替器７で選択され
た画像データ109 を書込む。また、ＦＩＦＯメモリ８は
書込まれた画像データを読出しタイミング制御回路１２
からの読出しクロック116 にしたがって読出し、その画
像データ110 をＤ／Ａ（ディジタル／アナログ）コンバ
ータ１４に出力する。ここで、ＦＩＦＯメモリ８は画像
メモリ５，６よりも高速なアクセスが可能となってい
る。また、オアゲート９はメモリアドレスカウンタ３，
４からの信号104 ，106 の論理和演算を行い、その演算
結果を書込みクロック111 としてＦＩＦＯメモリ８に出
力する。
【００１５】表示アドレスカウンタ１０は表示クロック
発生器１からの表示クロック101 にしたがって表示アド
レスをカウントアップし、カウントアップした表示アド
レス112 を書込みタイミング制御回路１１および読出し
タイミング制御回路１２に出力する。
発生器１からの表示クロック101 にしたがって表示アド
レスをカウントアップし、カウントアップした表示アド
レス112 を書込みタイミング制御回路１１および読出し
タイミング制御回路１２に出力する。
【００１６】書込みタイミング制御回路１１は表示アド
レスカウンタ１０からの表示アドレス112 と表示ウイン
ドウ制御部１３からの合成座標117 とに基づいてメモリ
アドレスカウンタ３，４およびバス切替器７を制御す
る。すなわち、書込みタイミング制御回路１１はカウン
タ制御信号113 ，114 によってメモリアドレスカウンタ
３，４を制御し、切替信号115 によってバス切替器７を
制御する。
レスカウンタ１０からの表示アドレス112 と表示ウイン
ドウ制御部１３からの合成座標117 とに基づいてメモリ
アドレスカウンタ３，４およびバス切替器７を制御す
る。すなわち、書込みタイミング制御回路１１はカウン
タ制御信号113 ，114 によってメモリアドレスカウンタ
３，４を制御し、切替信号115 によってバス切替器７を
制御する。
【００１７】読出しタイミング制御回路１２は表示アド
レスカウンタ１０からの表示アドレス112 と表示ウイン
ドウ制御部１３からの合成座標118 とに基づいて読出し
クロック116 を発生し、この読出しクロック116 によっ
てＦＩＦＯメモリ８からの画像データの読出しを制御す
る。
レスカウンタ１０からの表示アドレス112 と表示ウイン
ドウ制御部１３からの合成座標118 とに基づいて読出し
クロック116 を発生し、この読出しクロック116 によっ
てＦＩＦＯメモリ８からの画像データの読出しを制御す
る。
【００１８】表示ウインドウ制御部１３は画像メモリ
５，６から読出される画像データ107，108 各々に対応
する高解像度ディスプレイ（図示せず）上の画像表示領
域に応じて画像合成位置の座標を示す合成座標117 ，11
8 を生成する。表示ウインドウ制御部１３は生成した合
成座標117 ，118 を夫々書込みタイミング制御回路１１
および読出しタイミング制御回路１２に出力する。
５，６から読出される画像データ107，108 各々に対応
する高解像度ディスプレイ（図示せず）上の画像表示領
域に応じて画像合成位置の座標を示す合成座標117 ，11
8 を生成する。表示ウインドウ制御部１３は生成した合
成座標117 ，118 を夫々書込みタイミング制御回路１１
および読出しタイミング制御回路１２に出力する。
【００１９】Ｄ／Ａコンバータ１４はＦＩＦＯメモリ８
から読出された画像データ110 をアナログ画像信号117
に変換し、高解像度ディスプレイに出力する。よって、
高解像度ディスプレイでは画像メモリ５，６のアクセス
タイムを越えた表示クロック101 による高解像度化を実
現することができる。
から読出された画像データ110 をアナログ画像信号117
に変換し、高解像度ディスプレイに出力する。よって、
高解像度ディスプレイでは画像メモリ５，６のアクセス
タイムを越えた表示クロック101 による高解像度化を実
現することができる。
【００２０】上述したように、ＦＩＦＯメモリ８への画
像データの書込みは表示クロック101 の周波数を低減し
た分周クロック102 にしたがって行われ、ＦＩＦＯメモ
リ８からの画像データの読出しは表示クロック101 にし
たがって行われる。すなわち、ＦＩＦＯメモリ８におい
ては画像データの読出しが画像データの書込みよりも速
く行われる。尚、ＦＩＦＯメモリ８からの画像データの
読出しは画像データが容量一杯まで蓄積されるか、また
は高解像度ディスプレイへの表示に必要なデータが蓄積
されるか、あるいは読出しタイミング制御回路１２によ
る読出し制御に支障が生じない程度に蓄積されてから開
始される。
像データの書込みは表示クロック101 の周波数を低減し
た分周クロック102 にしたがって行われ、ＦＩＦＯメモ
リ８からの画像データの読出しは表示クロック101 にし
たがって行われる。すなわち、ＦＩＦＯメモリ８におい
ては画像データの読出しが画像データの書込みよりも速
く行われる。尚、ＦＩＦＯメモリ８からの画像データの
読出しは画像データが容量一杯まで蓄積されるか、また
は高解像度ディスプレイへの表示に必要なデータが蓄積
されるか、あるいは読出しタイミング制御回路１２によ
る読出し制御に支障が生じない程度に蓄積されてから開
始される。
【００２１】この図１を用いて本発明の一実施例の動作
について説明する。以下、一例として表示クロック101
が２０MHz で、画像メモリ５，６のアクセスタイムが10
0nSの場合について説明する。
について説明する。以下、一例として表示クロック101
が２０MHz で、画像メモリ５，６のアクセスタイムが10
0nSの場合について説明する。
【００２２】表示クロック発生器１によって２０MHz の
表示クロック101 が発生されると、分周回路２はこの表
示クロック101 を１／Ｎ分周して出力する。ここで、Ｎ
＝２とすると、分周回路２からは１０MHz の分周クロッ
ク102 が出力される。
表示クロック101 が発生されると、分周回路２はこの表
示クロック101 を１／Ｎ分周して出力する。ここで、Ｎ
＝２とすると、分周回路２からは１０MHz の分周クロッ
ク102 が出力される。
【００２３】この１０MHz の分周クロック102 を受けた
メモリアドレスカウンタ３，４ではこの分周クロック10
2 にしたがってアドレス103 ，104 をカウントアップ
し、画像メモリ５，６から画像データ107 ，108 を読出
す。このとき、メモリアドレスカウンタ３，４は１０MH
z の分周クロック102 でカウントアップするので、画像
メモリ５，６はアクセスタイムが１／１０MHz ＝100nS
のものでよい。
メモリアドレスカウンタ３，４ではこの分周クロック10
2 にしたがってアドレス103 ，104 をカウントアップ
し、画像メモリ５，６から画像データ107 ，108 を読出
す。このとき、メモリアドレスカウンタ３，４は１０MH
z の分周クロック102 でカウントアップするので、画像
メモリ５，６はアクセスタイムが１／１０MHz ＝100nS
のものでよい。
【００２４】画像メモリ５，６から出力された画像デー
タ107 ，108 はバス切替器７を通じてＦＩＦＯメモリ８
の書込みポートに出力される。その後、ＦＩＦＯメモリ
８に書込まれた画像データは、表示クロック101 の速度
に応じて読出しタイミング制御回路１２から出力される
２０MHz の読出しクロック116 によって読出され、Ｄ／
Ａコンバータ１４によってアナログ画像信号に変換さ
れ、画像信号として高解像度ディスプレイに出力され
る。
タ107 ，108 はバス切替器７を通じてＦＩＦＯメモリ８
の書込みポートに出力される。その後、ＦＩＦＯメモリ
８に書込まれた画像データは、表示クロック101 の速度
に応じて読出しタイミング制御回路１２から出力される
２０MHz の読出しクロック116 によって読出され、Ｄ／
Ａコンバータ１４によってアナログ画像信号に変換さ
れ、画像信号として高解像度ディスプレイに出力され
る。
【００２５】次に、画像合成を行う場合、表示クロック
発生器１からの表示クロック101 を受けた表示アドレス
カウンタ１０は表示位置の座標に応じた表示アドレス11
2 を出力する。また、表示ウインドア制御部１３は画像
メモリ５，６から読出される画像データ107 ，108 各々
に対応する高解像度ディスプレイ上の画像表示領域に応
じて画像合成位置の座標を示す合成座標117 ，118 を出
力する。
発生器１からの表示クロック101 を受けた表示アドレス
カウンタ１０は表示位置の座標に応じた表示アドレス11
2 を出力する。また、表示ウインドア制御部１３は画像
メモリ５，６から読出される画像データ107 ，108 各々
に対応する高解像度ディスプレイ上の画像表示領域に応
じて画像合成位置の座標を示す合成座標117 ，118 を出
力する。
【００２６】書込みタイミング制御回路１１は表示アド
レスカウンタ１０から与えられた表示アドレス112 と表
示ウインド制御部１３から与えられた合成座標117 とを
基にカウンタ制御信号113 ，114 および切替信号115 を
生成する。書込みタイミング制御回路１１はカウンタ制
御信号113 ，114 によってメモリアドレスカウンタ３，
４を制御し、切替信号115 によってバス切替器７を制御
する。これによって、画像メモリ５，６からの画像デー
タ107 ，108 のうちのいずれかが画像表示領域に応じて
バス切替器７で選択され、ＦＩＦＯメモリ８に書込まれ
る。
レスカウンタ１０から与えられた表示アドレス112 と表
示ウインド制御部１３から与えられた合成座標117 とを
基にカウンタ制御信号113 ，114 および切替信号115 を
生成する。書込みタイミング制御回路１１はカウンタ制
御信号113 ，114 によってメモリアドレスカウンタ３，
４を制御し、切替信号115 によってバス切替器７を制御
する。これによって、画像メモリ５，６からの画像デー
タ107 ，108 のうちのいずれかが画像表示領域に応じて
バス切替器７で選択され、ＦＩＦＯメモリ８に書込まれ
る。
【００２７】読出しタイミング制御回路１２は表示アド
レスカウンタ１０から与えられた表示アドレス112 と表
示ウインドウ制御部１３から与えられた合成座標118 と
を基に読出しクロック116 を発生する。読出しタイミン
グ制御回路１２はその読出しクロック116 によってＦＩ
ＦＯメモリ８からの画像データの読出しを制御する。こ
れによって、ＦＩＦＯメモリ８からの画像データ110 が
Ｄ／Ａコンバータ１４でアナログ画像信号117 に変換さ
れ、高解像度ディスプレイに出力される。
レスカウンタ１０から与えられた表示アドレス112 と表
示ウインドウ制御部１３から与えられた合成座標118 と
を基に読出しクロック116 を発生する。読出しタイミン
グ制御回路１２はその読出しクロック116 によってＦＩ
ＦＯメモリ８からの画像データの読出しを制御する。こ
れによって、ＦＩＦＯメモリ８からの画像データ110 が
Ｄ／Ａコンバータ１４でアナログ画像信号117 に変換さ
れ、高解像度ディスプレイに出力される。
【００２８】このように、複数の画像メモリ５，６から
読出した画像データを夫々の画像の合成位置に応じてい
ったんＦＩＦＯメモリ８に書込み、その後に画像メモリ
５，６のアクセスタイムよりも高速なクロックでＦＩＦ
Ｏメモリ８から画像データの読出しを行うことによっ
て、画像メモリ５，６のアクセスタイム以上に高速なク
ロックで画像データを表示することができ、高解像度で
複数の画像メモリ５，６のデータの合成表示を実現する
ことができる。
読出した画像データを夫々の画像の合成位置に応じてい
ったんＦＩＦＯメモリ８に書込み、その後に画像メモリ
５，６のアクセスタイムよりも高速なクロックでＦＩＦ
Ｏメモリ８から画像データの読出しを行うことによっ
て、画像メモリ５，６のアクセスタイム以上に高速なク
ロックで画像データを表示することができ、高解像度で
複数の画像メモリ５，６のデータの合成表示を実現する
ことができる。
【００２９】すなわち、画像データのＦＩＦＯメモリ８
からの読出しが画像メモリ５，６のアクセスタイムより
も高速なクロックで行われるので、価格の高いより高速
なメモリを使用することなく、高解像度表示を実現する
ことができる。したがって、画像メモリ５，６の価格を
装置のコストアップに影響させることなく、該画像メモ
リ５，６のアクセスタイムを越える高解像度で複数の画
像メモリ５，６のデータの合成表示を可能とすることが
できる。
からの読出しが画像メモリ５，６のアクセスタイムより
も高速なクロックで行われるので、価格の高いより高速
なメモリを使用することなく、高解像度表示を実現する
ことができる。したがって、画像メモリ５，６の価格を
装置のコストアップに影響させることなく、該画像メモ
リ５，６のアクセスタイムを越える高解像度で複数の画
像メモリ５，６のデータの合成表示を可能とすることが
できる。
【００３０】尚、本発明の一実施例では表示クロック発
生器１で発生された表示クロック101 を分周回路２によ
って分周し、この分周クロック102 に基づいて画像メモ
リ５，６からの画像データの読出しおよびＦＩＦＯメモ
リ８への画像データの書込みを行っているが、この画像
データの画像メモリ５，６からの読出しおよびＦＩＦＯ
メモリ８への書込みが画像データのＦＩＦＯメモリ８か
らの読出しよりも遅くなるようにすれば、他の方法で画
像データの画像メモリ５，６からの読出しおよびＦＩＦ
Ｏメモリ８への書込みを行ってもよく、これに限定され
ない。
生器１で発生された表示クロック101 を分周回路２によ
って分周し、この分周クロック102 に基づいて画像メモ
リ５，６からの画像データの読出しおよびＦＩＦＯメモ
リ８への画像データの書込みを行っているが、この画像
データの画像メモリ５，６からの読出しおよびＦＩＦＯ
メモリ８への書込みが画像データのＦＩＦＯメモリ８か
らの読出しよりも遅くなるようにすれば、他の方法で画
像データの画像メモリ５，６からの読出しおよびＦＩＦ
Ｏメモリ８への書込みを行ってもよく、これに限定され
ない。
【００３１】
【発明の効果】以上説明したように本発明によれば、複
数の画像メモリから読出した画像データのうち一方を表
示領域に応じて選択し、この選択した画像データをこれ
ら画像メモリからの読出し速度と同一速度で、これら画
像メモリよりも高速アクセス可能な格納手段に書込み、
格納手段に書込まれた画像データを読出し速度よりも高
速な速度で読出して表示するよう制御することによっ
て、画像メモリの価格を装置のコストアップに影響させ
ることなく、該画像メモリのアクセスタイムを越える高
解像度で複数の画像メモリのデータの合成表示を可能と
することができるという効果がある。
数の画像メモリから読出した画像データのうち一方を表
示領域に応じて選択し、この選択した画像データをこれ
ら画像メモリからの読出し速度と同一速度で、これら画
像メモリよりも高速アクセス可能な格納手段に書込み、
格納手段に書込まれた画像データを読出し速度よりも高
速な速度で読出して表示するよう制御することによっ
て、画像メモリの価格を装置のコストアップに影響させ
ることなく、該画像メモリのアクセスタイムを越える高
解像度で複数の画像メモリのデータの合成表示を可能と
することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１ 表示クロック発生器 ２ 分周回路 ３，４ メモリアドレスカウンタ ５，６ 画像メモリ ７ バス切替器 ８ ＦＩＦＯメモリ ９ オアゲート １０ 表示アドレスカウタ １１ 書込みタイミング制御回路 １２ 読出しタイミング制御回路 １３ 表示ウインドウ制御部
Claims (3)
- 【請求項１】 第１および第２の画像メモリから読出し
た画像データを表示領域に応じて合成して表示する高解
像度ディスプレイ画像合成システムであって、前記第１
および第２の画像メモリよりも高速アクセス可能な格納
手段と、前記第１および第２の画像メモリから読出した
前記画像データのうち一方を前記表示領域に応じて選択
する選択手段と、前記選択手段で選択された前記画像デ
ータを前記第１および第２の画像メモリからの読出し速
度と同一速度で前記格納手段に書込む書込み手段と、前
記格納手段に書込まれた前記画像データを前記読出し速
度よりも高速な速度で読出して表示するよう制御する制
御手段とを有することを特徴とする高解像度ディスプレ
イ画像合成システム。 - 【請求項２】 前記画像データを表示するための表示ク
ロックを生成するクロック生成手段と、前記クロック生
成手段で生成された前記表示クロックを分周する分周手
段とを設け、前記選択手段で選択された前記画像データ
を前記分周手段の分周クロックに応答して前記格納手段
に書込み、前記クロック生成手段で生成された前記表示
クロックに応答して前記格納手段から前記画像データを
読出すようにしたことを特徴とする請求項１記載の高解
像度ディスプレイ画像合成システム。 - 【請求項３】 前記格納手段を先入れ先出しのメモリに
よって構成し、前記選択手段で選択された前記画像デー
タを前記分周手段の分周クロックに応答して前記格納手
段に書込み、前記格納手段に格納された前記画像データ
を前記クロック生成手段で生成された前記表示クロック
に応答して読出すようにしたことを特徴とする請求項２
記載の高解像度ディスプレイ画像合成システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146430A JPH05313650A (ja) | 1992-05-13 | 1992-05-13 | 高解像度ディスプレイ画像合成システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146430A JPH05313650A (ja) | 1992-05-13 | 1992-05-13 | 高解像度ディスプレイ画像合成システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313650A true JPH05313650A (ja) | 1993-11-26 |
Family
ID=15407499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4146430A Pending JPH05313650A (ja) | 1992-05-13 | 1992-05-13 | 高解像度ディスプレイ画像合成システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103680383A (zh) * | 2012-09-24 | 2014-03-26 | 三星电子株式会社 | 显示驱动器集成电路、显示系统及其显示数据处理方法 |
| JP2014067415A (ja) * | 2012-09-24 | 2014-04-17 | Samsung Electronics Co Ltd | ディスプレードライバ集積回路及びディスプレーデータ処理方法 |
-
1992
- 1992-05-13 JP JP4146430A patent/JPH05313650A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103680383A (zh) * | 2012-09-24 | 2014-03-26 | 三星电子株式会社 | 显示驱动器集成电路、显示系统及其显示数据处理方法 |
| JP2014067415A (ja) * | 2012-09-24 | 2014-04-17 | Samsung Electronics Co Ltd | ディスプレードライバ集積回路及びディスプレーデータ処理方法 |
| CN103680383B (zh) * | 2012-09-24 | 2018-09-11 | 三星电子株式会社 | 显示驱动器集成电路、显示系统及其显示数据处理方法 |
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