JPS59223880A - 画像処理方法および装置 - Google Patents
画像処理方法および装置Info
- Publication number
- JPS59223880A JPS59223880A JP58097874A JP9787483A JPS59223880A JP S59223880 A JPS59223880 A JP S59223880A JP 58097874 A JP58097874 A JP 58097874A JP 9787483 A JP9787483 A JP 9787483A JP S59223880 A JPS59223880 A JP S59223880A
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- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は画像入力装置に係り、特に、画像情報を記憶す
るフＶ−ムメモリのアドレスレジスタを、処理装置から
アクセスされ不タイミングで自動的に更新する画像入力
装置に関する。
るフＶ−ムメモリのアドレスレジスタを、処理装置から
アクセスされ不タイミングで自動的に更新する画像入力
装置に関する。
従来の画像入力装置は、画像情報が膨大であるため、マ
イクロコンピュータ等のメモリエリアの小さな処理装置
の場合、フＶ−ムメモリアドＶスをレジスタで制御する
か、処理装置のアドレスバス信号線を、レジスタで拡張
する方法で制御を行なっていた。従って、フＶ７ムメモ
リから一画素のデータを読み出すためには、アドレス制
御命令とデータ読み出し命令を実行しなければならない
欠点があり、処理速度が遅くなるという問題があった。
イクロコンピュータ等のメモリエリアの小さな処理装置
の場合、フＶ−ムメモリアドＶスをレジスタで制御する
か、処理装置のアドレスバス信号線を、レジスタで拡張
する方法で制御を行なっていた。従って、フＶ７ムメモ
リから一画素のデータを読み出すためには、アドレス制
御命令とデータ読み出し命令を実行しなければならない
欠点があり、処理速度が遅くなるという問題があった。
本発明の目的は、フレームメモリアドノスをレジスタで
制御する方式において、データ読み出し開始アドレスを
設定する以外は、アドレス制御命令を実行することなく
、アドレス更新を行なうことが出来るｍＵ像入力装置を
提供するＫある。
制御する方式において、データ読み出し開始アドレスを
設定する以外は、アドレス制御命令を実行することなく
、アドレス更新を行なうことが出来るｍＵ像入力装置を
提供するＫある。
第１図に、本発明の画像入力装置を含む、画像処理装置
のブロック図を示す。
のブロック図を示す。
工業用テレビカメラ４によって撮影された映像は、複合
映像信号に変換されて画像入力装置３に入力される。入
力された複合映像信号は、映像増幅器５を介してＡ／Ｄ
コンバータ６と同期分離回路７に接続される。
映像信号に変換されて画像入力装置３に入力される。入
力された複合映像信号は、映像増幅器５を介してＡ／Ｄ
コンバータ６と同期分離回路７に接続される。
タイミングｆｆ＋制御回路８は、工業用チンピカメラ４
の水平走査による映像信号を、画素に分解するためのサ
ンプリングパルスを発生し、Ａ／Ｄコンバータ６、！：
Ｄ／Ａコンバータ１５を制御する。
の水平走査による映像信号を、画素に分解するためのサ
ンプリングパルスを発生し、Ａ／Ｄコンバータ６、！：
Ｄ／Ａコンバータ１５を制御する。
アドレス発生回路９は、同期分離回路７で検出される同
期信号のタイミングで、タイミング制御回路８から出力
されるサンプリングパルスをカウントし、フレームメモ
リの取り込みアドレス空間内させる。
期信号のタイミングで、タイミング制御回路８から出力
されるサンプリングパルスをカウントし、フレームメモ
リの取り込みアドレス空間内させる。
１０は、アドレス発生回路９から指定されるアドレスと
、アドレスレジスタ１８から指定されるアドレスの、い
ずれか全選択してフレームメモリ１２に接続するアドレ
ス信号用マルチプレクサである。また、１１は処理装置
１からの書き込みデータとＡ／Ｄコンバータ６によって
得られる取り込みデータの、いずれかを選択してフレー
ムメモリに接続する書き込みデータ用マルチプレクサで
ある。
、アドレスレジスタ１８から指定されるアドレスの、い
ずれか全選択してフレームメモリ１２に接続するアドレ
ス信号用マルチプレクサである。また、１１は処理装置
１からの書き込みデータとＡ／Ｄコンバータ６によって
得られる取り込みデータの、いずれかを選択してフレー
ムメモリに接続する書き込みデータ用マルチプレクサで
ある。
フレームメモリ１２のアドレスは、水平方向と垂直方向
の二次座標で表現され、水平方向はチンピカメラの走査
線上のサンプル数で示され、垂直方向は走査線の数で示
される。そし、てデータは、画素の濃淡情報を示す。本
実施例によるフレームメモリは、水平２５６点、＠直２
５６本、映像データ４ ｂ ｉ ｔノ３２ ｋｌ）ｙｔ
ｅ ｔＪ）メ％ ＩＪテある。
の二次座標で表現され、水平方向はチンピカメラの走査
線上のサンプル数で示され、垂直方向は走査線の数で示
される。そし、てデータは、画素の濃淡情報を示す。本
実施例によるフレームメモリは、水平２５６点、＠直２
５６本、映像データ４ ｂ ｉ ｔノ３２ ｋｌ）ｙｔ
ｅ ｔＪ）メ％ ＩＪテある。
メモリ制御回路１３は、アドレスセレクタ１０及びデー
タセＶクタ１１を制御し、フレームメモリの読み出し、
書き込みのタイミング金制御する。 ゛モニタ
テレビ１４は、フレームメモリ１２に記憶された映像を
観察する場合に使用する。フレームメモリ１２のディジ
タル映像データは、Ｄ／Ａコンバータ１５でアナログ映
像信号に変換され、合成回路１Ｇによって垂直、水平同
期信号を含む、１．０１吠１゛夕・１占号に変換された
後に、モニタテレビに接ＵＬされる。
タセＶクタ１１を制御し、フレームメモリの読み出し、
書き込みのタイミング金制御する。 ゛モニタ
テレビ１４は、フレームメモリ１２に記憶された映像を
観察する場合に使用する。フレームメモリ１２のディジ
タル映像データは、Ｄ／Ａコンバータ１５でアナログ映
像信号に変換され、合成回路１Ｇによって垂直、水平同
期信号を含む、１．０１吠１゛夕・１占号に変換された
後に、モニタテレビに接ＵＬされる。
１７は、処理装置インタフェイスバス２と画像入力装置
３を接続するための制御回路で、処理装置のノモリ窒間
内へ画像入力装置を割り付け、データバッファ１９のデ
ータ転送タイミングを制御する。
３を接続するための制御回路で、処理装置のノモリ窒間
内へ画像入力装置を割り付け、データバッファ１９のデ
ータ転送タイミングを制御する。
１８は自ＲＩＩアトＶス更新機能をもつアドレスレジス
タである。アドレスレジスタへのメモリリードＺの設定
ｔま、■！１」像処理アドレス空間に割り轟てらＪｌ、
た］：１定指定に、データを書き込むメモリライト命令
で実行し、同様にフレームメモリ内のテータｌｉソｅみ
川しも、指定番地のメモリリード、ライト命令で実行す
ることが出来る。
タである。アドレスレジスタへのメモリリードＺの設定
ｔま、■！１」像処理アドレス空間に割り轟てらＪｌ、
た］：１定指定に、データを書き込むメモリライト命令
で実行し、同様にフレームメモリ内のテータｌｉソｅみ
川しも、指定番地のメモリリード、ライト命令で実行す
ることが出来る。
この時、フレームメモリに割り当てられている数個の指
定番地のうち、どの指定番地からフレームメモリのデー
タをアクセスしたかを管理し、アクセス動作又は動作終
了のタイミングでアドレスレジスタの内容を更新する。
定番地のうち、どの指定番地からフレームメモリのデー
タをアクセスしたかを管理し、アクセス動作又は動作終
了のタイミングでアドレスレジスタの内容を更新する。
第２図に、処理装置として８ｂｉｔマイクロコンピユー
タ６８００ （以下ＭＰＵと略す）全使用して本発明を
実施した、アドレスＶジスタ部のブロック図を示す。
タ６８００ （以下ＭＰＵと略す）全使用して本発明を
実施した、アドレスＶジスタ部のブロック図を示す。
ＭＰＵと画像入力装置間のデータ転送は、ＭＰ’［Ｊ
（７）転送命令で実行され、インタフエイヌパス２に転
送アドレス及び転送タイミングが与えられる。
（７）転送命令で実行され、インタフエイヌパス２に転
送アドレス及び転送タイミングが与えられる。
転送アドレスは、バスのＡ１５〜ＡＯ，ＶＭＡの信号で
与えられ、転送タイミングはφ２．Ｒ／Ｗの信号により
制御される。
与えられ、転送タイミングはφ２．Ｒ／Ｗの信号により
制御される。
２０は、画像入力装置をＭＰＵのアドレス空間内に割り
付けるためのアドレス比較器であり、２１は画像入力装
置のアドレスを設定するスイフチでめる。アドレス比較
器２０は、スイフチ２１により設定されたアドレスと、
インタフェイスバス２上のアドレス信号を比較し、同一
アドレスを検知した場合に、アトシス一致信号を出力
する。
付けるためのアドレス比較器であり、２１は画像入力装
置のアドレスを設定するスイフチでめる。アドレス比較
器２０は、スイフチ２１により設定されたアドレスと、
インタフェイスバス２上のアドレス信号を比較し、同一
アドレスを検知した場合に、アトシス一致信号を出力
する。
寸だ、バス上のメモリアドレスが有効であることを示す
ＶＭＡ信号をバスレシーバ２２を介して入力し、アドン
ス一致信号（ｆ−ＮＡＮＤゲート２３でｍｌＵ理積をと
り、画１象入力装置が指定されたことを示ずセＶクト信
号を出力する。画像入力装置は、このセＶクト信号を受
は付けた時にだけ、ＭＰＵのインタフェイスバスと接続
される。
ＶＭＡ信号をバスレシーバ２２を介して入力し、アドン
ス一致信号（ｆ−ＮＡＮＤゲート２３でｍｌＵ理積をと
り、画１象入力装置が指定されたことを示ずセＶクト信
号を出力する。画像入力装置は、このセＶクト信号を受
は付けた時にだけ、ＭＰＵのインタフェイスバスと接続
される。
２４は、アドレスレジスタ制御回路を示し、２５は転送
データ制御回路を示す。これらは、バスのタイミング信
号φ２．Ｉも／Ｗと、アドレス信−弓Ａ３〜Ａ、 Ｏｔ
での下位４ｂｉｔをデコードして、転送データ及び、ア
ドレス更新内容を制御する。
データ制御回路を示す。これらは、バスのタイミング信
号φ２．Ｉも／Ｗと、アドレス信−弓Ａ３〜Ａ、 Ｏｔ
での下位４ｂｉｔをデコードして、転送データ及び、ア
ドレス更新内容を制御する。
廿た、ＮＡＮＤゲート２６は、φ２とＲ／Ｗの論理積ヲ
とり、データバンファ１９の転送タイミングを制御する
。Ｄ７〜ＤＯはデータ信号である。
とり、データバンファ１９の転送タイミングを制御する
。Ｄ７〜ＤＯはデータ信号である。
２７と２８はアドレスレジスタで、２７は水平方向、２
８は垂直方向のアドレスを格納する。このアドレスレジ
スタは、カウントデータがプリセットｈ」能で、カウン
トアツプとカウントダウンのカウント入力を、別々にも
つアップダウンカウンタを使用する。カウンタにアドレ
スデータをプリセットする指令及び、アドレスデータの
更新命令は、アドレスレジスタ制御回路２４から出力さ
れる。
８は垂直方向のアドレスを格納する。このアドレスレジ
スタは、カウントデータがプリセットｈ」能で、カウン
トアツプとカウントダウンのカウント入力を、別々にも
つアップダウンカウンタを使用する。カウンタにアドレ
スデータをプリセットする指令及び、アドレスデータの
更新命令は、アドレスレジスタ制御回路２４から出力さ
れる。
指令信号線２９の内容は、カウントアンプパルス、カウ
ントダウンパルス、データロード、カウンタタリアの４
種から成り、それぞれ２７．２８のカウンタに独立して
接続される。
ントダウンパルス、データロード、カウンタタリアの４
種から成り、それぞれ２７．２８のカウンタに独立して
接続される。
３０は、垂直方向アドンスレジスタ用データセＶクタで
、）Ｖ−ムメモリの有効アドレスだけを更新させるのに
必要なアドレスデータを、設定スイッチ３１から読み出
す場合と、ＭＰＵから転送されるアドレスデータのいず
れかを垂直アドレスレジスタ２８に接続する。
、）Ｖ−ムメモリの有効アドレスだけを更新させるのに
必要なアドレスデータを、設定スイッチ３１から読み出
す場合と、ＭＰＵから転送されるアドレスデータのいず
れかを垂直アドレスレジスタ２８に接続する。
３２はアドレス管理回路で、アドレスレジスタ２７と２
８の内容を参照し、アドレスレジスタ制御回路２４が制
御指令２９を出力するのに必要な位置情報全出力する。
８の内容を参照し、アドレスレジスタ制御回路２４が制
御指令２９を出力するのに必要な位置情報全出力する。
３３はデークセン夕夕で、アドレスレジスタ２７．２８
の内容または、７ノームメモリの映像データのいずれか
を選択して、データバンファ１９に接続するもので、転
送データ制御回路２５によってｔｔ＋ｌＩ御される。
の内容または、７ノームメモリの映像データのいずれか
を選択して、データバンファ１９に接続するもので、転
送データ制御回路２５によってｔｔ＋ｌＩ御される。
第３図に、アドレス更新の内容を示す。
一般に、画像の認識処理では、縦、横、斜め方向の連続
した画素情報が重要となる。従って画像入力装置りは、
現在アクセス中の画素に近接する８方向画素のアクセス
が、容易に行なえる必要がある。本発明の画像入力装置
は、第３図に示すように、アドレスレジスタに格納され
ている水平アドレスＸ、及び垂直アドレスＹに指定され
た画素Ｐ点をアクセスする動作または動作終了のタイミ
ングで、その近接する画素ａ 、 ｈのアドレスに、自
動的（だアドレスレジスタの内容を変更する。
した画素情報が重要となる。従って画像入力装置りは、
現在アクセス中の画素に近接する８方向画素のアクセス
が、容易に行なえる必要がある。本発明の画像入力装置
は、第３図に示すように、アドレスレジスタに格納され
ている水平アドレスＸ、及び垂直アドレスＹに指定され
た画素Ｐ点をアクセスする動作または動作終了のタイミ
ングで、その近接する画素ａ 、 ｈのアドレスに、自
動的（だアドレスレジスタの内容を変更する。
第４図に、画像入力装置をＭＰＵのメモリエリア内で、
ＪＣ１００〜ＥＩＯＦ番地に割り当てた場合の）Ｖ−ム
メモリのアクセス方法及び、第３図ＶＣ対応するアドレ
ス更新内容を示す。
ＪＣ１００〜ＥＩＯＦ番地に割り当てた場合の）Ｖ−ム
メモリのアクセス方法及び、第３図ＶＣ対応するアドレ
ス更新内容を示す。
Ｅ１００番地は、水平アドレスレジスタＸにデータを設
定するアドレスポートであり、Ｅ１０１１０１番地直ア
ドレスレジスタＹにデータを設定するアドレスポートで
ある。捷た、Ｅ１０２番地〜ＥＩＯＡ番地は、Ｘ、’Ｙ
のアドレスレジスタの示すフレームメモリの内容をアク
セスするアドレスポートである。
定するアドレスポートであり、Ｅ１０１１０１番地直ア
ドレスレジスタＹにデータを設定するアドレスポートで
ある。捷た、Ｅ１０２番地〜ＥＩＯＡ番地は、Ｘ、’Ｙ
のアドレスレジスタの示すフレームメモリの内容をアク
セスするアドレスポートである。
本発明は、フＶ−ムメモリ？アクセスするために複数の
アドレスポー）ｋ設け、とのアドレスポートからフレー
ムメモリをアクセスしたかにより、Ｘ、Ｙアドレスレジ
スタにインクリメント、テタリメント及びデータロード
、アドレスクリアの制御を行なって、アドレスを更新す
る。たとえば、第４図で、Ｅ１０２１０２番地の画素デ
ータをアクセスするポートで、アクセス動作全行なって
もアドレスは更新さハない。すた、Ｅ１０３１０３番地
点の画素データをアクセスした後ｖｃ Ｘアドレスレジ
スタの内容に＋１を加算し、ａ点にアドレス更新を行な
うポートである。このような方法で、アドレスレジスタ
制御回路は、ＭＰＵがフレームメモＩＪ−ｉアクセスす
るアドレスポートの位置によって、Ｘ、Ｙのアドレスレ
ジスタ全目動的に更新する。
アドレスポー）ｋ設け、とのアドレスポートからフレー
ムメモリをアクセスしたかにより、Ｘ、Ｙアドレスレジ
スタにインクリメント、テタリメント及びデータロード
、アドレスクリアの制御を行なって、アドレスを更新す
る。たとえば、第４図で、Ｅ１０２１０２番地の画素デ
ータをアクセスするポートで、アクセス動作全行なって
もアドレスは更新さハない。すた、Ｅ１０３１０３番地
点の画素データをアクセスした後ｖｃ Ｘアドレスレジ
スタの内容に＋１を加算し、ａ点にアドレス更新を行な
うポートである。このような方法で、アドレスレジスタ
制御回路は、ＭＰＵがフレームメモＩＪ−ｉアクセスす
るアドレスポートの位置によって、Ｘ、Ｙのアドレスレ
ジスタ全目動的に更新する。
第５図に、Ｅ１０３番地から連続してデータをアクセス
した場合の水平方向のデータスキャン動作を示す。また
第６図に、Ｅ１０５番地から連続してデータをアクセス
した場合の垂直方向のデータスキャン動作を示す。図に
おいて、Ｙ方向アビ２フ００〜２３９画累アドレスは有
効メモリエリアを示し、２４０〜２５５の画素アドレス
は無効エリアを示す。アドレス管理回路は、水平方向ア
ドレスレジスタの内容がＯまたは２５５の場合、垂直方
向アドレスレジスタの内容が０または２３９の場合には
、有効メモリエリア内のアドレス更新だけを行なわせる
ために、アドレスレジスタ制御回路に位置情報全伝達す
る。
した場合の水平方向のデータスキャン動作を示す。また
第６図に、Ｅ１０５番地から連続してデータをアクセス
した場合の垂直方向のデータスキャン動作を示す。図に
おいて、Ｙ方向アビ２フ００〜２３９画累アドレスは有
効メモリエリアを示し、２４０〜２５５の画素アドレス
は無効エリアを示す。アドレス管理回路は、水平方向ア
ドレスレジスタの内容がＯまたは２５５の場合、垂直方
向アドレスレジスタの内容が０または２３９の場合には
、有効メモリエリア内のアドレス更新だけを行なわせる
ために、アドレスレジスタ制御回路に位置情報全伝達す
る。
有効メモリエリア内のアドレス更新は、アドレスレジス
タに使用しているアソグダウンカウンタに、カウントア
ツプまたはカウントダウンパルス全方えることで実行し
、有効メモリエリア端では、カウンタクリアまたはデー
タロードパルスを与えることで実行する。また、垂直方
向の有効メモリエリア内だけを効率良くアクセスさせる
ために、垂直方向の有効メモリエリア端で、２３９から
０にアドレスを更新させる場合は、カウンタクリアパル
スで、０から２３９にアドレスを更新させる場合はデー
タロードパルスで制御し、データアクセスと同時にアド
レスを更新する。それ以外の動作は、カウントアンプパ
ルスまたはカウントダウンパルスで制御し、データアク
セスの動作終了時にアドレス更新を行なう。
タに使用しているアソグダウンカウンタに、カウントア
ツプまたはカウントダウンパルス全方えることで実行し
、有効メモリエリア端では、カウンタクリアまたはデー
タロードパルスを与えることで実行する。また、垂直方
向の有効メモリエリア内だけを効率良くアクセスさせる
ために、垂直方向の有効メモリエリア端で、２３９から
０にアドレスを更新させる場合は、カウンタクリアパル
スで、０から２３９にアドレスを更新させる場合はデー
タロードパルスで制御し、データアクセスと同時にアド
レスを更新する。それ以外の動作は、カウントアンプパ
ルスまたはカウントダウンパルスで制御し、データアク
セスの動作終了時にアドレス更新を行なう。
第７図は、ＭＰＵのデータリード時に各制御パルスを発
生させるタイミングチャートを示す。
生させるタイミングチャートを示す。
各制御パルスは、アドレスレジスタ制御回路により選択
され、水平アドンスＶ／スタＸ及び垂直アドレスレジス
タＹ［出力される。なお、ψ、はφ２とは逆位相の同期
信号を乃くす。
され、水平アドンスＶ／スタＸ及び垂直アドレスレジス
タＹ［出力される。なお、ψ、はφ２とは逆位相の同期
信号を乃くす。
本発明によれば、複雑なアドレス計算をせすに任意方向
のアドレスを更新できるだけでなく、アクセスを開始す
るアドレスを一度設定するだけで、フレームメモリデー
タを連続してアクセスできるため、処理時間を短縮する
ことができる。
のアドレスを更新できるだけでなく、アクセスを開始す
るアドレスを一度設定するだけで、フレームメモリデー
タを連続してアクセスできるため、処理時間を短縮する
ことができる。
第１図りま本発明全組み込んた画像入力装置のブロック
図、第２図は本発明の一実施例のアドレス更新機能をも
ったアドレスレジスタの講成図、第３図はアドレス更新
の方向を示す図、第４図はアドレス更新内容とＭＰＩＪ
メモリエリア番地の対応図、第５図及び第６図はアドレ
ス更新機能によるフレームメモリデータの実施例を示す
図、第７図は制御クロツクのタイミングチャート図であ
る。 第 ３ 目 Ｘ −Ｉ Ｑ ＋１ 本 今 目 ＆ｌＯＦ ｉ 嵌Ｓ口 第６区
図、第２図は本発明の一実施例のアドレス更新機能をも
ったアドレスレジスタの講成図、第３図はアドレス更新
の方向を示す図、第４図はアドレス更新内容とＭＰＩＪ
メモリエリア番地の対応図、第５図及び第６図はアドレ
ス更新機能によるフレームメモリデータの実施例を示す
図、第７図は制御クロツクのタイミングチャート図であ
る。 第 ３ 目 Ｘ −Ｉ Ｑ ＋１ 本 今 目 ＆ｌＯＦ ｉ 嵌Ｓ口 第６区
Claims (1)
- 【特許請求の範囲】 １、工業用チンピカメラ等から得られる映像信号を入力
し、入力信号（、ＩＪアルタイムでＡ／Ｄ変換して、処
理装置からもアクセス可能な）Ｖ−ムメモリに映像情報
を記憶する画像入力装置において、前記処理装置のイン
タフェイスバスと接続されるアドレスレジスタに、アッ
プダウンカウンタを使用し、前記処理装置からのフＶ−
ムメモリデータの読み出し、書き込み動作又は動作終了
のタイミングで、自動的に任意方向のアドレス更新を行
なえることを特徴とする画像入力装置。 ２、特許請求の範囲第１項において、１台当りの画像入
力装置に対し、前記処理装置のメモリエリア内に複数の
占有アドレスを設定し、前記フＶ ＝ムメモリデータの
読み出し、書き込みを実行するアドレスの位置により、
前記アドレスレジスタの更新方向を決定することを特徴
とする画像入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097874A JPS59223880A (ja) | 1983-06-03 | 1983-06-03 | 画像処理方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097874A JPS59223880A (ja) | 1983-06-03 | 1983-06-03 | 画像処理方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223880A true JPS59223880A (ja) | 1984-12-15 |
| JPH059832B2 JPH059832B2 (ja) | 1993-02-08 |
Family
ID=14203889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097874A Granted JPS59223880A (ja) | 1983-06-03 | 1983-06-03 | 画像処理方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019253A (ja) * | 1983-07-13 | 1985-01-31 | Toshiba Corp | メモリアドレス制御回路 |
| JPH0328942A (ja) * | 1989-06-26 | 1991-02-07 | Rohm Co Ltd | キー操作機器用ｒｏｍデータ読出装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5495128A (en) * | 1978-01-13 | 1979-07-27 | Nec Corp | Memory control system |
| JPS55110363A (en) * | 1979-02-19 | 1980-08-25 | Toshiba Corp | Picture processor |
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
| JPS5851373A (ja) * | 1981-09-22 | 1983-03-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
-
1983
- 1983-06-03 JP JP58097874A patent/JPS59223880A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5495128A (en) * | 1978-01-13 | 1979-07-27 | Nec Corp | Memory control system |
| JPS55110363A (en) * | 1979-02-19 | 1980-08-25 | Toshiba Corp | Picture processor |
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
| JPS5851373A (ja) * | 1981-09-22 | 1983-03-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019253A (ja) * | 1983-07-13 | 1985-01-31 | Toshiba Corp | メモリアドレス制御回路 |
| JPH0328942A (ja) * | 1989-06-26 | 1991-02-07 | Rohm Co Ltd | キー操作機器用ｒｏｍデータ読出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059832B2 (ja) | 1993-02-08 |
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