JP3332770B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
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Description
【０００１】
【産業上の利用分野】この発明はメモリ制御回路に関
し、特にたとえば複数のラインメモリのそれぞれに１ラ
インずつ書き込まれる複数の映像信号を選択的に読み出
して、ビデオメモリに入力する、メモリ制御回路に関す
る。
し、特にたとえば複数のラインメモリのそれぞれに１ラ
インずつ書き込まれる複数の映像信号を選択的に読み出
して、ビデオメモリに入力する、メモリ制御回路に関す
る。
【０００２】
【従来の技術】従来のこの種のメモリ制御回路では、図
８に示すように、いずれかのラインメモリからの１ライ
ン分の映像信号の読み出しが完了してから、他のライン
メモリの読み出しを実行していた。
８に示すように、いずれかのラインメモリからの１ライ
ン分の映像信号の読み出しが完了してから、他のライン
メモリの読み出しを実行していた。
【０００３】
【発明が解決しようとする課題】しかし、これでは、全
てのラインメモリからの読み出しを完了するまでに時間
がかかってしまい、順番が後回しになるラインメモリで
は、読み出しを開始する前に映像信号が更新されてしま
う場合があった。それゆえに、この発明の主たる目的
は、複数のラインメモリのそれぞれに書き込まれた映像
信号を過不足なく読み出すことができる、メモリ制御回
路を提供することである。
てのラインメモリからの読み出しを完了するまでに時間
がかかってしまい、順番が後回しになるラインメモリで
は、読み出しを開始する前に映像信号が更新されてしま
う場合があった。それゆえに、この発明の主たる目的
は、複数のラインメモリのそれぞれに書き込まれた映像
信号を過不足なく読み出すことができる、メモリ制御回
路を提供することである。
【０００４】
【課題を解決するための手段】第１の発明は、複数のバ
ッファメモリに個別に書き込まれる複数の映像信号を書
き込み時よりも高速で所定量ずつ選択的に読み出すメモ
リ制御回路において、複数のバッファメモリに個別に割
り当てられるかつ映像読み出し要求を発生する複数の要
求発生手段、映像読み出し要求の発生順に従って所定量
に対応する期間毎に複数のバッファメモリの各々に対し
て映像読み出し許可を発生する調停手段、および複数の
バッファメモリに個別に割り当てられるかつ自分のバッ
ファメモリに対する映像読み出し許可が発生したとき所
定量の映像信号を自分のバッファメモリから読み出す複
数の読み出し手段を備え、複数の要求発生手段の各々
は、自分のバッファメモリにおいて読み出しアドレスが
書き込みアドレスを追い越さないタイミングで最初の映
像読み出し要求を発生し、所定量の映像信号が読み出さ
れる毎に２回目以降の映像読み出し要求を発生し、所定
量は複数のバッファメモリから順に読み出しを行ったと
きに複数のバッファメモリのいずれにおいても読み出し
アドレスが書き込みアドレスを追い越さない量であるこ
とを特徴とする、メモリ制御回路である。第２の発明
は、複数の映像信号に個別に対応する複数のラインメモ
リ、複数の映像信号のそれぞれをそれに対応するライン
メモリに所定ラインずつ書き込む書込手段、および複数
のラインメモリのそれぞれの内容を第１所定量ずつ選択
的に読み出す読出手段を備え、読出手段によって読み出
された映像信号を単一のビデオメモリに入力するメモリ
制御回路において、読出手段は、複数のラインメモリの
それぞれの内容の読出要求を個別に発生する読出要求発
生手段、読出要求が発生した順に複数のラインメモリの
それぞれの内容の読出許可を発生する読出許可発生手
段、および読出許可に応じて所望のラインメモリから第
１所定量の映像信号を読み出す映像信号読出手段を含
み、読出許可発生手段は、複数のラインメモリに個別に
対応する複数のリセット信号発生手段、複数のカウン
タ、および複数の反転手段を含み、複数のリセット信号
発生手段のそれぞれは読出要求が発生した順に所定のタ
イミングでリセット信号を出力し、複数のカウンタのそ
れぞれは対応するリセット信号によってリセットされか
つ第１所定量に対応する期間の経過後にキャリー信号を
出力し、そして複数の反転手段のそれぞれは対応するキ
ャリー信号の反転信号を読出許可として出力し、第１所
定量は複数のラインメモリから順に読み出しを行ったと
きに複数のラインメモリのいずれにおいても読み出しア
ドレスが書き込みアドレスを追い越さない量であること
を特徴とする、メモリ制御回路である。第３の発明は、
複数の映像信号に個別に対応する複数のラインメモリ、
複数の映像信号のそれぞれをそれに対応するラインメモ
リに所定ラインずつ書き込む書込手段、および複数のラ
インメモリのそれぞれの内容を第１所定量ずつ選択的に
読み出す読出手段を備え、読出手段によって読み出され
た映像信号を単一のビデオメモリに入力するメモリ制御
回路において、読出手段は、複数のラインメモリのそれ
ぞれの内容の読出要求を個別に発生する読出要求発生手
段、読出要求が発生した順に複数のラインメモリのそれ
ぞれの内容の読出許可を発生する読出許可発生手段、お
よび読出許可に応じて所望のラインメモリから第１所定
量の映像信号を読み出す映像信号読出手段を含み、読出
要求は第１読出要求および第２読出要求を含み、読出要
求発生手段は、ラインメモリに第２所定量の映像信号が
書き込まれた時点で第１読出要求を出力する第１読出要
求出力手段、およびラインメモリから第１所定量の映像
信号が読み出された時点で第２読出要求を出力する第２
読出要求出力手段を含み、第１所定量は複数のラインメ
モリから順に読み出しを行ったときに複数のラインメモ
リのいずれにおいても読み出しアドレスが書き込みアド
レスを追い越さない量であることを特徴とする、メモリ
制御回路である。
ッファメモリに個別に書き込まれる複数の映像信号を書
き込み時よりも高速で所定量ずつ選択的に読み出すメモ
リ制御回路において、複数のバッファメモリに個別に割
り当てられるかつ映像読み出し要求を発生する複数の要
求発生手段、映像読み出し要求の発生順に従って所定量
に対応する期間毎に複数のバッファメモリの各々に対し
て映像読み出し許可を発生する調停手段、および複数の
バッファメモリに個別に割り当てられるかつ自分のバッ
ファメモリに対する映像読み出し許可が発生したとき所
定量の映像信号を自分のバッファメモリから読み出す複
数の読み出し手段を備え、複数の要求発生手段の各々
は、自分のバッファメモリにおいて読み出しアドレスが
書き込みアドレスを追い越さないタイミングで最初の映
像読み出し要求を発生し、所定量の映像信号が読み出さ
れる毎に２回目以降の映像読み出し要求を発生し、所定
量は複数のバッファメモリから順に読み出しを行ったと
きに複数のバッファメモリのいずれにおいても読み出し
アドレスが書き込みアドレスを追い越さない量であるこ
とを特徴とする、メモリ制御回路である。第２の発明
は、複数の映像信号に個別に対応する複数のラインメモ
リ、複数の映像信号のそれぞれをそれに対応するライン
メモリに所定ラインずつ書き込む書込手段、および複数
のラインメモリのそれぞれの内容を第１所定量ずつ選択
的に読み出す読出手段を備え、読出手段によって読み出
された映像信号を単一のビデオメモリに入力するメモリ
制御回路において、読出手段は、複数のラインメモリの
それぞれの内容の読出要求を個別に発生する読出要求発
生手段、読出要求が発生した順に複数のラインメモリの
それぞれの内容の読出許可を発生する読出許可発生手
段、および読出許可に応じて所望のラインメモリから第
１所定量の映像信号を読み出す映像信号読出手段を含
み、読出許可発生手段は、複数のラインメモリに個別に
対応する複数のリセット信号発生手段、複数のカウン
タ、および複数の反転手段を含み、複数のリセット信号
発生手段のそれぞれは読出要求が発生した順に所定のタ
イミングでリセット信号を出力し、複数のカウンタのそ
れぞれは対応するリセット信号によってリセットされか
つ第１所定量に対応する期間の経過後にキャリー信号を
出力し、そして複数の反転手段のそれぞれは対応するキ
ャリー信号の反転信号を読出許可として出力し、第１所
定量は複数のラインメモリから順に読み出しを行ったと
きに複数のラインメモリのいずれにおいても読み出しア
ドレスが書き込みアドレスを追い越さない量であること
を特徴とする、メモリ制御回路である。第３の発明は、
複数の映像信号に個別に対応する複数のラインメモリ、
複数の映像信号のそれぞれをそれに対応するラインメモ
リに所定ラインずつ書き込む書込手段、および複数のラ
インメモリのそれぞれの内容を第１所定量ずつ選択的に
読み出す読出手段を備え、読出手段によって読み出され
た映像信号を単一のビデオメモリに入力するメモリ制御
回路において、読出手段は、複数のラインメモリのそれ
ぞれの内容の読出要求を個別に発生する読出要求発生手
段、読出要求が発生した順に複数のラインメモリのそれ
ぞれの内容の読出許可を発生する読出許可発生手段、お
よび読出許可に応じて所望のラインメモリから第１所定
量の映像信号を読み出す映像信号読出手段を含み、読出
要求は第１読出要求および第２読出要求を含み、読出要
求発生手段は、ラインメモリに第２所定量の映像信号が
書き込まれた時点で第１読出要求を出力する第１読出要
求出力手段、およびラインメモリから第１所定量の映像
信号が読み出された時点で第２読出要求を出力する第２
読出要求出力手段を含み、第１所定量は複数のラインメ
モリから順に読み出しを行ったときに複数のラインメモ
リのいずれにおいても読み出しアドレスが書き込みアド
レスを追い越さない量であることを特徴とする、メモリ
制御回路である。
【０００５】
【作用】書込手段によって複数のラインメモリのそれぞ
れに所定ラインずつ書き込まれた複数の映像信号が、読
出手段によって第１所定量ずつ選択的に読み出される。
読出手段においては、たとえば読出要求発生手段が、そ
れぞれのラインメモリの内容の読出要求を個別に発生
し、読出許可発生手段が、その読出要求が発生した順に
それぞれのラインメモリの内容の読出許可を発生する。
このため、その読出許可に応じて、映像信号発生手段が
所望のラインメモリから第１所定量の映像信号を読み出
す。
れに所定ラインずつ書き込まれた複数の映像信号が、読
出手段によって第１所定量ずつ選択的に読み出される。
読出手段においては、たとえば読出要求発生手段が、そ
れぞれのラインメモリの内容の読出要求を個別に発生
し、読出許可発生手段が、その読出要求が発生した順に
それぞれのラインメモリの内容の読出許可を発生する。
このため、その読出許可に応じて、映像信号発生手段が
所望のラインメモリから第１所定量の映像信号を読み出
す。
【０００６】
【発明の効果】この発明によれば、複数のラインメモリ
のそれぞれに書き込まれた映像信号を第１所定量ずつ選
択的に読み出すようにしたため、映像信号が更新される
前にその映像信号を全て読み出すことができる。この発
明の上述の目的，その他の目的，特徴および利点は、図
面を参照して行う以下の実施例の詳細な説明から一層明
らかとなろう。
のそれぞれに書き込まれた映像信号を第１所定量ずつ選
択的に読み出すようにしたため、映像信号が更新される
前にその映像信号を全て読み出すことができる。この発
明の上述の目的，その他の目的，特徴および利点は、図
面を参照して行う以下の実施例の詳細な説明から一層明
らかとなろう。
【０００７】
【実施例】図１を参照して、この実施例の映像信号処理
装置１０は、図示しない複数のカメラ１〜７からのカメ
ラ信号Ｃ１〜Ｃ７を受ける入力端子Ｓ１〜Ｓ７を含む。
このカメラ信号Ｃ１〜Ｃ７は、スイッチコントロール回
路１４ａによって制御されるビデオスイッチ１２ａおよ
び１２ｂと、スイッチコントロール回路１４ｂによって
制御されるビデオスイッチ１２ｃのそれぞれに与えられ
る。ビデオスイッチ１２ａは、Ｃ１，Ｃ３，Ｃ５，Ｃ
７，Ｃ２，Ｃ４，Ｃ６の順で２フィールドずつカメラ信
号を選択し、ビデオスイッチ１２ｂは、ビデオスイッチ
１２ａよりも７フィールド遅れて、ビデオスイッチ１２
ａと同じようにカメラ信号を選択する。また、ビデオス
イッチ１２ｃは、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ
６，Ｃ７の順でかつ３フィールド毎にカメラ信号を選択
する。このため、ビデオスイッチ１２ａからは図２
（Ａ）に示すＡチャネル時分割多重カメラ信号が得ら
れ、ビデオスイッチ１２ｂから図２（Ｂ）に示すＢチャ
ネル時分割多重カメラ信号が得られ、そしてビデオスイ
ッチ１２ｃから図２（Ｃ）に示すＣチャネル時分割多重
カメラ信号が得られる。
装置１０は、図示しない複数のカメラ１〜７からのカメ
ラ信号Ｃ１〜Ｃ７を受ける入力端子Ｓ１〜Ｓ７を含む。
このカメラ信号Ｃ１〜Ｃ７は、スイッチコントロール回
路１４ａによって制御されるビデオスイッチ１２ａおよ
び１２ｂと、スイッチコントロール回路１４ｂによって
制御されるビデオスイッチ１２ｃのそれぞれに与えられ
る。ビデオスイッチ１２ａは、Ｃ１，Ｃ３，Ｃ５，Ｃ
７，Ｃ２，Ｃ４，Ｃ６の順で２フィールドずつカメラ信
号を選択し、ビデオスイッチ１２ｂは、ビデオスイッチ
１２ａよりも７フィールド遅れて、ビデオスイッチ１２
ａと同じようにカメラ信号を選択する。また、ビデオス
イッチ１２ｃは、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ
６，Ｃ７の順でかつ３フィールド毎にカメラ信号を選択
する。このため、ビデオスイッチ１２ａからは図２
（Ａ）に示すＡチャネル時分割多重カメラ信号が得ら
れ、ビデオスイッチ１２ｂから図２（Ｂ）に示すＢチャ
ネル時分割多重カメラ信号が得られ、そしてビデオスイ
ッチ１２ｃから図２（Ｃ）に示すＣチャネル時分割多重
カメラ信号が得られる。
【０００８】Ａチャネル時分割多重カメラ信号は、Ａ／
Ｄ変換器１６ａを介して、１フィールド分のメモリ容量
をもつ画像メモリ２２ａに与えられる。また、Ａチャネ
ル時分割多重カメラ信号に含まれる垂直同期信号が同期
分離回路１８ａによって検出され、メモリコントロール
回路２０ａが、その垂直同期信号に従って、１フィール
ド分のカメラ信号を画像メモリ２２ａに書き込む。すな
わち、時分割多重された２フィールド分のカメラ信号に
は１フィールド分のカメラ信号がそっくり含まれるた
め、垂直同期信号に従ってその１フィールド分のカメラ
信号が画像メモリ２２ａに書き込まれる。Ｂチャネル時
分割多重カメラ信号もまた、Ａ／Ｄ変換器１６ｂを介し
て画像メモリ２２ｂに与えられ、メモリコントロール回
路２０ｂが、同期分離回路１８ｂからの垂直同期信号に
従って、１フィールド分のカメラ信号を画像メモリ２２
ｂに書き込む。
Ｄ変換器１６ａを介して、１フィールド分のメモリ容量
をもつ画像メモリ２２ａに与えられる。また、Ａチャネ
ル時分割多重カメラ信号に含まれる垂直同期信号が同期
分離回路１８ａによって検出され、メモリコントロール
回路２０ａが、その垂直同期信号に従って、１フィール
ド分のカメラ信号を画像メモリ２２ａに書き込む。すな
わち、時分割多重された２フィールド分のカメラ信号に
は１フィールド分のカメラ信号がそっくり含まれるた
め、垂直同期信号に従ってその１フィールド分のカメラ
信号が画像メモリ２２ａに書き込まれる。Ｂチャネル時
分割多重カメラ信号もまた、Ａ／Ｄ変換器１６ｂを介し
て画像メモリ２２ｂに与えられ、メモリコントロール回
路２０ｂが、同期分離回路１８ｂからの垂直同期信号に
従って、１フィールド分のカメラ信号を画像メモリ２２
ｂに書き込む。
【０００９】画像メモリ２２ａおよび２２ｂに書き込ま
れたカメラ信号は、メモリコントロール回路２０ａによ
って交互に読み出され、かつスイッチＳＷによって選択
される。これによって、１フィールド毎にカメラ信号Ｃ
１〜Ｃ７が時分割多重された時分割多重カメラ信号が生
成され、それがＤ／Ａ変換器２４ａを介して図示しない
ＶＴＲに出力される。
れたカメラ信号は、メモリコントロール回路２０ａによ
って交互に読み出され、かつスイッチＳＷによって選択
される。これによって、１フィールド毎にカメラ信号Ｃ
１〜Ｃ７が時分割多重された時分割多重カメラ信号が生
成され、それがＤ／Ａ変換器２４ａを介して図示しない
ＶＴＲに出力される。
【００１０】同期分離回路１８ａから出力された垂直同
期信号は、メモリ制御回路２５に含まれるメモリコント
ロール回路２６ａに与えられ、同期分離回路１８ｂから
出力された垂直同期信号はメモリコントロール回路２６
ｂに与えられる。また、Ａ／Ｄ変換器１６ａから出力さ
れたＡチャネル時分割多重カメラ信号は、１／２Ｈ分の
容量をもつラインメモリ２８ａに与えられ、Ａ／Ｄ変換
器１６ｂから出力されたＢチャネル時分割多重カメラ信
号は、１／２Ｈ分の容量をもつラインメモリ２８ｂに与
えられる。さらに、ビデオスイッチ１２ｃから出力され
るＣチャネル時分割多重カメラ信号に含まれる垂直同期
信号が同期分離回路１８ｃで検出され、メモリコントロ
ール回路２６ｃに与えられる。さらにまた、Ｃチャネル
時分割多重カメラ信号が、Ａ／Ｄ変換器１６ｃを介し
て、１／４Ｈ分の容量をもつラインメモリ２８ｃに与え
られる。
期信号は、メモリ制御回路２５に含まれるメモリコント
ロール回路２６ａに与えられ、同期分離回路１８ｂから
出力された垂直同期信号はメモリコントロール回路２６
ｂに与えられる。また、Ａ／Ｄ変換器１６ａから出力さ
れたＡチャネル時分割多重カメラ信号は、１／２Ｈ分の
容量をもつラインメモリ２８ａに与えられ、Ａ／Ｄ変換
器１６ｂから出力されたＢチャネル時分割多重カメラ信
号は、１／２Ｈ分の容量をもつラインメモリ２８ｂに与
えられる。さらに、ビデオスイッチ１２ｃから出力され
るＣチャネル時分割多重カメラ信号に含まれる垂直同期
信号が同期分離回路１８ｃで検出され、メモリコントロ
ール回路２６ｃに与えられる。さらにまた、Ｃチャネル
時分割多重カメラ信号が、Ａ／Ｄ変換器１６ｃを介し
て、１／４Ｈ分の容量をもつラインメモリ２８ｃに与え
られる。
【００１１】ラインメモリ２８ａには、Ａチャネル時分
割多重カメラ信号に含まれる所定１フィールド分のカメ
ラ信号Ｃ５〜Ｃ７が、メモリコントロール回路２６ａに
よって、水平方向に１／２に間引かれて１ラインずつ書
き込まれる。また、ラインメモリ２８ｂには、Ｂチャネ
ル時分割多重カメラ信号に含まれる所定１フィールド分
のカメラ信号Ｃ５〜Ｃ７が、メモリコントロール回路２
６ｂによって、水平方向に１／２に間引かれて１ライン
ずつ書き込まれる。さらに、ラインメモリ２８ｃには、
Ｃチャネル時分割多重カメラ信号に含まれる所定１フィ
ールド分のカメラ信号Ｃ１〜Ｃ４が、メモリコントロー
ル回路２６ｃによって、水平方向に１／４に間引かれて
１ラインずつ書き込まれる。ラインメモリ２８ａ〜２８
ｃに書き込まれたカメラ信号は、その後、メモリコント
ロール回路２６ａ〜２６ｃによって第１所定量ずつ選択
的に読み出される。そして、読み出されたカメラ信号Ｃ
１〜Ｃ７が、画像メモリ３２に図３に示すように形成さ
れたメモリエリア１〜７に書き込まれる。画像メモリ３
２がインタレース方式で走査されることによって、その
画像メモリ３２に書き込まれたカメラ信号Ｃ１〜Ｃ７が
読み出され、Ｄ／Ａ変換器３４を介して図示しないモニ
タに出力される。したがって、モニタにカメラ信号Ｃ１
〜Ｃ７が分割表示される。
割多重カメラ信号に含まれる所定１フィールド分のカメ
ラ信号Ｃ５〜Ｃ７が、メモリコントロール回路２６ａに
よって、水平方向に１／２に間引かれて１ラインずつ書
き込まれる。また、ラインメモリ２８ｂには、Ｂチャネ
ル時分割多重カメラ信号に含まれる所定１フィールド分
のカメラ信号Ｃ５〜Ｃ７が、メモリコントロール回路２
６ｂによって、水平方向に１／２に間引かれて１ライン
ずつ書き込まれる。さらに、ラインメモリ２８ｃには、
Ｃチャネル時分割多重カメラ信号に含まれる所定１フィ
ールド分のカメラ信号Ｃ１〜Ｃ４が、メモリコントロー
ル回路２６ｃによって、水平方向に１／４に間引かれて
１ラインずつ書き込まれる。ラインメモリ２８ａ〜２８
ｃに書き込まれたカメラ信号は、その後、メモリコント
ロール回路２６ａ〜２６ｃによって第１所定量ずつ選択
的に読み出される。そして、読み出されたカメラ信号Ｃ
１〜Ｃ７が、画像メモリ３２に図３に示すように形成さ
れたメモリエリア１〜７に書き込まれる。画像メモリ３
２がインタレース方式で走査されることによって、その
画像メモリ３２に書き込まれたカメラ信号Ｃ１〜Ｃ７が
読み出され、Ｄ／Ａ変換器３４を介して図示しないモニ
タに出力される。したがって、モニタにカメラ信号Ｃ１
〜Ｃ７が分割表示される。
【００１２】メモリコントロール回路２６ａ〜２６ｃ
は、ラインメモリ２８ａ〜２８ｃに第２所定量のカメラ
信号が書き込まれた時点で、アービトレイト回路３０に
対して読出要求としてのＡチャネル第１リクエスト，Ｂ
チャネル第１リクエストおよびＣチャネルリクエストを
与える。アービトレイト回路３０は、リクエストが与え
られた順に所定期間ずつ、読出許可としてのＡチャネル
イネーブル信号，Ｂチャネルイネーブル信号およびＣチ
ャネルイネーブル信号をメモリコントロール回路２６ａ
〜２６ｃに与える。したがって、メモリコントロール回
路２６ａ〜２６ｃは、ラインメモリ２８ａ〜２８ｃに書
き込まれた映像信号を、順番にかつ第１所定量ずつ読み
出す。なお、Ａチャネル第１リクエスト，Ｂチャネル第
１リクエストおよびＣチャネルリクエストならびに後述
するＡチャネル第２リクエストおよびＢチャネル第２リ
クエストは、１クロック期間だけ立ち上がるパルスであ
る。
は、ラインメモリ２８ａ〜２８ｃに第２所定量のカメラ
信号が書き込まれた時点で、アービトレイト回路３０に
対して読出要求としてのＡチャネル第１リクエスト，Ｂ
チャネル第１リクエストおよびＣチャネルリクエストを
与える。アービトレイト回路３０は、リクエストが与え
られた順に所定期間ずつ、読出許可としてのＡチャネル
イネーブル信号，Ｂチャネルイネーブル信号およびＣチ
ャネルイネーブル信号をメモリコントロール回路２６ａ
〜２６ｃに与える。したがって、メモリコントロール回
路２６ａ〜２６ｃは、ラインメモリ２８ａ〜２８ｃに書
き込まれた映像信号を、順番にかつ第１所定量ずつ読み
出す。なお、Ａチャネル第１リクエスト，Ｂチャネル第
１リクエストおよびＣチャネルリクエストならびに後述
するＡチャネル第２リクエストおよびＢチャネル第２リ
クエストは、１クロック期間だけ立ち上がるパルスであ
る。
【００１３】アービトレイト回路３０は図４に示すよう
に構成される。すなわち、メモリコントロール回路２６
ａからのＡチャネル第１リクエストがレジスタ３６ａの
セット端子に与えられ、そのＡチャネル第１リクエスト
がＱ端子から継続してマイコン３８に与えられる。ま
た、メモリコントロール回路２６ｂからのＢチャネル第
１リクエストがレジスタ３６ｃのセット端子に入力さ
れ、そのＢチャネル第１リクエストがＱ端子から継続し
てマイコン３８に与えられる。さらに、メモリコントロ
ール回路２６ｃからのＣチャネルリクエストがレジスタ
３６ｅのセット端子に入力され、そのＣチャネルリクエ
ストがＱ端子から継続してマイコン３８に与えられる。
また、マイコン３８がＡチャネル第２リクエストをレジ
スタ３６ｂのセット端子に与えると、そのＡチャネル第
２リクエストがＱ端子からマイコン３８に継続して与え
られる。また、マイコン３８がＢチャネル第２リクエス
トをレジスタ３６ｄのセット端子に与えると、それがＱ
端子から継続してマイコン３８に与えられる。一方、レ
ジスタ３６ａ〜３６ｅのリセット端子にマイコン３８か
らリセット信号が入力されると、それぞれのＱ端子から
の出力がリセットされる。
に構成される。すなわち、メモリコントロール回路２６
ａからのＡチャネル第１リクエストがレジスタ３６ａの
セット端子に与えられ、そのＡチャネル第１リクエスト
がＱ端子から継続してマイコン３８に与えられる。ま
た、メモリコントロール回路２６ｂからのＢチャネル第
１リクエストがレジスタ３６ｃのセット端子に入力さ
れ、そのＢチャネル第１リクエストがＱ端子から継続し
てマイコン３８に与えられる。さらに、メモリコントロ
ール回路２６ｃからのＣチャネルリクエストがレジスタ
３６ｅのセット端子に入力され、そのＣチャネルリクエ
ストがＱ端子から継続してマイコン３８に与えられる。
また、マイコン３８がＡチャネル第２リクエストをレジ
スタ３６ｂのセット端子に与えると、そのＡチャネル第
２リクエストがＱ端子からマイコン３８に継続して与え
られる。また、マイコン３８がＢチャネル第２リクエス
トをレジスタ３６ｄのセット端子に与えると、それがＱ
端子から継続してマイコン３８に与えられる。一方、レ
ジスタ３６ａ〜３６ｅのリセット端子にマイコン３８か
らリセット信号が入力されると、それぞれのＱ端子から
の出力がリセットされる。
【００１４】Ａチャネルカウンタ４０ａは、マイコン３
８からのリセット信号によってリセットされ、ＮＯＴ回
路４２ａからハイレベル信号すなわちＡチャネルイネー
ブル信号が出力されたとき、図示しないクロックによっ
てインクリメントされ、そしてカウント値がアップした
ときキャリー信号を出力する。キャリー信号はマイコン
３８およびＮＯＴ回路４２ａに与えられる。したがっ
て、Ａチャネルカウンタ４２ａはリセット信号が入力さ
れた後クロックによってインクリメントされ、カウント
値がアップするとキャリー信号を出力し続けた状態で不
能化される。このため、ＮＯＴ回路４２ａは、リセット
信号が出力されてからＡチャネルカウンタ４０ａがアッ
プするまでの期間にＡチャネルイネーブル信号を出力す
る。なお、Ｂチャネルカウンタ４０ｂおよびＮＯＴ回路
４２ｂならびにＣチャネルカウンタ４０ｃおよびＮＯＴ
回路４２ｃもまた、Ａチャネルカウンタ４０ａおよびＮ
ＯＴ回路４２ａと同様に動作するため、重複した説明を
省略する。
８からのリセット信号によってリセットされ、ＮＯＴ回
路４２ａからハイレベル信号すなわちＡチャネルイネー
ブル信号が出力されたとき、図示しないクロックによっ
てインクリメントされ、そしてカウント値がアップした
ときキャリー信号を出力する。キャリー信号はマイコン
３８およびＮＯＴ回路４２ａに与えられる。したがっ
て、Ａチャネルカウンタ４２ａはリセット信号が入力さ
れた後クロックによってインクリメントされ、カウント
値がアップするとキャリー信号を出力し続けた状態で不
能化される。このため、ＮＯＴ回路４２ａは、リセット
信号が出力されてからＡチャネルカウンタ４０ａがアッ
プするまでの期間にＡチャネルイネーブル信号を出力す
る。なお、Ｂチャネルカウンタ４０ｂおよびＮＯＴ回路
４２ｂならびにＣチャネルカウンタ４０ｃおよびＮＯＴ
回路４２ｃもまた、Ａチャネルカウンタ４０ａおよびＮ
ＯＴ回路４２ａと同様に動作するため、重複した説明を
省略する。
【００１５】マイコン３８は、図５および図６に示すフ
ロー図を処理する。すなわち、まずステップＳ１〜Ｓ９
のそれぞれで、マイコン３８にＡチャネル第１リクエス
ト，Ｂチャネル第１リクエスト，Ｃチャネルリクエス
ト，Ａチャネル第２リクエストおよびＢチャネル第２リ
クエストのいずれが入力されたかを判断する。なお、Ａ
チャネル第１リクエスト，Ｂチャネル第１リクエストお
よびＣチャネルリクエストは、格納された全てのカメラ
信号がラインメモリ２８ａ〜２８ｃから連続して読み出
されたときに読出アドレスが書込アドレスを追い越さな
い所定のタイミングで出力される。すなわち、Ａチャネ
ル第１リクエスト，Ｂチャネル第１リクエストおよびＣ
チャネルリクエストは、ラインメモリ２８ａ〜２８ｃに
第２所定量のカメラ信号が書き込まれた時点で出力され
る。一方、Ａチャネル第２リクエストおよびＢチャネル
第２リクエストは、ラインメモリ２８ａおよび２８ｂか
ら１／２Ｈ分のカメラ信号の読み出しが完了した時点で
出力される。
ロー図を処理する。すなわち、まずステップＳ１〜Ｓ９
のそれぞれで、マイコン３８にＡチャネル第１リクエス
ト，Ｂチャネル第１リクエスト，Ｃチャネルリクエス
ト，Ａチャネル第２リクエストおよびＢチャネル第２リ
クエストのいずれが入力されたかを判断する。なお、Ａ
チャネル第１リクエスト，Ｂチャネル第１リクエストお
よびＣチャネルリクエストは、格納された全てのカメラ
信号がラインメモリ２８ａ〜２８ｃから連続して読み出
されたときに読出アドレスが書込アドレスを追い越さな
い所定のタイミングで出力される。すなわち、Ａチャネ
ル第１リクエスト，Ｂチャネル第１リクエストおよびＣ
チャネルリクエストは、ラインメモリ２８ａ〜２８ｃに
第２所定量のカメラ信号が書き込まれた時点で出力され
る。一方、Ａチャネル第２リクエストおよびＢチャネル
第２リクエストは、ラインメモリ２８ａおよび２８ｂか
ら１／２Ｈ分のカメラ信号の読み出しが完了した時点で
出力される。
【００１６】したがって、図７のようにラインメモリ２
８ａ〜２８ｃのそれぞれに与えられるカメラ信号の位相
が互いに一致するような場合、Ａチャネル第１リクエス
ト，Ｂチャネル第１リクエスト，Ｃチャネルリクエス
ト，Ａチャネル第２リクエスト，Ｂチャネル第２リクエ
ストの順で、それぞれのリクエストが処理される。Ａチ
ャネル第１リクエストが入力されたとき、マイコン３８
は、ステップＳ１１でＡチャネルカウンタ４０ａをリセ
ットし、次にステップＳ２１でＡチャネルカウンタ４０
ａからキャリー信号が出力されたかどうか判断する。こ
こで“ＮＯ”と判断される間はＮＯＴ回路４２ａからＡ
チャネルイネーブル信号が出力され、Ａチャネルカウン
タ４０ａおよびメモリコントロール回路２６ａが能動化
される。したがって、Ａチャネルカウンタ４０ａはイン
クリメントされ続け、メモリコントロール回路２６ａは
図７に示すようにラインメモリ２８ａに書き込まれたカ
メラ信号を先頭から読み出す。Ａチャネルカウンタ４０
ａは、ラインメモリ２８ａから第１所定量すなわち１／
４Ｈ分のカメラ信号が読み出された時点でアップし、キ
ャリー信号を出力する。このため、マイコン３８はステ
ップＳ３１でＡチャネル第１リクエストをリセットし、
ステップＳ４１でＡチャネル第２リクエストをセット
し、そしてステップＳ１に戻る。
８ａ〜２８ｃのそれぞれに与えられるカメラ信号の位相
が互いに一致するような場合、Ａチャネル第１リクエス
ト，Ｂチャネル第１リクエスト，Ｃチャネルリクエス
ト，Ａチャネル第２リクエスト，Ｂチャネル第２リクエ
ストの順で、それぞれのリクエストが処理される。Ａチ
ャネル第１リクエストが入力されたとき、マイコン３８
は、ステップＳ１１でＡチャネルカウンタ４０ａをリセ
ットし、次にステップＳ２１でＡチャネルカウンタ４０
ａからキャリー信号が出力されたかどうか判断する。こ
こで“ＮＯ”と判断される間はＮＯＴ回路４２ａからＡ
チャネルイネーブル信号が出力され、Ａチャネルカウン
タ４０ａおよびメモリコントロール回路２６ａが能動化
される。したがって、Ａチャネルカウンタ４０ａはイン
クリメントされ続け、メモリコントロール回路２６ａは
図７に示すようにラインメモリ２８ａに書き込まれたカ
メラ信号を先頭から読み出す。Ａチャネルカウンタ４０
ａは、ラインメモリ２８ａから第１所定量すなわち１／
４Ｈ分のカメラ信号が読み出された時点でアップし、キ
ャリー信号を出力する。このため、マイコン３８はステ
ップＳ３１でＡチャネル第１リクエストをリセットし、
ステップＳ４１でＡチャネル第２リクエストをセット
し、そしてステップＳ１に戻る。
【００１７】Ａチャネル第１リクエストの処理が終了し
たときには、Ｂチャネル第１リクエストは入力されてい
るため、マイコン３８はステップＳ３で“ＹＥＳ”と判
断し、ステップＳ１３でＢチャネルカウンタ４０ｂがリ
セットされ、その後ステップＳ２３でＢチャネルカウン
タ４０ｂからキャリー信号が出力されたかどうか判断す
る。そして“ＹＥＳ”と判断されると、ステップＳ３３
でＢチャネル第１リクエストをリセットし、ステップＳ
４３でＢチャネル第２リクエストをセットし、そしてス
テップＳ１に戻る。したがって、ラインメモリ２８ａか
ら１／４Ｈ分のカメラ信号が読み出された後に、ライン
メモリ２８ｂの先頭から１／４Ｈ分のカメラ信号が読み
出される。
たときには、Ｂチャネル第１リクエストは入力されてい
るため、マイコン３８はステップＳ３で“ＹＥＳ”と判
断し、ステップＳ１３でＢチャネルカウンタ４０ｂがリ
セットされ、その後ステップＳ２３でＢチャネルカウン
タ４０ｂからキャリー信号が出力されたかどうか判断す
る。そして“ＹＥＳ”と判断されると、ステップＳ３３
でＢチャネル第１リクエストをリセットし、ステップＳ
４３でＢチャネル第２リクエストをセットし、そしてス
テップＳ１に戻る。したがって、ラインメモリ２８ａか
ら１／４Ｈ分のカメラ信号が読み出された後に、ライン
メモリ２８ｂの先頭から１／４Ｈ分のカメラ信号が読み
出される。
【００１８】ステップＳ５でＣチャネルリクエストが入
力されていると判断されれば、マイコン３８はステップ
Ｓ１５でＣチャネルカウンタ４０ｃをリセットし、ステ
ップＳ２５でＣチャネルカウンタ４０ｃからキャリー信
号が出力されたかどうか判断する。そして“ＹＥＳ”で
あれば、ステップＳ３５でＣチャネルリクエストをリセ
ットしステップＳ１に戻る。上述のように、ラインメモ
リ２８ｃは１／４ライン分のメモリ容量をもつため、ラ
インメモリ２８ｃからの読み出しは１回で終了する。
力されていると判断されれば、マイコン３８はステップ
Ｓ１５でＣチャネルカウンタ４０ｃをリセットし、ステ
ップＳ２５でＣチャネルカウンタ４０ｃからキャリー信
号が出力されたかどうか判断する。そして“ＹＥＳ”で
あれば、ステップＳ３５でＣチャネルリクエストをリセ
ットしステップＳ１に戻る。上述のように、ラインメモ
リ２８ｃは１／４ライン分のメモリ容量をもつため、ラ
インメモリ２８ｃからの読み出しは１回で終了する。
【００１９】ラインメモリ２８ｃからの読み出しが終了
した時点では、既にＡチャネル第２リクエストが入力さ
れているため、マイコン３８はステップＳ７で“ＹＥ
Ｓ”と判断し、ステップＳ１７でＡチャネルカウンタを
リセットする。したがって、この時点からラインメモリ
２８に残っている１／４Ｈ分のカメラ信号の読み出しが
スタートし、ステップＳ２７で“ＮＯ”と判断する限り
その読み出しを継続する。ステップＳ２７でＡチャネル
カウンタ４０ａからキャリー信号が出力されたと判断す
れば、ステップＳ３７でＡチャネル第２リクエストをリ
セットし、ステップＳ１に戻る。
した時点では、既にＡチャネル第２リクエストが入力さ
れているため、マイコン３８はステップＳ７で“ＹＥ
Ｓ”と判断し、ステップＳ１７でＡチャネルカウンタを
リセットする。したがって、この時点からラインメモリ
２８に残っている１／４Ｈ分のカメラ信号の読み出しが
スタートし、ステップＳ２７で“ＮＯ”と判断する限り
その読み出しを継続する。ステップＳ２７でＡチャネル
カウンタ４０ａからキャリー信号が出力されたと判断す
れば、ステップＳ３７でＡチャネル第２リクエストをリ
セットし、ステップＳ１に戻る。
【００２０】続いて、ステップＳ９でＢチャネル第２リ
クエストが入力されたと判断すれば、ステップＳ１９で
Ｂチャネルカウンタ４０ｂをリセットし、ステップＳ２
９でＢチャネルカウンタ４０ｂからキャリー信号が出力
されたかどうか判断する。ここで“ＮＯ”である限りラ
インメモリ２８ｂに残っているカメラ信号が読み出され
るが、“ＹＥＳ”と判断されると、ステップＳ３９でＢ
チャネル第２リクエストをリセットし、ステップＳ１に
戻る。なお、ステップＳ９で“ＮＯ”であれば直接ステ
ップＳ１に戻る。
クエストが入力されたと判断すれば、ステップＳ１９で
Ｂチャネルカウンタ４０ｂをリセットし、ステップＳ２
９でＢチャネルカウンタ４０ｂからキャリー信号が出力
されたかどうか判断する。ここで“ＮＯ”である限りラ
インメモリ２８ｂに残っているカメラ信号が読み出され
るが、“ＹＥＳ”と判断されると、ステップＳ３９でＢ
チャネル第２リクエストをリセットし、ステップＳ１に
戻る。なお、ステップＳ９で“ＮＯ”であれば直接ステ
ップＳ１に戻る。
【００２１】このようにマイコンが処理することによっ
て、メモリコントロール回路２６ａ〜２６ｃはラインメ
モリ２８ａ〜２８ｃに書き込まれたカメラ信号を第１所
定量ずつ選択的に読み出すため、ラインメモリ２８ａ〜
２８ｃのそれぞれで書込アドレスが読出アドレスを追い
越すことはない。したがって、ラインメモリ２８ａ〜２
８ｃのそれぞれからカメラ信号を過不足なく読み出すこ
とができる。
て、メモリコントロール回路２６ａ〜２６ｃはラインメ
モリ２８ａ〜２８ｃに書き込まれたカメラ信号を第１所
定量ずつ選択的に読み出すため、ラインメモリ２８ａ〜
２８ｃのそれぞれで書込アドレスが読出アドレスを追い
越すことはない。したがって、ラインメモリ２８ａ〜２
８ｃのそれぞれからカメラ信号を過不足なく読み出すこ
とができる。
【図１】この発明の一実施例を示すブロック図である。
【図２】複数のビデオスイッチのそれぞれから出力され
る時分割多重カメラ信号を示すタイミング図である。
る時分割多重カメラ信号を示すタイミング図である。
【図３】画像メモリを示す図解図である。
【図４】アービトレイト回路を示すブロック図である。
【図５】アービトレイト回路の動作の一部を示すフロー
図である。
図である。
【図６】アービトレイト回路の動作の他の一部を示すフ
ロー図である。
ロー図である。
【図７】ラインメモリへの書き込みおよびそれからの読
み出しを示す図解図である。
み出しを示す図解図である。
【図８】従来技術の動作の一部を示す図解図である。
１０ …カメラ信号処理装置 ２５ …メモリ制御回路 ２６ａ〜２６ｃ …メモリコントロール回路 ２８ａ〜２８ｃ …ラインメモリ ３０ …アービトレイト回路 ３２ …画像メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/262 - 5/28 H04N 5/76 - 5/775 H04N 5/91 - 5/956
Claims (4)
- 【請求項１】複数のバッファメモリに個別に書き込まれ
る複数の映像信号を書き込み時よりも高速で所定量ずつ
選択的に読み出すメモリ制御回路において、 前記複数のバッファメモリに個別に割り当てられるかつ
映像読み出し要求を発生する複数の要求発生手段、 前記映像読み出し要求の発生順に従って前記所定量に対
応する期間毎に前記複数のバッファメモリの各々に対し
て映像読み出し許可を発生する調停手段、および前記複
数のバッファメモリに個別に割り当てられるかつ自分の
バッファメモリに対する映像読み出し許可が発生したと
き前記所定量の映像信号を自分のバッファメモリから読
み出す複数の読み出し手段を備え、 前記複数の要求発生手段の各々は、自分のバッファメモ
リにおいて読み出しアドレスが書き込みアドレスを追い
越さないタイミングで最初の映像読み出し要求を発生
し、前記所定量の映像信号が読み出される毎に２回目以
降の映像読み出し要求を発生し、 前記所定量は前記複数のバッファメモリから順に読み出
しを行ったときに前記複数のバッファメモリのいずれに
おいても読み出しアドレスが書き込みアドレスを追い越
さない量である ことを特徴とする、メモリ制御回路。 - 【請求項２】前記調停手段は前記所定量に対応する期間
にわたって前記映像読み出し許可を発生し、 前記複数の読み出し手段の各々は自分のバッファメモリ
に対する前記映像読み出し許可が発生する期間にわたっ
て自分のバッファメモリから映像信号を読み出す、請求
項１記載のメモリ制御回路。 - 【請求項３】複数の映像信号に個別に対応する複数のラ
インメモリ、前記複数の映像信号のそれぞれをそれに対
応するラインメモリに所定ラインずつ書き込む書込手
段、および前記複数のラインメモリのそれぞれの内容を
第１所定量ずつ選択的に読み出す読出手段を備え、前記
読出手段によって読み出された映像信号を単一のビデオ
メモリに入力するメモリ制御回路において、 前記読出手段は、前記複数のラインメモリのそれぞれの
内容の読出要求を個別に発生する読出要求発生手段、前
記読出要求が発生した順に前記複数のラインメモリのそ
れぞれの内容の読出許可を発生する読出許可発生手段、
および前記読出許可に応じて所望のラインメモリから前
記第１所定量の映像信号を読み出す映像信号読出手段を
含み、 前記読出許可発生手段は、前記複数のラインメモリに個
別に対応する複数のリセット信号発生手段、複数のカウ
ンタ、および複数の反転手段を含み、前記複数のリセッ
ト信号発生手段のそれぞれは前記読出要求が発生した順
に所定のタイミングでリセット信号を出力し、前記複数
のカウンタのそれぞれは対応するリセット信号によって
リセットされかつ前記第１所定量に対応する期間の経過
後にキャリー信号を出力し、そして前記複数の反転手段
のそれぞれは対応するキャリー信号の反転信号を前記読
出許可として出力し、 前記第１所定量は前記複数のラインメモリから順に読み
出しを行ったときに前記複数のラインメモリのいずれに
おいても読み出しアドレスが書き込みアドレスを追い越
さない量である ことを特徴とする、メモリ制御回路。 - 【請求項４】複数の映像信号に個別に対応する複数のラ
インメモリ、前記複数の映像信号のそれぞれをそれに対
応するラインメモリに所定ラインずつ書き込む書込手
段、および前記複数のラインメモリのそれぞれの内容を
第１所定量ずつ選択的に読み出す読出手段を備え、前記
読出手段によって読み出された映像信号を単一のビデオ
メモリに入力するメモリ制御回路において、 前記読出手段は、前記複数のラインメモリのそれぞれの
内容の読出要求を個別に発生する読出要求発生手段、前
記読出要求が発生した順に前記複数のラインメモリのそ
れぞれの内容の読出許可を発生する読出許可発生手段、
および前記読出許可に応じて所望のラインメモリから前
記第１所定量の映像信号を読み出す映像信号読出手段を
含み、 前記読出要求は第１読出要求および第２読出要求を含
み、前記読出要求発生手段は、ラインメモリに第２所定
量の映像信号が書き込まれた時点で前記第１読出要求を
出力する第１読出要求出力手段、およびラインメモリか
ら前記第１所定量の映像信号が読み出された時点で前記
第２読出要求を出力する第２読出要求出力手段を含み、 前記第１所定量は前記複数のラインメモリから順に読み
出しを行ったときに前記複数のラインメモリのいずれに
おいても読み出しアドレスが書き込みアドレスを追い越
さない量である ことを特徴とする、メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33692796A JP3332770B2 (ja) | 1996-12-17 | 1996-12-17 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33692796A JP3332770B2 (ja) | 1996-12-17 | 1996-12-17 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178610A JPH10178610A (ja) | 1998-06-30 |
| JP3332770B2 true JP3332770B2 (ja) | 2002-10-07 |
Family
ID=18303924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33692796A Expired - Fee Related JP3332770B2 (ja) | 1996-12-17 | 1996-12-17 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332770B2 (ja) |
-
1996
- 1996-12-17 JP JP33692796A patent/JP3332770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10178610A (ja) | 1998-06-30 |
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|---|---|---|---|
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