JPH0667752A

JPH0667752A - デジタル信号処理装置における信号タイミング制御方法及び装置

Info

Publication number: JPH0667752A
Application number: JP5060092A
Authority: JP
Inventors: O F Morgan; エフモーガンオー; Michael Polatnick; ポラトニックマイケル; Andrew Leary; ラーリーアンドリュー
Original assignee: Sony Corp of America
Current assignee: Sony Corp of America
Priority date: 1992-03-24
Filing date: 1993-03-19
Publication date: 1994-03-11
Also published as: US5440721A; DE69324723T2; EP0562713B1; EP0562713A3; EP0562713A2; DE69324723D1

Abstract

(57)【要約】【構成】デジタル信号処理装置の各信号処理ユニット
１４に、その信号処理回路２６の信号タイミングを制御
する同一のプログラミング・インタフェースをもつプロ
グラマブル・タイミング遅延ユニット２８を設ける。ま
た、プログラマブル・タイミング遅延ユニットに信号タ
イミング制御入力を与えるため、デジタル信号処理装置
に中央タイミング・ユニットを設ける。信号路の構成、
すなわち信号処理ユニットによって信号が処理される順
序を制御するためルーティング・スイッチャをデジタル
信号処理装置に設ける。【効果】各信号処理ユニットにタイミング制御、遅延
等化、タイミング導出の回路を設ける負担がなくなる。
各信号処理ユニットのタイミングずれを任意の信号路に
対し容易に再計算できるので、再構成の柔軟性が改善さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号処理装置
の分野、特に、縦続接続された信号処理ユニットを有す
るデジタル信号処理装置に関する。もっと具体的にいえ
ば、本発明は、上記縦続接続された信号処理ユニットに
対する信号タイミングの制御に関するものである。

【０００２】

【従来の技術】デジタル信号処理装置においては、縦続
接続（カスケード）された或る数のデジタル信号処理ユ
ニットにより、直列（順次）的にデジタル信号を処理す
ることが多い。デジタル信号が処理を受けるに従って、
各デジタル信号処理ユニット内で或る程度のタイミング
遅延が生じるのが普通である。その遅延は、該ユニット
の構造又は動作により、固有であることもあり、予めプ
ログラムされることもある。外部基準信号に対し予め定
めた固定タイミングで最終出力を発生するためには、信
号処理ユニットにおける信号タイミングを統合した方法
で早め（進め）なければならない。従来の各信号処理ユ
ニットは、タイミング制御、遅延等化及びタイミング発
生のための自分の回路をもち、その信号路は予め定めら
れている。

【０００３】大抵、各信号処理ユニットは、その信号発
生器のタイミングを制御する「ゲンロック（Ｇｅｎｌｏ
ｃｋ）」回路をもっている。「ゲンロック」回路は、外
部基準信号を用いて、処理されている信号を早めたタイ
ミングで再発生し、信号の処理及び伝達における遅延を
補償するものである。各信号処理ユニットはまた一般
に、信号遅延等化のため自己の局部メモリをもってい
る。基準信号が種々のタイミング成分の複合基準信号で
あるデジタル信号処理装置、例えばビデオ装置（基準信
号は通常水平、垂直及びフレームのタイミングの複合信
号である。）では、各信号処理ユニットはまた一般に、
種々のタイミング成分を取出すため自己の同期分離回路
をもっている。

【０００４】これらの従来方法は、各信号処理ユニット
にタイミング制御、遅延等化及びタイミング導出のため
の自分の回路を設けなければならないので、余り費用効
率がよくない。特に、複合基準信号からタイミング成分
を取出す信号処理ユニットを１つ以上もつことは、複合
基準信号から正確で信頼性のあるタイミング成分を取出
すのが極めて複雑であるので、非常に高くつく。

【０００５】また、これらのデジタル信号処理装置は大
抵、信号路を再構成する際の柔軟性が乏しい。個々の信
号処理ユニットに一定の遅延を付加した場合にのみ、再
構成が可能である。そのときでさえ、再構成は、ビデオ
装置におけるフレーム遅延のような簡単な遅延を伴う変
更に限られている。

【０００６】

【発明が解決しようとする課題】したがって、本発明の
課題は、デジタル信号処理装置のカスケードされた信号
処理ユニットの各々がタイミング制御、遅延等化及びタ
イミング発生のための自己回路を全くもたない場合にお
ける、信号処理ユニットの信号タイミングを制御する方
法を得ることである。更に、信号路を再構成する際の柔
軟性を改善することも、本発明の課題である。

【０００７】

【課題を解決するための手段及び作用】本発明による方
法及び装置は、基準信号に対して予め定めた一定のタイ
ミングで出力信号を発生するデジタル信号処理装置、特
にデジタル・ビデオ及びオーディオ装置に用いて好適な
ものである。

【０００８】本発明の具体的構成では、デジタル信号処
理装置の各信号処理ユニットに、その信号処理回路の信
号タイミングを制御する同一のプログラミング・インタ
フェースをもつプログラマブル・タイミング遅延ユニッ
トを設ける。また、デジタル信号処理装置に中央タイミ
ング・ユニットを設けて、上記プログラマブル・タイミ
ング遅延ユニットに信号タイミング制御入力を与える。
更に、デジタル信号処理装置にルーティング（転送経路
選択）スイッチャを設け、信号路の構成、すなわちデジ
タル信号処理装置の信号処理ユニットの全部又は一部に
よって信号を処理する順序を制御する。

【０００９】上述の好適な具体例では、各プログラマブ
ル・タイミング遅延ユニットは、複数のタイミングずれ
（オフセット、偏差）遅延レジスタ及びカウンタの対並
びに各々が複合基準信号の各タイミング成分に対応する
複数の処理遅延レジスタを有する。プログラマブル・タ
イミング遅延ユニットの各タイミングずれ遅延レジスタ
及びカウンタの対は、対応する信号処理回路に対するタ
イミング成分の信号タイミングを早め且つ制御する。プ
ログラマブル・タイミング遅延ユニットの各処理遅延レ
ジスタは、信号処理ユニットのタイプに応じて、中央タ
イミング・ユニット又は信号処理回路のために、対応す
る信号処理回路のタイミング成分の処理遅延を記憶す
る。

【００１０】また、信号処理ユニットが、複合基準信号
に対し既知のタイミングでデジタル信号処理装置に与え
られる信号を同期させるための、２つのポートをもつメ
モリ（２ポート・メモリ）及び同期分離回路を有する信
号同期器である場合、プログラマブル・タイミング遅延
ユニットは更に、処理遅延レジスタに対応する複数の処
理遅延カウンタと、各々が複合基準信号の各タイミング
成分に対応する複数の出力カウンタとを有する。タイミ
ングずれレジスタ及びカウンタの対は、２ポート・メモ
リに適正に早めたタイミングで書込むライト・アドレス
を与える。処理遅延レジスタ及びカウンタの対は、上記
出力カウンタと協働して、２ポート・メモリを適正に早
めたタイミングで読出すリード・アドレスを与える。

【００１１】更に、信号処理ユニットが、複合基準信号
に対し未知のタイミングでデジタル信号処理装置に与え
られる信号を同期させるための、２ポート・メモリ及び
同期分離回路を有する入力同期器である場合、好適な具
体例では、プログラマブル・タイミング遅延ユニットは
更に、各々が複合基準信号の各タイミング成分に対応す
る複数の入力カウンタを有する。この入力カウンタは、
２ポート・メモリに適正に早めたタイミングで書込むラ
イト・アドレスを与え、タイミングずれレジスタ及びカ
ウンタの対は、２ポート・メモリを適正に早めたタイミ
ングで読出すリード・アドレスを与える。なお、入力カ
ウンタは、タイミングずれレジスタ及びカウンタの対と
協働して、中央タイミング・ユニットのために上記（処
理）遅延レジスタに処理遅延を記憶させる。

【００１２】上述の好適な具体例では、中央タイミング
・ユニットは、基準信号検出器及び配分器の対、並びに
タイミングずれ発生ユニットを有する。タイミングずれ
発生ユニットは、プロセッサ及び入力装置をもつ。基準
信号検出器及び配分器の対は、複合基準信号を分解し、
分解した基準信号をクロックパルスと共にプログラマブ
ル・タイミング遅延ユニットに配分する。プロセッサ
は、各信号処理ユニットの各タイミング成分のタイミン
グずれ（オフセット）を計算し、計算したタイミングず
れを対応するプログラマブル・タイミング遅延ユニット
に与える。また、信号路に信号同期器がある場合、プロ
セッサは、まず信号同期器の処理遅延を計算し、それか
らタイミングずれを計算してこれを個々の信号処理ユニ
ットに与える。同様に、信号路に入力同期器がある場
合、プロセッサは、まず装置の全遅延を計算し、それか
らタイミングずれを計算してこれを個々の信号処理ユニ
ットに与える。

【００１３】上述により、個々の信号処理ユニットにタ
イミング制御、遅延等化及びタイミング導出用の回路を
設ける負担がなくなる。更に、個々の信号処理ユニット
に対するタイミングずれは、どんな信号路に対しても容
易に再計算できるので、デジタル信号処理装置における
再構成の柔軟性が改善される。

【００１４】

【実施例】図１は、本発明デジタル信号処理装置の全体
構成を示すブロック図である。同図において、１０はデ
ジタル信号処理装置を全体として示し、本装置は、デジ
タル入力信号２０を処理し、外部基準信号２４に対して
予め定めた一定のタイミングでデジタル出力信号２２を
発生するものである。デジタル信号処理装置１０は、信
号ルーティング（転送経路選択）スイッチャ１２、複数
の信号処理ユニット（ＳＰＵ（１）〜ＳＰＵ（ｎ））１
４ａ〜１４★、タイミング制御信号インタフェース１６
及び中央タイミング・ユニット１８を有する。信号処理
ユニット１４ａ〜１４★は、信号ルーティング・スイッ
チャ１２及びタイミング制御信号インタフェース１６と
結合される。タイミング制御信号インタフェース１６は
また、中央タイミング・ユニット１８と結合される。デ
ジタル信号処理装置１０は、本発明の教示を取入れた部
分を除けば、デジタルビデオ装置やデジタルオーディオ
装置のような広範囲の周知のデジタル信号処理装置を表
している。

【００１５】入力信号２０は、１つ以上の信号処理ユニ
ット１４ａ〜１４★により順次伝達され処理され、基準
信号２４に対して所要のタイミングで出力信号２２が発
生する。信号処理ユニット１４ａ〜１４★の数及び順序
は、信号ルーティング・スイッチャ１２により制御され
る。各信号処理ユニット１４ａ〜１４★内の信号タイミ
ングは、中央タイミング・ユニット１８からタイミング
制御信号インタフェース１６を介して受信されるタイミ
ング制御入力に従って制御される。タイミング制御入力
は、受信する外部基準信号２４、信号路、及び各信号処
理ユニット１４ａ〜１４★内の処理遅延に基いて中央タ
イミング・ユニット１８により与えられる。各要素１
２，１４ａ〜１４★、１６及び１８が協働して、基準信
号２４に対して所要のタイミングで出力信号２２を発生
する様子を、これより詳細に述べる。

【００１６】説明の便宜上、外部基準信号は、複数のタ
イミング成分を含む複合基準信号であると仮定する。例
えば、デジタル信号処理装置がデジタルビデオ装置であ
れば、複合外部基準信号２４は、水平タイミング成分、
垂直タイミング成分及びフレーム・タイミング成分を含
むことになる。

【００１７】再び図１において、信号ルーティング・ス
イッチャ１２により構成される信号路は、中央タイミン
グ・ユニット１８に分かっているか或いは分かるように
されている。図１に示した例では、信号ルーティング・
スイッチャ１２は中央タイミング・ユニットに接続され
ておらず、信号路は外部の情報源により中央タイミング
・ユニットに与えられている。他の例において、信号ル
ーティング・スイッチャ１２を中央タイミング・ユニッ
ト１８に結合して、信号路を直接中央タイミング・ユニ
ットに与えるようにしてもよい。更に他の例において、
信号ルーティング・スイッチャ１２を中央タイミング・
ユニット１８に結合し、該ユニット１８によりその動作
を制御するようにしてもよい。いずれにせよ、信号ルー
ティング・スイッチャ１２は、広範囲の公知のルーティ
ング・スイッチャを表すもので、これ以上の説明は省略
する。

【００１８】図２は、図１の装置の要部を示すブロック
図である。同図において、１４は、図１の信号処理ユニ
ットの１つを表す。信号処理ユニット１４は、信号処理
回路２６及びプログラマブル・タイミング遅延ユニット
２８を有する。信号処理回路２６は、信号ルーティング
・スイッチャとプログラマブル・タイミング遅延ユニッ
ト２８とに結合される。プログラマブル・タイミング遅
延ユニット２８はまた、タイミング制御信号インタフェ
ース１６に結合される。組込まれたプログラマブル・タ
イミング遅延ユニット２８を除けば、信号処理ユニット
１４は、信号同期器及び入力同期器を含む広範囲の周知
の信号処理ユニットを表すものである。信号同期器は、
入力信号が外部基準信号に対して既知のタイミングでデ
ジタル信号処理装置に与えられる場合に、使用される。
入力同期器は、入力信号が、外部基準信号に対して未知
のタイミングでデジタル信号処理装置に与えられ且つ自
己の同期パルスをもつ場合に、使用される。

【００１９】信号処理回路２６は、信号ルーティング・
スイッチャから入力信号を受信し、受信した信号を処理
し、処理した信号を信号ルーティング・スイッチャに戻
す。信号処理回路２６内の信号タイミングは、プログラ
マブル・タイミング遅延ユニット２８によって制御され
る。プログラマブル・タイミング遅延ユニット２８は、
中央タイミング・ユニットからタイミング制御信号イン
タフェース１６を経て受信されるタイミング制御入力に
従って、信号処理回路２６の信号タイミングを制御す
る。

【００２０】信号処理回路２６の与えられた特定の機能
及び構成は、装置の種類によって決まる。信号処理回路
２６は、信号同期器及び入力同期器を含む周知の信号処
理ユニットの広範囲の信号処理回路を表す。信号処理ユ
ニット１４が信号同期器か又は入力同期器である２つの
場合を除き、信号処理回路２６についてこれ以上説明し
ない。信号処理回路２６の２つの特別な場合、１つは信
号同期器の場合、１つは入力同期器の場合については、
それぞれあとで図４及び図５を参照して説明する。

【００２１】プログラマブル・タイミング遅延ユニット
２８が中央タイミング・ユニットからタイミング制御信
号インタフェース１６を介して受けるタイミング制御入
力は、基準信号３０、クロックパルス３１及び少なくと
も１つのタイミングずれ３２を含む。プログラマブル・
タイミング遅延ユニット２８は、基準信号３０、クロッ
クパルス３１及びタイミングずれ３２を用いて信号処理
回路２６内の信号タイミングを進め且つ制御する。ま
た、プログラマブル・タイミング遅延ユニット２８は、
信号処理ユニット１４のタイプに応じて中央タイミング
・ユニット又は信号処理回路２６に処理遅延３４を与え
るため、選択的に使用される。

【００２２】プログラマブル・タイミング遅延ユニット
２８が受信する基準信号３０は、上述したタイミング成
分をもつ分解された基準信号である。プログラマブル・
タイミング遅延ユニット２８が受信するタイミングずれ
３２は、各タイミング成分に対して１つのタイミングず
れを含んでいる。すなわち、水平・垂直及びフレームの
タイミング成分をもつビデオ装置の複合基準信号の場
合、タイミングずれは、対応する水平・垂直及びフレー
ムのタイミングずれを含む。

【００２３】信号処理ユニット例えば１４におけるプロ
グラマブル・タイミング遅延ユニット例えば２８は同一
ではないが、それらは類似であって、すべて同じプログ
ラミング・インタフェースを有する。ただし、同じプロ
グラミング・インタフェースをもつプログラマブル・タ
イミング遅延ユニット例えば２８がなくても、本発明は
実施可能であることを理解されたい。プログラマブル・
タイミング遅延ユニット２８を次に、図３〜５を参照し
て説明する。中央タイミング・ユニット及びタイミング
ずれ決定方法については、あとで図６〜９を参照して述
べる。

【００２４】図２に示すように、タイミング制御信号イ
ンタフェース１６は、基準インタフェース３６及びデー
タ・インタフェース３８を有する。これら両インタフェ
ースは、プログラマブル・タイミング遅延ユニット２８
を中央タイミング・ユニットに結合する。基準インタフ
ェース３６は、分解された基準信号（ＲＥＦ）３０及び
クロックパルス３１を中央タイミング・ユニットからプ
ログラマブル・タイミング遅延ユニット２８に転送す
る。データ・インタフェース３８は、タイミングずれ３
２を中央タイミング・ユニットからプログラマブル・タ
イミング遅延ユニット２８に、また処理遅延３４を中央
タイミング・ユニット及びプログラマブル・タイミング
遅延ユニット２８間で転送する。これら２つのインタフ
ェース３６及び３８は、広範囲の周知の通信インタフェ
ースを表すもので、これ以上の説明は省略する。また、
本発明は、同じインタフェースで基準信号及びクロック
パルス、又はタイミングずれ及び処理遅延を転送しなく
ても実施できるものである。

【００２５】図３〜５は、２つのタイミング成分をもつ
複合基準信号に関する出力信号を発生するデジタル信号
処理装置の信号処理ユニットのためのプログラマブル・
タイミング遅延ユニットの種々の構成例を示す。図３
は、大抵の信号処理ユニットに使用できる基本的なプロ
グラマブル・タイミング遅延ユニットを示す。図４及び
５は、それぞれ信号同期器と入力同期器と共に使用され
る２つの変形プログラマブル・タイミング遅延ユニット
を示す。これらのプログラマブル・タイミング遅延ユニ
ットは、ただ１つのタイミング成分をもつ簡単な基準信
号、又は２より多いタイミング成分をもつ一層複雑な複
合基準信号に対して変形できることも理解されたい。

【００２６】図３に示すプログラマブル・タイミング遅
延ユニット２８は、ずれレジスタ及びカウンタの２つの
対４０ａ及び４２ａ，４０ｂ及び４２ｂと、２つの（処
理）遅延レジスタ４４ａ及び４４ｂとを有する。ずれカ
ウンタ４２ａ及び４２ｂは、信号処理回路、ずれレジス
タ４０ａ及び４０ｂ、並びに基準インタフェース３６と
結合される。ずれレジスタ４０ａ及び４０ｂはまた、デ
ータ・インタフェース３８に結合される。遅延レジスタ
４４ａ及び４４ｂは、信号処理回路とデータ・インタフ
ェース３８に結合される。

【００２７】ずれレジスタ及びカウンタの対４０ａ及び
４２ａ，４０ｂ及び４２ｂは、適正に進めたタイミング
で信号処理回路にタイミング制御を与える。ずれレジス
タ及びカウンタの対４０ａ及び４２ａは第１のタイミン
グ成分（ＴＣ１）を、ずれレジスタ及びカウンタの対４
０ｂ及び４２ｂは第２のタイミング成分（ＴＣ２）を処
理する。ずれレジスタ４０ａ及び４０ｂは、それぞれ第
１及び第２タイミング成分に対して中央タイミング・ユ
ニットから与えられるタイミングずれを記憶する。対応
するずれカウンタ４２ａ及び４２ｂは、第１及び第２タ
イミング成分に対応するロードパルスを検出すると、記
憶された第１及び第２タイミングずれをロードし（取込
み）、それぞれのタイミング成分に対する最大カウント
（ＭＡＸ）までカウントする。そのタイミング成分の最
大カウントに達すると、ずれカウンタ４２ａ及び４２ｂ
は、そのタイミング成分に対するけた上げ出力を信号処
理回路向けに発生し、再びゼロからカウントを始める。

【００２８】例えば、水平及び垂直タイミング成分をも
つ複合信号に関連して出力信号を発生するビデオ装置の
場合、一方のずれレジスタは水平（タイミング）ずれ
を、他方のずれレジスタは垂直ずれを記憶する。対応す
る水平及び垂直ずれカウンタは、水平及び垂直タイミン
グ成分のそれぞれに対するロードパルスを検出すると、
記憶された水平及び垂直ずれをロードし、それぞれのタ
イミング成分の最大カウントまでカウントする。水平及
び垂直タイミング成分の最大カウントに達すると、対応
する水平又は垂直ずれカウンタは、水平及び垂直成分に
対するけた上げ出力を信号処理回路向けに発生し、再び
ゼロからカウントを始める。

【００２９】（処理）遅延レジスタ４４ａ及び４４ｂ
は、それぞれ第１及び第２のタイミング成分に対し、中
央タイミング・ユニット又は信号処理回路のいずれかに
より与えられる信号処理ユニットの処理遅延を記憶す
る。遅延レジスタ４４ａは第１タイミング成分に、遅延
レジスタ４４ｂは第２タイミング成分に対するものであ
る。処理遅延が中央タイミング・ユニット又は信号処理
回路のどちらにより与えられるかは、信号処理ユニット
のタイプによって決まる。前述のように、処理遅延は、
中央タイミング・ユニットによる基準信号及び信号路と
共に、信号処理ユニットに対するタイミングずれを決め
るのに用いる。信号処理回路による処理遅延を使用する
かどうかは、装置の種類によって決まる。

【００３０】図４は、信号同期器のために改変したプロ
グラマブル・タイミング遅延ユニット２８′を示すブロ
ック図である。信号同期器のための信号処理回路は、２
ポート・メモリ５０を有する。プログラマブル・タイミ
ング遅延ユニット２８′は、ずれレジスタ及びカウンタ
の２つの対４０ａ′及び４２ａ′、４０ｂ′及び４２
ｂ′と、遅延レジスタ及びカウンタの２つの対４４ａ′
及び４６ａ、４４ｂ′及び４６ｂと、２つの出力カウン
タ４８ａ及び４８ｂとを有する。ずれカウンタ４２ａ′
及び４２ｂ′は、２ポート・メモリ５０、ずれレジスタ
４０ａ′及び４０ｂ′、並びに基準インタフェース３６
と結合している。ずれレジスタ４０ａ′及び４０ｂ′は
また、データ・インタフェース３８と結合している。出
力カウンタ４８ａ及び４８ｂは、２ポート・メモリ５
０、遅延カウンタ４６ａ及び４６ｂ、並びに基準インタ
フェース３６と結合する。遅延カウンタ４６ａ及び４６
ｂはまた、遅延レジスタ４４ａ′及び４４ｂ′、並びに
基準インタフェース３６と結合する。遅延レジスタ４４
ａ′及び４４ｂ′はまた、データ・インタフェース３８
とも結合する。

【００３１】ずれレジスタ及びカウンタの対４０ａ′及
び４２ａ′，４０ｂ′及び４２ｂ′は、適正に早めたタ
イミングで２ポート・メモリ５０に書込むためのライト
（書込み）アドレスを与える。ずれレジスタ及びカウン
タの対４０ａ′及び４２ａ′、４０ｂ′及び４２ｂ′
は、基本的プログラマブル・タイミング遅延ユニットに
対して前に述べたのと同様な動作をする。

【００３２】遅延レジスタ４４ａ′及び４４ｂ′は、中
央タイミング・ユニットにより与えられた信号同期器の
処理遅延を記憶する。また、遅延レジスタ４４ａ′及び
４４ｂ′は、対応する遅延カウンタ４６ａ及び４６ｂ、
並びに対応する出力カウンタ４８ａ及び４８ｂと協働し
て、適正に進めたタイミングで２ポート・メモリ５０に
対するリード（読出し）アドレスを与える。同様に、遅
延カウンタ４６ａ及び出力カウンタ４８ａは第１タイミ
ング成分を処理し、遅延カウンタ４６ｂ及び出力カウン
タ４８ｂは第２タイミング成分を処理する。対応する遅
延カウンタ４６ａ及び４６ｂは、第１及び第２タイミン
グ成分にそれぞれ対応するロードパルスを検出すると、
記憶された第１及び第２の処理遅延をロードし、ゼロに
向かって逆カウントする。ゼロに達すると、遅延カウン
タ４６ａ又は４６ｂは、対応する出力カウンタ４８ａ又
は４８ｂ向けにそのタイミング成分に対するけた上げ出
力を発生し、再びそれぞれのタイミング成分の最大カウ
ントから逆カウントを始める。対応する出力カウンタ４
８ａ及び４８ｂは、これに対応する遅延カウンタ４６ａ
及び４６ｂからけた上げ出力を受けると、それぞれのタ
イミング成分の最大までカウントする。そのタイミング
成分の最大に達すると、出力カウンタ４８ａ又は４８ｂ
は、再びゼロからカウントを始める。出力カウンタ４８
ａ及び４８ｂは、２ポート・メモリ５０にリード・アド
レスを与える。

【００３３】例えば、水平及び垂直タイミング成分をも
つ複合信号に関連して出力信号を発生するビデオ装置の
場合、一方の遅延レジスタは、中央タイミング・ユニッ
トにより与えられる水平処理遅延を記憶し、他方の遅延
レジスタは、中央タイミング・ユニットにより与えられ
る垂直処理遅延を記憶する。対応する水平及び垂直遅延
カウンタは、水平及び垂直タイミング成分のそれぞれに
対するロードパルスを検出すると、記憶された水平及び
垂直の処理遅延をロードし、ゼロに向かって逆カウント
する。水平又は垂直タイミング成分に対しゼロに達する
と、対応する水平及び垂直遅延カウンタは、水平又は垂
直出力カウンタ向けに水平又は垂直タイミング成分に対
するけた上げ出力を発生し、再び水平及び垂直タイミン
グ成分の最大カウントから逆カウントを始める。対応す
る水平及び垂直出力カウンタは、それぞれ対応する水平
及び垂直遅延カウンタからけた上げ出力を受けると、水
平及び垂直タイミング成分に対しゼロからそれぞれの最
大までカウントする。水平及び垂直タイミング成分の最
大に達すると、対応する水平及び垂直出力カウンタは、
再びゼロからカウントを始める。

【００３４】図５は、入力同期器のために改変したプロ
グラマブル・タイミング遅延ユニット２８″を示す。入
力同期器に対する信号処理回路は、２ポート・メモリ５
０′及び同期分離回路５２を有する。プログラマブル・
タイミング遅延ユニット２８″は、ずれレジスタ及びカ
ウンタの対４０ａ″及び４２ａ″、４０ｂ″及び４２
ｂ″と、２つの遅延レジスタ４４ａ″及び４４ｂ″と、
２つの入力カウンタ５４ａ及び５４ｂとを有する。ずれ
カウンタ４２ａ″及び４２ｂ″は、２ポート・メモリ５
０′、遅延レジスタ４４ａ″及び４４ｂ″、ずれレジス
タ４０ａ″及び４０ｂ″、及び基準インタフェース３６
に結合される。ずれレジスタ４０ａ″及び４０ｂ″はま
た、データ・インタフェース３８に結合される。入力カ
ウンタ５４ａ及び５４ｂは、２ポート・メモリ５０′、
遅延レジスタ４４ａ″及び４４ｂ″、同期分離回路５２
及び基準インタフェース３６と結合される。遅延レジス
タ４４ａ″及び４４ｂ″はまた、データ・インタフェー
ス３８と結合される。

【００３５】ずれレジスタ及びカウンタの対４０ａ″及
び４２ａ″、４０ｂ″及び４２ｂ″は、適正に進めたタ
イミングで２ポート・メモリ５０′を読出すリード・ア
ドレスを与える。ずれレジスタ及びカウンタの対４０
ａ″及び４２ａ″、４０ｂ″及び４２ｂ″は、基本的プ
ログラマブル・タイミング遅延ユニットに対して前に述
べたと同様な動作をする。また、ずれカウンタ４２ａ″
及び４２ｂ″のけた上げ（ＣＹ）出力は、遅延レジスタ
４４ａ″及び４４ｂ″に与えられる。

【００３６】遅延レジスタ４４ａ″及び４４ｂ″は、入
力同期器の同期分離回路５２により与えられる入力から
導出される入力同期器の処理遅延を記憶する。遅延レジ
スタ４４ａ″及び４４ｂ″は、それぞれ対応するずれカ
ウンタ４２ａ″及び４２ｂ″からのけた上げ出力を検出
すると、対応する入力カウンタ５４ａ及び５４ｂの出力
を記憶する。入力カウンタ５４ａは第１タイミング成分
を、入力カウンタ５４ｂは第２タイミング成分を処理す
る。また、入力カウンタ５４ａ及び５４ｂは、２ポート
・メモリ５０′に対するライト・アドレスを与える。入
力カウンタ５４ａ及び５４ｂは、それぞれのタイミング
成分に対応するロードパルスを検出すると、各タイミン
グ成分の最大までカウントする。

【００３７】例えば、水平及び垂直タイミング成分をも
つ複合信号に関連した出力信号を発生するビデオ装置の
場合、対応する水平及び垂直入力カウンタは、水平及び
垂直タイミング成分に対するロードパルスを検出する
と、ゼロから水平及び垂直タイミング成分の最大までそ
れぞれカウントする。水平及び垂直タイミング成分の最
大に達すると、対応する水平及び垂直入力カウンタは、
２ポート・メモリ及び水平又は垂直遅延レジスタ向けに
水平又は垂直タイミング成分に対するけた上げ出力を発
生し、再びゼロからカウントを始める。

【００３８】図６は、本発明に用いる中央タイミング・
ユニットの例を示すブロック図である。図示の中央タイ
ミング・ユニット１８は、基準信号検出器５６、分解基
準信号配分器５８及びタイミングずれ発生ユニット６０
を有する。分解基準信号配分器５８は、基準信号検出器
５６及び基準（信号）インタフェース３６に結合する。
タイミングずれ発生ユニット６０は、データ・インタフ
ェース３８と結合する。

【００３９】基準信号検出器５６は、外部基準信号を検
出し、外部基準信号を処理してタイミング成分を取出
し、分解した基準信号を分解基準信号配分器５８に出力
する。これに応じて、分解基準信号配分器５８は、基準
インタフェース３６を介して信号処理ユニットに分解し
た基準信号及びクロックパルスを配分する。基準信号検
出器５６及び分解基準信号配分器５８は、広範囲の複合
基準信号検出器及び配分器を表すもので、これ以上の説
明は省略する。

【００４０】タイミングずれ発生ユニット６０は、基準
信号の種々のタイミング成分のタイミングずれ（オフセ
ット、偏差）を発生する。タイミングずれ発生ユニット
６０は、基準信号、信号処理ユニットの種々のタイミン
グ成分の信号路及び処理遅延に基いて種々のタイミング
成分のタイミングずれを発生する。また、信号路が信号
同期器又は入力同期器を含む場合、タイミングずれ発生
ユニット６０は更に、信号処理ユニットに対する種々の
タイミング成分のタイミングずれを決定する前に、信号
同期器又は入力同期器の種々のタイミング成分の処理遅
延を決定する。

【００４１】タイミングずれ発生ユニット６０は、入出
力（Ｉ／Ｏ）回路６２、中央処理ユニット（ＣＰＵ）６
４、メモリ６６及び入出力装置６８を有する。ＣＰＵ６
４は、Ｉ／Ｏ回路６２及びメモリ６６と結合される。Ｉ
／Ｏ回路６２はまた、入力装置６８及びデータ・インタ
フェース３８と結合される。種々のタイミング成分に対
するタイミングずれを決めるのに用いる方法を別にすれ
ば、タイミングずれ発生ユニット６０は広範囲の周知の
汎用コンピュータを表すもので、これ以上説明しない。

【００４２】図７〜９に、本発明によるタイミングずれ
決定方法を示す。デジタル信号処理装置の個々の信号処
理ユニットをＰ_xとする。ただし、ｘは、或る特定の信
号処理ユニットのアドレスを表し、順序付けられていな
い。与えられた構成に対して選択及び順序付けされた信
号処理ユニットをＰ_iとする。ただし、ｉは、信号路に
おける信号処理ユニットのインデックスで、１〜ｎの範
囲内にある。ここに、１及びｎは、それぞれ信号路にお
ける最後及び最初の信号処理ユニットを表す。信号路に
おける信号処理ユニットの順にアドレスをマッピングす
るための翻訳は、ｘ_iとなる。

【００４３】また、各Ｐ_iは内部処理遅延ｄ_iを有す
る。ただし、ｄ_iは、信号処理ユニットの構成又は処理
により固有であったり、或いは信号同期器の場合のよう
にプログラム可能であったりする。プログラム可能の場
合、ｄ_iはｄ_iｐ及びｄ_iｆを含む。ただし、ｄ_iｐは
プログラム可能部分であり、ｄ_iｆは一定部分である。
ｄ_iｆは、通常小であると考えられている。デジタルビ
デオ装置の場合、ｄ_iはピクセル（画素）単位で測定さ
れる。

【００４４】また、信号処理ユニットＰ_iの全タイミン
グ成分に対する全タイミングずれをｔ_iとすると、ｔ_i
は全Ｐ_jに対するｄ_jを合計することにより導出でき
る。ただし、ｊはｉより小か又はｉに等しい。全タイミ
ングずれと種々のタイミング成分のタイミングずれとの
関係は、装置の種類によって決まる。本発明を用いるビ
デオ装置の場合、全タイミングずれｔ_iはピクセルで測
定され、全タイミングずれｔ_iは、水平軸のｈ_iピクセ
ルの水平タイミング成分と、垂直軸のｖ_iラインの垂直
タイミング成分と、フレーム軸のｆ_iフレームのフレー
ム・タイミング成分とに次式により変換される。

【００４５】ｈ_i＝ｔ_iｍｏｄｈ_max ｖ_i＝（ｔ_iｄｉｖｈ_max）ｍｏｄｖ_max ｆ_i＝（ｔ_iｄｉｖｖ_max）ｍｏｄｆ_max ただし、ｈ_max，ｖ_max及びｆ_maxは、ＮＴＳＣでは
８５８，５２５及び２、ＰＡＬでは８６４，６２５
及び４、ＳＭＰＴＥ２４０Ｍでは２２００，１１２５及
び１である。

【００４６】ｆ_maxは、ＮＴＳＣ，ＰＡＬ及びＳＭＰＴ
Ｅ２４０Ｍの場合それぞれ２，４及び１に等しい。これ
らは、上記方式に対する天然色フレーム符号化列であ
る。更に、ｆ_iは、ビデオ装置によっては存在しないこ
とが分かるであろう。

【００４７】図７は、信号同期器や入力同期器をもたな
い信号路に対し、タイミングずれを発生するのにタイミ
ングずれ発生ユニットが使用する方法の例を示す流れ図
である。前述のように、信号処理ユニットに対するタイ
ミングずれｔ_iは、ｊをｉより小又はｉに等しいとした
とき、全連続信号処理ユニット、すなわちＰ_jに対する
処理遅延ｄ_jを合計することにより導出できる。

【００４８】タイミングずれ発生ユニットは、最後の信
号処理ユニット（ｉ＝１）（ブロック７２）でスタート
し、ｔ_iをゼロに設定し（ブロック７３）、自身の処理
遅延及び、もしあれば、後続の全信号処理ユニットの処
理遅延を最後から最初まで累積する（ブロック７４〜８
０）。ｔ_iを決定すると、タイミングずれ発生ユニット
は、前述のようにしてｈ_i及びｖ_iを計算し（ブロック
８１ａ）、計算したｈ _i及びｖ_iをＰｘ_iに送信する
（ブロック８１ｂ）。タイミングずれ発生ユニットは、
初期化ステップ（ブロック７３）、反復処理（ブロック
７４〜８０）及び発生後ステップ（ブロック８１ａ，８
１ｂ）を先行する各信号処理ユニットに対し最後から最
初まで繰返す（ブロック８２及び８４）。後続の信号処
理ユニットの処理遅延の累積は、他の方法で行ってもよ
い。

【００４９】図８は、信号同期器をもつ信号路に対する
タイミングずれを発生するのにタイミングずれ発生ユニ
ットが使用する方法の例を示す流れ図である。最初、タ
イミングずれ発生ユニットは、外部既知源から、例えば
入力装置を介して使用者から全装置遅延Ｔｓを受ける
（ブロック９２）。タイミングずれ発生ユニットはそれ
から、信号同期器の処理遅延（プログラム可能分＋一定
分）ｄ_sをゼロと仮定し、信号路における他の全信号処
理ユニットに対する処理遅延を累積することにより、最
小全装置遅延Ｔ₀を計算する（ブロック９４）。Ｔ₀を
計算すると、タイミングずれ発生ユニットは、Ｔｓから
Ｔ₀を減算することにより信号同期器の処理遅延（プロ
グラム可能分＋一定分）ｄ_sを導出する（ブロック９
６）。タイミングずれ発生ユニットはそれから、信号同
期器又は入力同期器がない信号路について前述したよう
に、信号路における全信号処理ユニットに対するタイミ
ングずれを発生する（ブロック９８）。

【００５０】図９は、入力同期器をもつ信号路に対する
タイミングずれを発生するのにタイミングずれ発生ユニ
ットが使用する方法の例を示す流れ図である。始めに、
タイミングずれ発生ユニットは、入力同期器（これは、
通常信号路の最初の信号処理ユニットである。）の処理
遅延ｄ_sを決定する（ブロック１０２）。タイミングず
れ発生ユニットは、入力同期器のプログラマブル・タイ
ミング遅延ユニットの遅延レジスタから読出す種々のタ
イミング成分の処理遅延に基いて、入力同期器の処理遅
延ｄ_sを決定する。同様に、タイミングずれ発生ユニッ
トはそれから、入力同期器の処理遅延（プログラム可能
分＋一定分）ｄ_sをゼロと仮定し、信号路における他の
全信号処理ユニットに対する処理遅延を累積することに
より、最小全装置遅延Ｔ₀を計算する（ブロック１０
４）。Ｔ₀を計算すると、タイミングずれ発生ユニット
は、入力同期器の処理遅延ｄ_sをＴ₀に加えることによ
り、全装置遅延Ｔ_Sを計算する（ブロック１０６）。タ
イミングずれ発生ユニットはそれから、信号同期器や入
力同期器をもたない信号路について前述したように、信
号路における全信号処理ユニットに対するタイミングず
れを発生する（ブロック１０８）。

【００５１】図１０及び１１はそれぞれ、外部基準信号
に対して所要のタイミングで出力信号を発生する特定の
信号路に対する、入力信号の伝達及び処理を示すブロッ
ク図及びタイミング図である。図１０は、６つの順序付
けられた信号処理ユニット（ＳＰＵ（ａ）〜ＳＰＵ
（ｆ））１４ａ′〜１４ｆ′を有するデジタル信号処理
装置１０′の構成例を示す。前述のように、入力信号２
０は、信号処理ユニット１４ａ′〜１４ｆ′により、タ
イミング制御信号インタフェース１６を介して中央タイ
ミング・ユニット１８により与えられるタイミング制御
入力に従って伝達され処理される。これらの信号処理ユ
ニット１４ａ′〜１４ｆ′の順序を明らかにするため
に、信号が１つの信号処理ユニットから次の信号処理ユ
ニットに伝達されているように図示したが、実際は信号
が前述の信号ルーティング・スイッチャを経て伝達され
ることに注意されたい。

【００５２】図１１は、図１０に示したデジタル信号処
理装置の特定の信号路構成における、デジタル信号の伝
達及び処理並びに複合基準信号の配分を示す波形図であ
る。同図に、外部基準（ＲＥＦ）信号２４ａに対し所定
の固定タイミングで信号の行先きに到達する出力信号２
２ｂを示す。所望の結果を達成するため、ケーブル遅延
された外部基準信号２４ｂは、中央タイミング・ユニッ
トにより、発生されたタイミングずれｔ₆〜ｔ₁と共に
６つの信号処理ユニットにそれぞれ配分され、これによ
りプログラマブル・タイミング遅延ユニットは、信号処
理ユニットの信号タイミングを早め（再発生された基準
信号２４ｃ〜２４ｈで示す。）、入力信号をそれぞれＴ
₆〜Ｔ₁に対応して処理し始める（処理される入力信号
２０ａ〜２０ｆで示す。）。配分された基準信号２４ｂ
と共に与えられたタイミングずれｔ₆〜ｔ₁は、最初の
出力信号２２ａ及び最後の出力信号２２ｂ間のタイミン
グ差により表されるように、最後の信号処理ユニット及
び究極の信号の行先き間のケーブル遅延をも考慮してい
る。

【００５３】以上、本発明の好適な実施例を説明した
が、本発明は、これらの実施例に限定されるものではな
く、特許請求の範囲内において種々の変形、変更をしう
るものである。

【００５４】

【発明の効果】本発明によれば、各信号処理ユニットに
それぞれタイミング制御、遅延等化及びタイミング導出
用の回路を設ける負担を免れることができる。また、ど
んな信号路に対しても各信号処理ユニットのタイミング
ずれを再計算できるので、デジタル信号処理装置の再構
成の柔軟性が改善される。

【図面の簡単な説明】

【図１】本発明デジタル信号処理装置の全体構成を示す
ブロック図である。

【図２】図１の装置の要部を示すブロック図である。

【図３】図２のプログラマブル・タイミング遅延ユニッ
トの基本例を示すブロック図である。

【図４】図３のプログラマブル・タイミング遅延ユニッ
トの変形例を示すブロック図である。

【図５】図３のプログラマブル・タイミング遅延ユニッ
トの他の変形例を示すブロック図である。

【図６】本発明に用いる中央タイミング・ユニットの例
を示すブロック図である。

【図７】信号同期器及び入力同期器をもたない信号路に
対するタイミングずれ発生方法の例を示す流れ図であ
る。

【図８】信号同期器をもつ信号路に対するタイミングず
れ発生方法の例を示す流れ図である。

【図９】入力同期器をもつ信号路に対するタイミングず
れ発生方法の例を示す流れ図である。

【図１０】図１の装置の特定の信号路の構成例を示すブ
ロック図である。

【図１１】図１０の特定信号路に対する処理動作を示す
波形図である。

【符号の説明】

１０，１０′ デジタル信号処理装置１４信号処理ユニット２６信号処理回路２８プログラマブル・タイミング遅延ユニット（４０ａ，４２ａ），（４０ｂ，４２ｂ），（４０
ａ′，４２ａ′），（４０ｂ′，４２ｂ′），（４０
ａ″，４２ａ″），（４０ｂ″，４２ｂ″）ずれレジ
スタ及びカウンタの対４４ａ，４４ｂ遅延レジスタ５０，５０′ ２ポート・メモリ４８ａ，４８ｂ出力カウンタ（４４ａ′，４６ａ），（４４ｂ′，４６ｂ）遅延レ
ジスタ及びカウンタの対５２同期分離回路５４ａ，５４ｂ入力カウンタ１８中央タイミング・ユニット（５６，５８）基準信号検出器及び配分器の対６０タイミングずれ発生ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者マイケルポラトニックアメリカ合衆国 94620 カリフォルニア州オークランドピー・オー・ボックス 20026 (72)発明者アンドリューラーリーアメリカ合衆国 94303 カリフォルニア州パロアルト，ロスロード 3180

Claims

【特許請求の範囲】

【請求項１】信号処理回路をもつデジタル信号処理装
置の信号処理ユニットにおいて、上記信号処理回路の信
号タイミングを早め且つ制御する方法であって、ａ）少なくとも１つのタイミング成分をもつ基準信号
と、複数のクロックパルスと、上記少なくとも１つのタ
イミング成分の各々に対して１つのタイミングずれをも
つ、少なくとも１つのタイミングずれを受信し、ｂ）受信した上記基準信号、上記クロックパルス及び上
記少なくとも１つのタイミングずれを用いて、上記タイ
ミング成分の各々に対して複数の第１出力をもつ、上記
信号処理回路向けの少なくとも複数の第１出力を発生す
るステップを含む信号タイミング制御方法。
【請求項２】更に、ｃ）上記少なくとも１つのタイミング成分の各々に対し
て１つの処理遅延値を有し、上記信号処理回路により生
じる処理遅延を指示し、上記信号処理回路用に記憶され
る、少なくとも１つの処理遅延値を記憶させるステップ
を含む請求項１の方法。
【請求項３】上記信号処理ユニットが２ポート・メモ
リをもつ信号同期器である場合、更にｃ）上記タイミング成分の各々に対して１つの処理遅延
値を有する、少なくとも１つの処理遅延値を受信し、ｄ）上記基準信号、上記クロックパルス及び上記少なく
とも１つの処理遅延を用いて、上記タイミング成分の各
々に対して複数の第２出力をもつ、少なくとも複数の第
２出力を発生し、ｅ）上記クロックパルス、上記少なくとも複数の第２出
力を用いて、上記少なくとも１つのタイミング成分に対
して複数の第３出力をもち、上記２ポート・メモリを適
正に早めたタイミングで読出すリード・アドレスを構成
すると共に、上記２ポート・メモリに適正に早めたタイ
ミングで書込むライト・アドレスを構成する、上記２ポ
ート・メモリに対する少なくとも複数の第３出力を発生
するステップを含む請求項１の方法。
【請求項４】上記信号処理ユニットが２ポート・メモ
リ及び同期分離回路をもつ入力同期器である場合、更にｃ）上記同期分離回路より、上記タイミング成分の各々
に対して１つの入力パルスをもつ、少なくとも１つの入
力パルスを受信し、ｄ）上記クロックパルス及び上記少なくとも１つの入力
パルスを用いて、上記タイミング成分の各々に対して複
数の第２出力をもち、上記２ポート・メモリに適正に早
めたタイミングで書込むライト・アドレスを構成すると
共に、上記２ポート・メモリを適正に早めたタイミング
で読出すリード・アドレスを構成する、上記２ポート・
メモリに対する少なくとも複数の第２出力を発生するス
テップを含む請求項１の方法。
【請求項５】更に、ｅ）上記少なくとも複数の第１出力が発生されると、上
記タイミング成分の各々に対して１つの処理遅延値をも
ち、上記２ポート・メモリ及び上記同期分離回路により
生じる処理遅延を指示し、上記２ポート・メモリ及び上
記同期分離回路に記憶される少なくとも１つの処理遅延
値を構成する、少なくとも複数の第２出力を記憶させる
ステップを含む請求項４の方法。
【請求項６】信号処理回路をもつデジタル信号処理装
置の信号処理ユニットにおいて、上記信号処理回路の信
号タイミングを早め且つ制御するためのプログラマブル
・タイミング遅延ユニットであって、ａ）基準信号、複数のクロックパルス及び少なくとも１
つのタイミングずれを受信し、これに応じ、これら受信
した基準信号、クロックパルス及び少なくとも１つのタ
イミングずれを用いて上記信号処理回路に対する少なく
とも複数の出力を発生するための、上記信号処理回路に
結合された少なくとも１つのずれレジスタ及びカウンタ
の対を具え、上記基準信号は少なくとも１つのタイミング成分を有
し、上記少なくとも１つのずれレジスタ及びカウンタの
対は、上記少なくとも１つのタイミング成分の各々に対
して１つのレジスタ及びカウンタの対を有するプログラ
マブル・タイミング遅延ユニット。
【請求項７】更に、ｂ）少なくとも１つの処理遅延値を記憶するため上記信
号処理回路に結合され、上記少なくとも１つのタイミン
グ成分の各々に対して１つの遅延レジスタをもつ、少な
くとも１つの遅延レジスタを具え、上記少なくとも１つの処理遅延値は、上記信号処理回路
により生じる処理遅延を指示し、上記信号処理回路用に
記憶されるものである請求項６のプログラマブル・タイ
ミング遅延ユニット。
【請求項８】上記信号処理ユニットが２ポート・メモ
リ及び上記プログラマブル・タイミング遅延ユニットを
もつ信号同期器である場合、上記プログラマブル・タイ
ミング遅延ユニットは更に、ｂ）上記クロックパルス及び少なくとも複数のけた上げ
入力を受信し、これに応答して上記２ポート・メモリに
対し少なくとも複数のけた上げ出力を発生するため上記
２ポート・メモリに結合された少なくとも１つの出力カ
ウンタであって、上記少なくとも１つのタイミング成分
の各々に対して１つの出力カウンタを有し、上記少なく
とも１つの出力カウンタにより発生される少なくとも複
数のけた上げ出力は、上記２ポート・メモリを適正に早
めたタイミングで読出すリード・アドレスを構成するも
のである、少なくとも１つの出力カウンタと、ｃ）少なくとも１つの遅延値、上記基準信号及び上記ク
ロックパルスを受信し、これに応答して上記少なくとも
１つの出力カウンタに対し上記少なくとも１つのけた上
げ入力を発生するため、上記少なくとも１つの出力カウ
ンタに結合された少なくとも１つの遅延レジスタ及びカ
ウンタの対であって、上記少なくとも１つのタイミング
成分の各々に対し１つの遅延レジスタ及びカウンタの対
を有し、上記少なくとも１つのずれレジスタ及びカウン
タの対により発生される上記少なくとも複数のけた上げ
出力は、上記２ポート・メモリに適正に早めたタイミン
グで書込むライト・アドレスを構成するものである、少
なくとも１つの遅延レジスタ及びカウンタの対とを具え
る請求項６のプログラマブル・タイミング遅延ユニッ
ト。
【請求項９】上記信号処理ユニットが２ポート・メモ
リ、同期分離回路及びプログラマブル・タイミング遅延
ユニットをもつ入力同期器である場合、上記プログラマ
ブル・タイミング遅延ユニットは更に、ｂ）上記同期分離回路からの少なくとも１つの入力パル
ス、上記クロックパルスを受信し、これに応答して上記
２ポート・メモリに対する少なくとも複数の出力を発生
するため、上記２ポート・メモリ及び上記同期分離回路
に結合され、上記タイミング成分の各々に対して１つの
入力カウンタをもつ少なくとも１つの入力カウンタを具
え、上記少なくとも１つのずれレジスタ及びカウンタの対に
より発生される上記少なくとも複数の出力は、上記２ポ
ート・メモリに適正に早めたタイミングで書込むライト
・アドレスを構成するものである請求項６のプログラマ
ブル・タイミング遅延ユニット。
【請求項１０】更に、ｃ）上記少なくとも１つのずれレジスタ及びカウンタの
対により発生される上記少なくとも複数のけた上げ出力
を受信する時、上記少なくとも１つの入力カウンタによ
り発生される上記少なくとも複数の出力を記憶するため
に、上記少なくとも１つのずれレジスタ及びカウンタの
対に結合された少なくとも１つの遅延レジスタであっ
て、上記タイミング成分の各々に対して１つの遅延レジ
スタをもつ少なくとも１つの遅延レジスタを具え、上記少なくとも１つの入力カウンタにより発生され記憶
される上記少なくとも複数の出力は、上記２ポート・メ
モリ及び上記同期分離回路により生じる処理遅延を指示
し、上記２ポート・メモリ及び上記同期分離回路により
記憶されている少なくとも１つの処理遅延値を構成する
請求項９のプログラマブル・タイミング遅延ユニット。
【請求項１１】カスケードされた複数の信号処理ユニ
ットを有し、これら信号処理ユニットの各々が信号処理
回路及びプログラマブル・タイミング遅延ユニットをも
つデジタル信号処理装置において、タイミング制御入力
を上記プログラマブル・タイミング遅延ユニットに与
え、外部基準信号に対し予め定めた固定タイミングで出
力信号を発生するように上記信号処理回路の信号タイミ
ングを制御する方法であって、ａ）上記外部基準信号を受信し、ｂ）上記外部基準信号を複数のクロックパルスと共に、
上記プログラマブル・タイミング遅延ユニットに配分
し、ｃ）上記プログラマブル・タイミング遅延ユニットの各
々に対しタイミングずれを発生し、ｄ）上記発生したタイミングずれを上記プログラマブル
・タイミング遅延ユニットに配分するステップを含む信
号タイミング制御方法。
【請求項１２】上記外部基準信号は複数のタイミング
成分を含む複合基準信号であり、上記ステップｂ）は更に、上記複合基準信号を上記プロ
グラマブル・タイミング遅延ユニットに配分する前に、
該複合基準信号をそのタイミング成分に分解する過程を
含み、上記ステップｃ）は、上記プログラマブル・タイミング
遅延ユニットの各々に対し上記タイミング成分の各々の
タイミングずれを発生する過程を含み、上記ステップｄ）は、上記タイミング成分の上記発生さ
れたタイミングずれを上記プログラマブル・タイミング
遅延ユニットに配分する過程を含む請求項１１の信号タ
イミング制御方法。
【請求項１３】カスケードされた複数の信号処理ユニ
ットを有し、これら信号処理ユニットの各々が信号処理
回路及びプログラマブル・タイミング遅延ユニットをも
つデジタル信号処理装置において、タイミング制御入力
を上記プログラマブル・タイミング遅延ユニットに与
え、外部基準信号に対し予め定めた固定タイミングで出
力信号を発生するように上記信号処理回路の信号タイミ
ングを制御する中央タイミング・ユニットであって、ａ）上記外部基準信号を受信し、該外部基準信号を複数
のクロックパルスと共に上記プログラマブル・タイミン
グ遅延ユニットに配分するための、基準信号検出器及び
配分器の対と、ｂ）上記プログラマブル・タイミング基準ユニットの各
々に対するタイミングずれを発生するためのプロセッサ
を含み、上記プログラマブル・タイミング遅延ユニット
に結合されたタイミングずれ発生ユニットとを具えた中
央タイミング・ユニット。
【請求項１４】上記外部基準信号は複数のタイミング
成分を含む複合基準信号であり、上記基準信号検出器及び配分器の対は、上記複合基準信
号を上記プログラマブル・タイミング遅延ユニットに配
分する前に該複合基準信号をそのタイミング成分に分解
し、上記タイミングずれ発生ユニットは、上記プログラマブ
ル・タイミング遅延ユニットの各々に対し上記タイミン
グ成分の各々のタイミングずれを発生し、上記タイミングずれ発生ユニットは更に、上記タイミン
グ成分の上記発生されたタイミングずれを配分する請求
項１３の中央タイミング・ユニット。
【請求項１５】カスケードされた複数の信号処理ユニ
ットを有するデジタル信号処理装置において、外部基準
信号に対して予め定めた固定タイミングで出力信号を発
生するために上記カスケードされた信号処理ユニットの
信号タイミングを制御する方法であって、ａ）上記外部基準信号を中央タイミング・ユニットによ
り受信し、ｂ）上記外部基準信号を上記中央タイミング・ユニット
からの複数のクロックパルスと共に上記カスケードされ
た信号処理ユニットに配分し、ｃ）上記カスケードされた信号処理ユニットの各々に対
して上記中央タイミング・ユニットによりタイミングず
れを発生し、ｄ）上記中央タイミング・ユニットからの上記発生され
たタイミングずれを上記カスケードされた信号処理ユニ
ットに配分し、ｅ）上記配分された基準信号、クロックパルス及びタイ
ミングずれを用いて、上記カスケードされた信号処理ユ
ニットの信号タイミングを早め且つ制御するステップを
含む信号タイミング制御方法。
【請求項１６】上記外部基準信号は複数のタイミング
成分を含む複合基準信号であり、上記ステップｂ）は更に、上記複合基準信号を上記中央
タイミング・ユニットから上記カスケードされた信号処
理回路に配分する前に、該複合基準信号をそのタイミン
グ成分に分解する過程を含み、上記ステップｃ）は、上記カスケードされた信号処理ユ
ニットの各々に対して上記タイミング成分の各々のタイ
ミングずれを発生する過程を含み、上記ステップｄ）は、上記タイミング成分の上記発生さ
れたタイミングずれを上記カスケードされた信号処理装
置に配分する過程を含み、上記ステップｅ）は、上記タイミング成分の上記配分さ
れたタイミングずれを使用する過程を含む請求項１５の
信号タイミング制御方法。
【請求項１７】カスケードされた複数の信号処理ユニ
ットを有するデジタル信号処理装置において、外部基準
信号に対して予め定めた固定タイミングで出力信号を発
生するために上記カスケードされた信号処理ユニットの
信号タイミングを制御する装置であって、ａ）上記カスケードされた信号処理ユニットの各々に対
して１つのプログラマブル・タイミング遅延ユニットが
あり、上記カスケードされた信号処理ユニットの信号処
理回路の信号タイミングを早め且つ制御する複数のプロ
グラマブル・タイミング遅延ユニットと、ｂ）上記外部基準信号を受信し、該外部基準信号をクロ
ックパルスと共に上記プログラマブル・タイミング遅延
ユニットに配分するための基準信号検出器及び配分器の
対と、上記信号処理ユニットの上記信号処理回路に対す
るタイミングずれを発生し、該発生されたタイミングず
れを上記プログラマブル・タイミング遅延ユニットに配
分するためのタイミングずれ発生ユニットとを有し、上
記プログラマブル・タイミング遅延ユニットに結合され
た中央タイミング・ユニットとを具え、上記プログラマブル・タイミング遅延ユニットは、上記
配分された基準信号クロックパルス及びタイミングずれ
を用いて、上記カスケードされた信号処理ユニットの上
記信号処理回路の信号タイミングを早め且つ制御するも
のである信号タイミング制御装置。
【請求項１８】上記外部基準信号は複数のタイミング
成分を含む複合基準信号であり、上記基準信号検出器及び配分器の対は、上記複合基準信
号を上記中央タイミング・ユニットから上記カスケード
された信号処理ユニットに配分する前に、該複合基準信
号をそのタイミング成分に分解し、上記タイミングずれ発生ユニットは、上記カスケードさ
れた信号処理ユニットの各々に対して上記タイミング成
分の各々のタイミングずれを発生し、該発生した上記タ
イミング成分のタイミングずれを上記カスケードされた
信号処理ユニットに配分し、上記プログラマブル・タイミング遅延ユニットは、上記
タイミング成分の上記配分されたタイミングずれを使用
するものである請求項１７の信号タイミング制御装置。
【請求項１９】出力信号を、配分された基準信号、ク
ロックパルス及びタイミングずれを用いて所要のタイミ
ングで発生するデジタル信号処理装置であって、ａ）入力信号を処理し、外部基準信号に対して予め定め
た固定タイミングで出力信号を発生するための複数のカ
スケードされた信号処理ユニットと、ｂ）上記外部基準信号を検出し、該検出された外部基準
信号をクロックパルスと共に上記カスケードされた信号
処理ユニットに配分し、これら各信号処理ユニットに対
するタイミングずれを発生し、これら各信号ユニットに
対して発生されたタイミングずれを配分するために、上
記カスケードされた信号処理ユニットに結合された中央
タイミング・ユニットとを具えたデジタル信号処理装
置。
【請求項２０】上記カスケードされた信号処理ユニッ
トの各々は、ａ１）上記入力信号を処理し、出力信号を所要のタイミ
ングで発生する信号処理回路と、ａ２）上記基準信号、上記クロックパルス及び上記タイ
ミングずれを受信し、これらの受信した基準信号、クロ
ックパルス及びタイミングずれを用いて上記信号処理回
路の信号タイミングを早め且つ制御するため、上記信号
処理回路及び上記中央タイミング・ユニットに結合され
たプログラマブル・タイミング遅延ユニットとを有する
請求項１９のデジタル信号処理装置。
【請求項２１】上記中央タイミング・ユニットは、ｂ１）外部基準信号を検出し、該検出した外部基準信号
をクロックパルスと共に上記プログラマブル・タイミン
グ遅延ユニットに配分するため、上記プログラマブル・
タイミング遅延ユニットに結合された基準信号検出器及
び配分器の対と、ｂ２）上記タイミングずれを発生し、該発生したタイミ
ングずれを上記プログラマブル・タイミング遅延ユニッ
トに配分するため、上記プログラマブル・タイミング遅
延ユニットに結合されたタイミングずれ発生ユニットと
を有する請求項１９のデジタル信号処理装置。