JPH0783339B2 - 多重同期回路 - Google Patents
多重同期回路Info
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- JPH0783339B2 JPH0783339B2 JP1049009A JP4900989A JPH0783339B2 JP H0783339 B2 JPH0783339 B2 JP H0783339B2 JP 1049009 A JP1049009 A JP 1049009A JP 4900989 A JP4900989 A JP 4900989A JP H0783339 B2 JPH0783339 B2 JP H0783339B2
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- input
- write address
- frame
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Description
【発明の詳細な説明】 〔概要〕 例えば，デイジタル伝送装置に使用する多重同期回路に
関し、 多重同期回路に対する方式条件が変化しても回路構成，
回路設計の変更をできるだけ少なくすることを目的と
し、 フレーム位相の異なる複数系列のデータを多重化して送
出する多重化部と、同期保護カウンタテーブルと同期状
態テーブルと書き込みアドレス生成テーブルとフレーム
パターン生成テーブルとが書き込まれており，該多重化
部より送出される多重化出力および該フレームパターン
生成テーブルより送出される位置情報，フレームビット
が同時に入力する度に該同期保護カウンタテーブルで該
多重化出力とフレームビットの一致／不一致を比較し，
比較結果に対応した同期保護カウント値に更新して送出
するが、該比較結果が連続ｎ回一致した時は該同期状態
テーブルは同期状態を，該書き込みアドレステーブルは
歩進した書き込みアドレスをそれぞれ送出し、該比較結
果が連続してｍ回不一致になった時は該同期状態テーブ
ルは非同期状態を，書き込みアドレス生成テーブルは歩
進しない特定書き込みアドレスをそれぞれ送出するメモ
リ手段と、入力するメモリ手段からの情報を同一系列の
次の多重化出力を処理するまで蓄えた後，前回の情報と
して該メモリ手段に送出するバッファと、該メモリ手段
からの書き込みアドレスに対応する部分に該多重化出力
を書き込むフレーム変換部とを有する様に構成する。
関し、 多重同期回路に対する方式条件が変化しても回路構成，
回路設計の変更をできるだけ少なくすることを目的と
し、 フレーム位相の異なる複数系列のデータを多重化して送
出する多重化部と、同期保護カウンタテーブルと同期状
態テーブルと書き込みアドレス生成テーブルとフレーム
パターン生成テーブルとが書き込まれており，該多重化
部より送出される多重化出力および該フレームパターン
生成テーブルより送出される位置情報，フレームビット
が同時に入力する度に該同期保護カウンタテーブルで該
多重化出力とフレームビットの一致／不一致を比較し，
比較結果に対応した同期保護カウント値に更新して送出
するが、該比較結果が連続ｎ回一致した時は該同期状態
テーブルは同期状態を，該書き込みアドレステーブルは
歩進した書き込みアドレスをそれぞれ送出し、該比較結
果が連続してｍ回不一致になった時は該同期状態テーブ
ルは非同期状態を，書き込みアドレス生成テーブルは歩
進しない特定書き込みアドレスをそれぞれ送出するメモ
リ手段と、入力するメモリ手段からの情報を同一系列の
次の多重化出力を処理するまで蓄えた後，前回の情報と
して該メモリ手段に送出するバッファと、該メモリ手段
からの書き込みアドレスに対応する部分に該多重化出力
を書き込むフレーム変換部とを有する様に構成する。
本発明は，例えばデイジタル伝送装置に使用する多重同
期回路に関するものである。
期回路に関するものである。
一般に，端末装置及び回線からのデータは同期保護の
為，フレームビットＦを付加したフレーム形式で伝送さ
れるが、伝送路の距離の違いによる遅延時間の差，また
は伝送路特性の温度変動などにより第５図の左側に示す
様に各伝送路からのフレーム位相は一定せず，これらの
データをそのまま多重化することは困難である。
為，フレームビットＦを付加したフレーム形式で伝送さ
れるが、伝送路の距離の違いによる遅延時間の差，また
は伝送路特性の温度変動などにより第５図の左側に示す
様に各伝送路からのフレーム位相は一定せず，これらの
データをそのまま多重化することは困難である。
そこで，多重同期回路でそれぞれのデータの同期を取っ
た後，第５図の右側に示す様に互いのフレーム位相を一
致させなければならない。
た後，第５図の右側に示す様に互いのフレーム位相を一
致させなければならない。
この時，この回路に接続される伝送路の数，入力信号の
フレーム構成，同期保護段数などの方式条件が変化して
も回路構成，回路設計の変更をできるだけ少なくするこ
とが必要である。
フレーム構成，同期保護段数などの方式条件が変化して
も回路構成，回路設計の変更をできるだけ少なくするこ
とが必要である。
第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。尚,4つの伝送路から入力するデータに対す
る処理は同一でる為，主として伝送路１に対して動作説
明を行う。
明図を示す。尚,4つの伝送路から入力するデータに対す
る処理は同一でる為，主として伝送路１に対して動作説
明を行う。
先ず、第５図の左側に示す様にフレームビットＦの一致
しないデータが４つの伝送路から対応する同期検出部と
４−１セレクタ15に入力する。
しないデータが４つの伝送路から対応する同期検出部と
４−１セレクタ15に入力する。
今、同期検出・保護部11は入力したデータ中のフレーム
ビットＦを連続２回検出して同期確立を示す検出信号を
書き込みカウンタ12に送出したとする。書き込みカウン
タ12は入力した検出信号によりフレームビット位置を初
期値にして，初期値からカウント動作を開始してカウン
ト値を４−１セレクタ16に順次加える。
ビットＦを連続２回検出して同期確立を示す検出信号を
書き込みカウンタ12に送出したとする。書き込みカウン
タ12は入力した検出信号によりフレームビット位置を初
期値にして，初期値からカウント動作を開始してカウン
ト値を４−１セレクタ16に順次加える。
尚，伝送路２〜４から同期検出部20〜22に入力したデー
タも上記と同様に処理されてカウント値を４−１セレク
タ16に加える。
タも上記と同様に処理されてカウント値を４−１セレク
タ16に加える。
さて、制御部14は入力データの１ビットの４倍の速度を
持つセレクタ制御信号を同時に４−１セレクタ15,16に
送出しているので,4−１セレクタ15の出力はビット多重
化されたデータがオンになったバッファ17を介してラン
ダムアクセスメモリ（以下,RAMと省略する）19に加えら
れる。
持つセレクタ制御信号を同時に４−１セレクタ15,16に
送出しているので,4−１セレクタ15の出力はビット多重
化されたデータがオンになったバッファ17を介してラン
ダムアクセスメモリ（以下,RAMと省略する）19に加えら
れる。
また、４−１セレクタ16は対応するカウント値を書き込
みアドレスの上位ビットとして２−１セレクタ18を介し
てRAM19に加えるが，下位ビットは制御部14から基本ア
ドレスとして同じくRAMに加え，上位ビットと下位ビッ
トとを合わせて書き込みアドレスを生成している。
みアドレスの上位ビットとして２−１セレクタ18を介し
てRAM19に加えるが，下位ビットは制御部14から基本ア
ドレスとして同じくRAMに加え，上位ビットと下位ビッ
トとを合わせて書き込みアドレスを生成している。
尚、ビット多重データはそれぞれ対応する書き込みアド
レスの部分に書き込まれるが，書き込まれた状態は第５
図の右側に示す様にフレームは一致する。
レスの部分に書き込まれるが，書き込まれた状態は第５
図の右側に示す様にフレームは一致する。
次に、読み出しは制御部14からの切替制御信号によりバ
ッファ17をオフにしてデータの書き込みを不可にすると
共に、２−１セレクタ18を点線側に倒して読み出しカウ
ンタ13のカウント値を読み出しアドレスの上位ビット
に，制御部14からの基本アドレスを下位ビットにして読
み出しアドレスを生成し，入力した読み出しアドレスに
対応する部分のデータを読み出し,1−４デコーダ10で元
の伝送速度を持つ４つのデータに変換して外部に送出す
る。
ッファ17をオフにしてデータの書き込みを不可にすると
共に、２−１セレクタ18を点線側に倒して読み出しカウ
ンタ13のカウント値を読み出しアドレスの上位ビット
に，制御部14からの基本アドレスを下位ビットにして読
み出しアドレスを生成し，入力した読み出しアドレスに
対応する部分のデータを読み出し,1−４デコーダ10で元
の伝送速度を持つ４つのデータに変換して外部に送出す
る。
ここで、上記の回路構成では伝送路の数が増えると殆ど
全ての部分が変更しなければならない。
全ての部分が変更しなければならない。
また，入力信号のフレーム構成，同期保護段数などの方
式条件が変化した時は回路変更が必要となると云う問題
がある。
式条件が変化した時は回路変更が必要となると云う問題
がある。
本発明は多重同期回路に対する方式条件が変化しても回
路構成，回路設計の変更をできるだけ少なくすることを
目的とする。
路構成，回路設計の変更をできるだけ少なくすることを
目的とする。
第１図は本発明の原理ブロック図を示す。
図中,3はフレーム位相の異なる複数系列のデータを多重
化して送出する多重化部である。
化して送出する多重化部である。
また、４は同期保護カウンタテーブルと同期状態テーブ
ルと書き込みアドレス生成テーブルとフレームパターン
の生成，該同期状態テーブルからの情報に対応した周期
でフレームビットの位置を示す位置情報の生成を行うフ
レームパターン生成テーブルとが書き込まれており，該
多重化部より送出される多重化出力および該フレームパ
ターン生成テーブルより送出される位置情報，フレーム
ビットが同時に入力する度に該同期保護カウンタテーブ
ルを用いて該多重化出力とフレームビットの一致／不一
致を比較し，入力した同期保護カウント値を比較結果に
対応した新しい同期保護カウント値に更新して送出する
が、該比較結果が連続ｎ回一致した時は該同期状態テー
ブルは入力した非同期状態を同期状態に，該書き込みア
ドレステーブルは入力した書き込みアドレスを歩進した
書き込みアドレスに更新してそれぞれ送出し、該比較結
果が連続してｍ回不一致になった時は該同期状態テーブ
ルは入力した同期状態を非同期状態に，書き込みアドレ
ス生成テーブルは入力した書き込みアドレスを歩進しな
い特定書き込みアドレスに更新してそれぞれ送出するメ
モリ手段である。
ルと書き込みアドレス生成テーブルとフレームパターン
の生成，該同期状態テーブルからの情報に対応した周期
でフレームビットの位置を示す位置情報の生成を行うフ
レームパターン生成テーブルとが書き込まれており，該
多重化部より送出される多重化出力および該フレームパ
ターン生成テーブルより送出される位置情報，フレーム
ビットが同時に入力する度に該同期保護カウンタテーブ
ルを用いて該多重化出力とフレームビットの一致／不一
致を比較し，入力した同期保護カウント値を比較結果に
対応した新しい同期保護カウント値に更新して送出する
が、該比較結果が連続ｎ回一致した時は該同期状態テー
ブルは入力した非同期状態を同期状態に，該書き込みア
ドレステーブルは入力した書き込みアドレスを歩進した
書き込みアドレスに更新してそれぞれ送出し、該比較結
果が連続してｍ回不一致になった時は該同期状態テーブ
ルは入力した同期状態を非同期状態に，書き込みアドレ
ス生成テーブルは入力した書き込みアドレスを歩進しな
い特定書き込みアドレスに更新してそれぞれ送出するメ
モリ手段である。
更に、５は入力するメモリ手段からの情報を同一系列の
次の多重化出力を処理するまで蓄えた後，前回の情報と
して該メモリ手段に送出するバッファで、６は該メモリ
手段からの書き込みアドレスに対応する部分に該多重化
出力を書き込むフレーム変換部である。
次の多重化出力を処理するまで蓄えた後，前回の情報と
して該メモリ手段に送出するバッファで、６は該メモリ
手段からの書き込みアドレスに対応する部分に該多重化
出力を書き込むフレーム変換部である。
本発明はメモリ手段４に同期保護カウンタテーブルと，
同期状態テーブルと、書き込みアドレスを生成する書き
込みアドレス生成テーブルと，フレームパターンの生
成，該同期状態テーブルからの該情報に対応した周期で
フレームビットの位置を示す位置情報の生成を行うフレ
ームパターン生成テーブルとを書き込む。
同期状態テーブルと、書き込みアドレスを生成する書き
込みアドレス生成テーブルと，フレームパターンの生
成，該同期状態テーブルからの該情報に対応した周期で
フレームビットの位置を示す位置情報の生成を行うフレ
ームパターン生成テーブルとを書き込む。
そして、メモリ手段は多重化部３より送出される多重化
出力および該フレームパータン生成テーブルより送出さ
れる位置情報，フレームビットが同時に入力する度に該
同期保護カウンタテーブルを用いて該多重化出力とフレ
ームビットの一致／不一致を比較し，入力した同期保護
カウント値を比較結果に対応した新同期保護カウント値
に更新して送出する。
出力および該フレームパータン生成テーブルより送出さ
れる位置情報，フレームビットが同時に入力する度に該
同期保護カウンタテーブルを用いて該多重化出力とフレ
ームビットの一致／不一致を比較し，入力した同期保護
カウント値を比較結果に対応した新同期保護カウント値
に更新して送出する。
この時，該比較結果が連続ｎ回一致した時は該同期状態
テーブルは入力した非同期状態を同期状態に，該書き込
みアドレステーブルは入力した書き込みアドレスを歩進
した書き込みアドレスにそれぞれ更新して送出するが、
該比較結果が連続したｍ回不一致になった時は該同期状
態テーブルは入力した同期状態を非同期状態に，書き込
みアドレス生成テーブルは入力した書き込みアドレスを
歩進しない特定書き込みアドレスに更新してそれぞれ送
出する。
テーブルは入力した非同期状態を同期状態に，該書き込
みアドレステーブルは入力した書き込みアドレスを歩進
した書き込みアドレスにそれぞれ更新して送出するが、
該比較結果が連続したｍ回不一致になった時は該同期状
態テーブルは入力した同期状態を非同期状態に，書き込
みアドレス生成テーブルは入力した書き込みアドレスを
歩進しない特定書き込みアドレスに更新してそれぞれ送
出する。
そこで、バッファ５ではメモリ手段から送出された同期
保護カウント値，同期状態，フレームビット，書き込み
アドレスを同一系列の次の多重化出力を処理するまで蓄
えた後，前回の情報として再びメモリ手段に送出する。
また、フレーム変換部６は該メモリ手段からの書き込み
アドレスに対応する部分に該多重化出力を書き込む。
保護カウント値，同期状態，フレームビット，書き込み
アドレスを同一系列の次の多重化出力を処理するまで蓄
えた後，前回の情報として再びメモリ手段に送出する。
また、フレーム変換部６は該メモリ手段からの書き込み
アドレスに対応する部分に該多重化出力を書き込む。
〔実施例〕 第２図は本発明の実施例のブロック図、第３図は第２図
中のリードオンリメモリの動作説明図を示す。
中のリードオンリメモリの動作説明図を示す。
ここで、＃１リードオンリメモリ41,42はメモリ手段４
の構成部分、シフトレジスタ１〜４で構成された＃１バ
ッファ51とシフトレジスタ５〜８で構成された＃２バッ
ファ52はバッファ５の構成部分を示す。以下，伝送路は
４として第３図を参照して第２図の動作を説明する。
の構成部分、シフトレジスタ１〜４で構成された＃１バ
ッファ51とシフトレジスタ５〜８で構成された＃２バッ
ファ52はバッファ５の構成部分を示す。以下，伝送路は
４として第３図を参照して第２図の動作を説明する。
先ず、第３図を用いて＃１リードオンリメモリ，＃２リ
ードオンリメモリ（以下，＃1 ROM,＃2ROMと省略する）
の動作を説明する。
ードオンリメモリ（以下，＃1 ROM,＃2ROMと省略する）
の動作を説明する。
（１）＃1 ROM ＃1 ROM41は書き込みアドレス生成テーブル，フレーム
パターン生成テーブルを持ち，第３図（ａ）に示す様に
主としてフレーム変換部６にデータを書き込むための書
き込みアドレスの生成であるが，この他にフレームビッ
トの生成，入力書き込みアドレスが定められたアドレス
の時にフレームビット位置を示すフレームビット情報の
生成を内蔵するテーブルを用いて行う。
パターン生成テーブルを持ち，第３図（ａ）に示す様に
主としてフレーム変換部６にデータを書き込むための書
き込みアドレスの生成であるが，この他にフレームビッ
トの生成，入力書き込みアドレスが定められたアドレス
の時にフレームビット位置を示すフレームビット情報の
生成を内蔵するテーブルを用いて行う。
さて、非同期状態では（これは,A07端子に入力する＃2
ROMからの情報で判る）書き込みアドレスは特定アドレ
スを繰り返し生成するが，同期状態では一つ前のアドレ
ス（旧値）がA01〜A06端子に入力すると１つ大きな値の
書き込みアドレス（新値）がD03〜D07端子から送出され
る。
ROMからの情報で判る）書き込みアドレスは特定アドレ
スを繰り返し生成するが，同期状態では一つ前のアドレ
ス（旧値）がA01〜A06端子に入力すると１つ大きな値の
書き込みアドレス（新値）がD03〜D07端子から送出され
る。
そして，このD03〜D07端子からの書き込みアドレスを旧
値としてA02〜A06端子に帰還することにより，更に１つ
の大きな書き込みアドレスがD03〜D07端子から送出され
る。即ち，カウンタ機能を有するテーブルにより変化す
る書き込みアドレスが生成できる。
値としてA02〜A06端子に帰還することにより，更に１つ
の大きな書き込みアドレスがD03〜D07端子から送出され
る。即ち，カウンタ機能を有するテーブルにより変化す
る書き込みアドレスが生成できる。
また、フレームパターンが1/0の交番値の場合,A01端子
に旧フレームビットが入力するとD02端子から新フレー
ムビットが送出され，これが旧値としてA01端子に入る
とD02端子から新フレームビットが送出される。
に旧フレームビットが入力するとD02端子から新フレー
ムビットが送出され，これが旧値としてA01端子に入る
とD02端子から新フレームビットが送出される。
更に，入力書き込みアドレスが定められたアドレスの時
にフレームビット位置を示すフレームビット情報（以
下,Fビット位置と省略する）を送出するが，この送出タ
イミングはフレームビットとデータビットとが一回も一
致しない時は＃2 ROMの同期検出がハンチング動作する
様に，一回一致した時は次のフレームビットの位置とな
る。
にフレームビット位置を示すフレームビット情報（以
下,Fビット位置と省略する）を送出するが，この送出タ
イミングはフレームビットとデータビットとが一回も一
致しない時は＃2 ROMの同期検出がハンチング動作する
様に，一回一致した時は次のフレームビットの位置とな
る。
（２）＃2 ROM ＃2 ROM42は同期保護カウンタテーブル，同期状態テー
ブルを持ち，第３図（ｂ）に示す様に同期検出，同期保
護に必要なフレームビットの0/1交番値とデータビット
との一致／不一致の比較，比較結果に対応して同期保護
カウンタ，即ち前方保護，後方保護カウンタの入力カウ
ント値，入力同期状態から新カウント値，新同期状態の
生成を行う。
ブルを持ち，第３図（ｂ）に示す様に同期検出，同期保
護に必要なフレームビットの0/1交番値とデータビット
との一致／不一致の比較，比較結果に対応して同期保護
カウンタ，即ち前方保護，後方保護カウンタの入力カウ
ント値，入力同期状態から新カウント値，新同期状態の
生成を行う。
さて、＃1 ROM41からA01端子に入力するＦビット位置が
１の時にA02端子,A00端子に入力する0/1交番値とデータ
ビットとの比較を行うが、00または11であれば比較結果
は一致であり,01または10であれば不一致となる。
１の時にA02端子,A00端子に入力する0/1交番値とデータ
ビットとの比較を行うが、00または11であれば比較結果
は一致であり,01または10であれば不一致となる。
今、一致した時にA03端子に入力した同期状態が非同期
で,A04端子に入力した後方保護カウンタのカウント値が
0,即ち初めて一致し，後方保護２段とすると,D01端子か
ら非同期状態を示す1,D02端子から後方保護カウンタの
カウント値として１を送出しこれが次の比較の時にA03
端子,A04端子に入力する。
で,A04端子に入力した後方保護カウンタのカウント値が
0,即ち初めて一致し，後方保護２段とすると,D01端子か
ら非同期状態を示す1,D02端子から後方保護カウンタの
カウント値として１を送出しこれが次の比較の時にA03
端子,A04端子に入力する。
尚，不一致であればD01端子,D02端子は非同期で，一致
せずを示す10を送出する。
せずを示す10を送出する。
次に，ビット位置が１の時に再び0/1交番値とデータビ
ットとを比較して一致すればD01端子,D02端子から同期
状態を示す00が送出される。
ットとを比較して一致すればD01端子,D02端子から同期
状態を示す00が送出される。
その後は同期状態の確認と云うことで,Fビット位置が１
の時0/1交番値とデータビットとの比較を行うが，不一
致になると前方保護の段階になり，その状態はA05端子,
A06端子,DO3端子,D04端子に現れ，上記と同様に前方保
護カウンタの入力カウント値を新カウント値に変換す
る。
の時0/1交番値とデータビットとの比較を行うが，不一
致になると前方保護の段階になり，その状態はA05端子,
A06端子,DO3端子,D04端子に現れ，上記と同様に前方保
護カウンタの入力カウント値を新カウント値に変換す
る。
次に、第２図の動作を説明する。
先ず、第５図の左側に示す様にフレームビットＦの位置
の異なるデータが伝送路１〜伝送路４を介して多重化部
３に入力するが，このままビット多重を行って＃1 ROM4
1のA00端子，＃2 ROM42のA00端子およびフレーム変換部
６に加えられる。
の異なるデータが伝送路１〜伝送路４を介して多重化部
３に入力するが，このままビット多重を行って＃1 ROM4
1のA00端子，＃2 ROM42のA00端子およびフレーム変換部
６に加えられる。
この時は非同期状態にあるので，＃1 ROM41は特定アド
レスを生成してフレーム変換部６に,Fビット位置を示す
１と0/1交番値を生成して＃2 ROM42に送出する。そこ
で，フレーム変換部６は多重化されたデータを特定アド
レスに対応する部分に書き込み，＃2 ROM42は上記で説
明した様に同期検出動作を行う。
レスを生成してフレーム変換部６に,Fビット位置を示す
１と0/1交番値を生成して＃2 ROM42に送出する。そこ
で，フレーム変換部６は多重化されたデータを特定アド
レスに対応する部分に書き込み，＃2 ROM42は上記で説
明した様に同期検出動作を行う。
ここで，ビット多重化さたデータの速度は多重化前の４
倍になっているので，＃1 ROM,2 ROMの動作速度もこれ
に対応する様になっている。また、伝送路１〜４のデー
タを時分割的に処理を行う為に，ある伝送路のデータに
対する処理を行う際には前の処理データを＃１バッファ
51,＃２バッファ52から読み出して旧値として＃1 ROM4
1,＃2 ROM42の対応するＡ端子に加えると共に，他の伝
送路の現在の処理データは次に使用するまで＃１バッフ
ァ51,＃２バッファ52に蓄えて置く。
倍になっているので，＃1 ROM,2 ROMの動作速度もこれ
に対応する様になっている。また、伝送路１〜４のデー
タを時分割的に処理を行う為に，ある伝送路のデータに
対する処理を行う際には前の処理データを＃１バッファ
51,＃２バッファ52から読み出して旧値として＃1 ROM4
1,＃2 ROM42の対応するＡ端子に加えると共に，他の伝
送路の現在の処理データは次に使用するまで＃１バッフ
ァ51,＃２バッファ52に蓄えて置く。
従って、各伝送路のデータに対する処理は全て同じであ
る。
る。
さて、＃2 ROMは上記の様にＦビット位置で0/1交番値と
データビットとを比較して，一致すれば，後方保護カウ
ンタのカウント値を０から１にして後方保護１段を示す
が，まだ非同期の状態にある。
データビットとを比較して，一致すれば，後方保護カウ
ンタのカウント値を０から１にして後方保護１段を示す
が，まだ非同期の状態にある。
そして，再びＦビット位置で0/1交番値とデータビット
とを比較して一致すれば後方保護カウンタのカウント値
を０にし，同期状態を示す０を＃1 ROMに送出する。
とを比較して一致すれば後方保護カウンタのカウント値
を０にし，同期状態を示す０を＃1 ROMに送出する。
そこで，＃1 ROM41は書き込みアドレスカウンタのカウ
ント値が１つずつアップする書き込みアドレスをフレー
ム変換部６に送出するので，入力する多重化データが対
応するアドレス部分に書き込まれるが，フレームは先頭
アドレスに書き込まれるのでフレームビットは揃った状
態になる。
ント値が１つずつアップする書き込みアドレスをフレー
ム変換部６に送出するので，入力する多重化データが対
応するアドレス部分に書き込まれるが，フレームは先頭
アドレスに書き込まれるのでフレームビットは揃った状
態になる。
そして，読み出しアドレス（図示せず）に対応して伝送
路別のデータが出力される。
路別のデータが出力される。
尚、＃2 ROM42から送出される多重化された伝送路別の
同期状態は＃２バッファ52を介して分離部７で分離され
て外部に送出される。
同期状態は＃２バッファ52を介して分離部７で分離され
て外部に送出される。
即ち，＃1 ROM,＃2 ROMに書き込んだテーブルを利用し
て書き込みアドレスの生成，同期検出，同期保護を行う
ので，多重同期回路に対する方式条件が変化しても回路
構成，回路設計の変更をできるだけ少なくすることがで
きる。
て書き込みアドレスの生成，同期検出，同期保護を行う
ので，多重同期回路に対する方式条件が変化しても回路
構成，回路設計の変更をできるだけ少なくすることがで
きる。
以上詳細に説明した様に本発明によれば多重同期回路に
対する方式条件が変化しても回路構成，回路設計の変更
をできるだけ少なくすることができると云う効果があ
る。
対する方式条件が変化しても回路構成，回路設計の変更
をできるだけ少なくすることができると云う効果があ
る。
第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、 第３図は第２図中のリードオンリメモリの動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ３は多重化部、４はメモリ手段、５はバッファ、６はフ
レーム変換部を示す。
レーム変換部を示す。
Claims (1)
- 【請求項１】フレーム位相の異なる複数系列のデータを
多重化して送出する多重化部（３）と、 同期保護カウンタテーブルと同期状態テーブルと書き込
みアドレス生成テーブルとフレームパターンの生成及び
該同期状態テーブルからの情報に対応した周期でフレー
ムビットの位置を示す位置情報の生成を行うフレームパ
ターン生成テーブルとが書き込まれており， 該多重化部より送出される多重化出力および該フレーム
パターン生成テーブルより送出される位置情報，フレー
ムビットが同時に入力する度に該同期保護カウンタテー
ブルを用いて該多重化出力とフレームビットの一致／不
一致を比較し，入力した同期保護カウント値を比較結果
に対応した新しい同期保護カウント値に更新して送出す
るが、該比較結果が連続ｎ回一致した時は該同期状態テ
ーブルは入力した非同期状態を同期状態に，該書き込み
アドレステーブルは入力した書き込みアドレスを歩進し
た書き込みアドレスに更新してそれぞれ送出し、該比較
結果が連続してｍ回不一致になった時は該同期状態テー
ブルは入力した同期状態を非同期状態に，書き込みアド
レス生成テーブルは入力した書き込みアドレスを歩進し
ない特定書き込みアドレスに更新してそれぞれ送出する
メモリ手段（４）と、 入力するメモリ手段からの情報を同一系列の次の多重化
出力を処理するまで蓄えた後，前回の情報として該メモ
リ手段に送出するバッファ（５）と、該メモリ手段から
の書き込みアドレスに対応する部分に該多重化出力を書
き込むフレーム変換部（６）とを有することを特徴とす
る多重同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049009A JPH0783339B2 (ja) | 1989-03-01 | 1989-03-01 | 多重同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049009A JPH0783339B2 (ja) | 1989-03-01 | 1989-03-01 | 多重同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228141A JPH02228141A (ja) | 1990-09-11 |
| JPH0783339B2 true JPH0783339B2 (ja) | 1995-09-06 |
Family
ID=12819157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1049009A Expired - Fee Related JPH0783339B2 (ja) | 1989-03-01 | 1989-03-01 | 多重同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783339B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1817011A (zh) * | 2003-06-03 | 2006-08-09 | 思达伦特网络公司 | 用于重新格式化数据的系统和方法 |
| TW200717246A (en) * | 2005-06-24 | 2007-05-01 | Koninkl Philips Electronics Nv | Self-synchronizing data streaming between address-based producer and consumer circuits |
-
1989
- 1989-03-01 JP JP1049009A patent/JPH0783339B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02228141A (ja) | 1990-09-11 |
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