JPH07135673A - クロスコネクト装置 - Google Patents
クロスコネクト装置Info
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- JPH07135673A JPH07135673A JP5304685A JP30468593A JPH07135673A JP H07135673 A JPH07135673 A JP H07135673A JP 5304685 A JP5304685 A JP 5304685A JP 30468593 A JP30468593 A JP 30468593A JP H07135673 A JPH07135673 A JP H07135673A
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- 101100028967 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PDR5 gene Proteins 0.000 claims abstract description 99
- 101150027289 Ubash3b gene Proteins 0.000 claims abstract description 99
- 102100040338 Ubiquitin-associated and SH3 domain-containing protein B Human genes 0.000 claims abstract description 99
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 コンカチネーション信号のクロスコネクトを
可能とする。 【構成】 分離回路２は入力されたコンカチネーション
信号を３本のＳＴＳ１信号にバイトインタリーブ分離し
て弾性メモリ３〜５に出力する。弾性メモリ３は格納し
た１番目のＳＴＳ１信号をそのままインタフェース回路
８に出力する。弾性メモリ４，５は格納した２番目及び
３番目のＳＴＳ１信号を選択回路６，７に出力する。選
択回路６，７は弾性メモリ４，５からの２番目及び３番
目のＳＴＳ１信号各々のポインタのＨ１＊，Ｈ２＊バイ
トの位置で１番目のＳＴＳ１信号のポインタのＨ１，Ｈ
２バイトを選択してインタフェース回路９，１０に出力
する。インタフェース回路８〜１０は弾性メモリ３及び
選択回路６，７からのＳＴＳ１信号各々をクロスコネク
ト装置１１でクロスコネクト可能かを判断し、可能であ
ればそれらＳＴＳ１信号各々をクロスコネクト装置１１
に出力する。
可能とする。 【構成】 分離回路２は入力されたコンカチネーション
信号を３本のＳＴＳ１信号にバイトインタリーブ分離し
て弾性メモリ３〜５に出力する。弾性メモリ３は格納し
た１番目のＳＴＳ１信号をそのままインタフェース回路
８に出力する。弾性メモリ４，５は格納した２番目及び
３番目のＳＴＳ１信号を選択回路６，７に出力する。選
択回路６，７は弾性メモリ４，５からの２番目及び３番
目のＳＴＳ１信号各々のポインタのＨ１＊，Ｈ２＊バイ
トの位置で１番目のＳＴＳ１信号のポインタのＨ１，Ｈ
２バイトを選択してインタフェース回路９，１０に出力
する。インタフェース回路８〜１０は弾性メモリ３及び
選択回路６，７からのＳＴＳ１信号各々をクロスコネク
ト装置１１でクロスコネクト可能かを判断し、可能であ
ればそれらＳＴＳ１信号各々をクロスコネクト装置１１
に出力する。
Description
【０００１】
【産業上の利用分野】本発明はクロスコネクト装置に関
し、特に高次群の伝送路網を切替えるクロスコネクト装
置に関する。
し、特に高次群の伝送路網を切替えるクロスコネクト装
置に関する。
【０００２】
【従来の技術】従来、この種のクロスコネクト装置にお
いては、図８に示すようなオーバヘッドのフォーマット
を有するＳＴＳ１信号を単位としてクロスコネクトを行
っている。このＳＴＳ１信号はＳＯＮＥＴ（Ｓｙｎｃｈ
ｒｏｎｏｕｓ ＯｐｔｉｃａｌＮＥＴｗｏｒｋ）規格の
信号である。
いては、図８に示すようなオーバヘッドのフォーマット
を有するＳＴＳ１信号を単位としてクロスコネクトを行
っている。このＳＴＳ１信号はＳＯＮＥＴ（Ｓｙｎｃｈ
ｒｏｎｏｕｓ ＯｐｔｉｃａｌＮＥＴｗｏｒｋ）規格の
信号である。
【０００３】ここで、上記のＳＴＳ１信号のオーバヘッ
ドは、図８に示すように、セクションオーバヘッド（Ｓ
ｅｃｔｉｏｎ Ｏｖｅｒｈｅａｄ）とラインオーバヘッ
ド（Ｌｉｎｅ Ｏｖｅｒｈｅａｄ）とからなるトランス
ポートオーバヘッド（ＴＲＡＮＳＰＯＲＴ ＯＶＥＲＨ
ＥＡＤ）と、パスオーバヘッド（ＰＡＴＨ ＯＶＥＲＨ
ＥＡＤ）とからなっている。
ドは、図８に示すように、セクションオーバヘッド（Ｓ
ｅｃｔｉｏｎ Ｏｖｅｒｈｅａｄ）とラインオーバヘッ
ド（Ｌｉｎｅ Ｏｖｅｒｈｅａｄ）とからなるトランス
ポートオーバヘッド（ＴＲＡＮＳＰＯＲＴ ＯＶＥＲＨ
ＥＡＤ）と、パスオーバヘッド（ＰＡＴＨ ＯＶＥＲＨ
ＥＡＤ）とからなっている。
【０００４】一方、図９に示すようなオーバヘッドのフ
ォーマットを有しかつ３本のＳＴＳ１信号を多重したＳ
ＴＳ３信号をクロスコネクトする場合には、このＳＴＳ
３信号を３本のＳＴＳ１信号にバイトインタリーブ分離
してから、３本のＳＴＳ１信号各々に対してクロスコネ
クトを行っている。
ォーマットを有しかつ３本のＳＴＳ１信号を多重したＳ
ＴＳ３信号をクロスコネクトする場合には、このＳＴＳ
３信号を３本のＳＴＳ１信号にバイトインタリーブ分離
してから、３本のＳＴＳ１信号各々に対してクロスコネ
クトを行っている。
【０００５】ここで、上記のＳＴＳ３信号のオーバヘッ
ドは、図９に示すように、セクションオーバヘッド（Ｓ
ｅｃｔｉｏｎ Ｏｖｅｒｈｅａｄ）とラインオーバヘッ
ド（Ｌｉｎｅ Ｏｖｅｒｈｅａｄ）とからなるトランス
ポートオーバヘッド（ＴＲＡＮＳＰＯＲＴ ＯＶＥＲＨ
ＥＡＤ）で構成されている。
ドは、図９に示すように、セクションオーバヘッド（Ｓ
ｅｃｔｉｏｎ Ｏｖｅｒｈｅａｄ）とラインオーバヘッ
ド（Ｌｉｎｅ Ｏｖｅｒｈｅａｄ）とからなるトランス
ポートオーバヘッド（ＴＲＡＮＳＰＯＲＴ ＯＶＥＲＨ
ＥＡＤ）で構成されている。
【０００６】すなわち、図６に示すように、入力された
ＳＴＳ３信号は同期回路１で先頭ビットの検出が行わ
れ、この検出された先頭ビットを基準として分離回路２
でバイトインタリーブ分離される。
ＳＴＳ３信号は同期回路１で先頭ビットの検出が行わ
れ、この検出された先頭ビットを基準として分離回路２
でバイトインタリーブ分離される。
【０００７】分離回路２でバイトインタリーブ分離され
た３本のＳＴＳ１信号各々は位相差を吸収するための弾
性メモリ３〜５に格納され、インタフェース回路（Ｉ
Ｆ）８〜１０を介してクロスコネクト装置１１に入力さ
れる。
た３本のＳＴＳ１信号各々は位相差を吸収するための弾
性メモリ３〜５に格納され、インタフェース回路（Ｉ
Ｆ）８〜１０を介してクロスコネクト装置１１に入力さ
れる。
【０００８】尚、インタフェース回路８〜１０では入力
されたＳＴＳ１信号各々がクロスコネクト装置１１でク
ロスコネクト可能か否かのチェックも、ＳＴＳ１信号各
々のポインタＨ１，Ｈ２バイトを基に行っている。
されたＳＴＳ１信号各々がクロスコネクト装置１１でク
ロスコネクト可能か否かのチェックも、ＳＴＳ１信号各
々のポインタＨ１，Ｈ２バイトを基に行っている。
【０００９】上記の３本のＳＴＳ１信号各々はクロスコ
ネクト装置１１でクロスコネクトされた後に、図７に示
すように、インタフェース回路（ＩＦ）１２〜１４を介
して同期回路１５〜１７に出力される。
ネクト装置１１でクロスコネクトされた後に、図７に示
すように、インタフェース回路（ＩＦ）１２〜１４を介
して同期回路１５〜１７に出力される。
【００１０】同期回路１５〜１７は３本のＳＴＳ１信号
各々の先頭ビットの検出を行い、先頭ビットを検出した
タイミングをメモリ１８〜２０に渡す。これによって、
メモリ１８〜２０には先頭ビットの検出タイミングを基
にクロスコネクト装置１１でクロスコネクトされたＳＴ
Ｓ１信号が夫々格納される。
各々の先頭ビットの検出を行い、先頭ビットを検出した
タイミングをメモリ１８〜２０に渡す。これによって、
メモリ１８〜２０には先頭ビットの検出タイミングを基
にクロスコネクト装置１１でクロスコネクトされたＳＴ
Ｓ１信号が夫々格納される。
【００１１】これらメモリ１８〜２０に夫々格納された
ＳＴＳ１信号は読出し制御回路２１の制御によってメモ
リ１８〜２０から順次読出されて多重回路２６でバイト
インタリーブ多重される。
ＳＴＳ１信号は読出し制御回路２１の制御によってメモ
リ１８〜２０から順次読出されて多重回路２６でバイト
インタリーブ多重される。
【００１２】上記のＳＴＳ１信号は圧縮された音声デー
タやイメージデータ等の伝送に用いられているが、これ
ら音声データやイメージデータ等は圧縮雑音によってそ
の内容が低下することがある。
タやイメージデータ等の伝送に用いられているが、これ
ら音声データやイメージデータ等は圧縮雑音によってそ
の内容が低下することがある。
【００１３】これら音声データやイメージデータ等の内
容の低下を防ぐために、上記３本のＳＴＳ１信号を多重
したＳＴＳ３信号と同等のデータ量を一つの単位として
データ伝送を行う方法が考えられている。
容の低下を防ぐために、上記３本のＳＴＳ１信号を多重
したＳＴＳ３信号と同等のデータ量を一つの単位として
データ伝送を行う方法が考えられている。
【００１４】この方法によるＳＴＳ３信号（以下、コン
カチネーション信号とする）においては、図３に示すよ
うに、上記３本のＳＴＳ１信号各々のデータが一つのデ
ータとして扱われることになるので、２番目及び３番目
のＳＴＳ１信号各々のポインタが上記Ｈ１，Ｈ２バイト
から固定値のＨ１＊，Ｈ２＊バイトに付け替えられてい
る。
カチネーション信号とする）においては、図３に示すよ
うに、上記３本のＳＴＳ１信号各々のデータが一つのデ
ータとして扱われることになるので、２番目及び３番目
のＳＴＳ１信号各々のポインタが上記Ｈ１，Ｈ２バイト
から固定値のＨ１＊，Ｈ２＊バイトに付け替えられてい
る。
【００１５】ここで、Ｈ１＊バイトは固定値の“１００
１００１１”［以下、９３（ＨＥＸ）とする］であり、
Ｈ２＊バイトは固定値の“１１１１１１１１”［以下、
ＦＦ（ＨＥＸ）とする］である。
１００１１”［以下、９３（ＨＥＸ）とする］であり、
Ｈ２＊バイトは固定値の“１１１１１１１１”［以下、
ＦＦ（ＨＥＸ）とする］である。
【００１６】上記の方法でデータ伝送を行う場合、この
コンカチネーション信号は上述した処理動作と同様にし
て、分離回路２でバイトインタリーブ分離され、夫々弾
性メモリ３〜５に格納される。
コンカチネーション信号は上述した処理動作と同様にし
て、分離回路２でバイトインタリーブ分離され、夫々弾
性メモリ３〜５に格納される。
【００１７】しかしながら、インタフェース回路９，１
０では分離回路２でバイトインタリーブ分離された２番
目及び３番目のＳＴＳ１信号のポインタが固定値のＨ１
＊，Ｈ２＊バイトであることから、クロスコネクトでき
る範囲を越えていると判断する。
０では分離回路２でバイトインタリーブ分離された２番
目及び３番目のＳＴＳ１信号のポインタが固定値のＨ１
＊，Ｈ２＊バイトであることから、クロスコネクトでき
る範囲を越えていると判断する。
【００１８】よって、２番目及び３番目のＳＴＳ１信号
はクロスコネクト装置１１でクロスコネクトすることが
できない。
はクロスコネクト装置１１でクロスコネクトすることが
できない。
【００１９】
【発明が解決しようとする課題】上述した従来のクロス
コネクト装置では、３本のＳＴＳ１信号各々のデータを
一つのデータとして扱うコンカチネーション信号の場
合、クロスコネクト装置の前段のインタフェース回路に
おいて、分離回路でバイトインタリーブ分離された２番
目及び３番目のＳＴＳ１信号のポインタがクロスコネク
トできる範囲を越えていると判断されてしまうので、ク
ロスコネクトすることができない。よって、上記のコン
カチネーション信号の伝送を行うことができない。
コネクト装置では、３本のＳＴＳ１信号各々のデータを
一つのデータとして扱うコンカチネーション信号の場
合、クロスコネクト装置の前段のインタフェース回路に
おいて、分離回路でバイトインタリーブ分離された２番
目及び３番目のＳＴＳ１信号のポインタがクロスコネク
トできる範囲を越えていると判断されてしまうので、ク
ロスコネクトすることができない。よって、上記のコン
カチネーション信号の伝送を行うことができない。
【００２０】そこで、本発明の目的は上記の問題点を解
消し、コンカチネーション信号のクロスコネクトを可能
とし、当該コンカチネーション信号の伝送を可能とする
ことができるクロスコネクト装置を提供することにあ
る。
消し、コンカチネーション信号のクロスコネクトを可能
とし、当該コンカチネーション信号の伝送を可能とする
ことができるクロスコネクト装置を提供することにあ
る。
【００２１】
【課題を解決するための手段】本発明によるクロスコネ
クト装置は、所定データ量の第１の伝送データを多重し
てなる多重データを前記第１の伝送データにバイトイン
タリーブ分離する分離手段と、前記分離手段でバイトイ
ンタリーブ分離された分離データ各々をクロスコネクト
するクロスコネクト手段と、前記クロスコネクト手段で
クロスコネクトされた分離データ各々をバイトインタリ
ーブ多重する多重手段とを含むクロスコネクト装置であ
って、前記多重データと同等のデータ量を一単位とする
第２の伝送データの入力時に当該第２の伝送データが前
記分離手段でバイトインタリーブ分離された第２番目以
降の分離データ各々のデータ格納領域の先頭アドレスを
示すポインタ情報を第１番目の分離データのポインタ情
報で置換えて前記クロスコネクト手段に出力する手段
と、前記クロスコネクト手段でクロスコネクトされた前
記第２番目以降の分離データ各々のポインタ情報を予め
設定された特定値で置換えて前記多重手段に出力する手
段とを備えている。
クト装置は、所定データ量の第１の伝送データを多重し
てなる多重データを前記第１の伝送データにバイトイン
タリーブ分離する分離手段と、前記分離手段でバイトイ
ンタリーブ分離された分離データ各々をクロスコネクト
するクロスコネクト手段と、前記クロスコネクト手段で
クロスコネクトされた分離データ各々をバイトインタリ
ーブ多重する多重手段とを含むクロスコネクト装置であ
って、前記多重データと同等のデータ量を一単位とする
第２の伝送データの入力時に当該第２の伝送データが前
記分離手段でバイトインタリーブ分離された第２番目以
降の分離データ各々のデータ格納領域の先頭アドレスを
示すポインタ情報を第１番目の分離データのポインタ情
報で置換えて前記クロスコネクト手段に出力する手段
と、前記クロスコネクト手段でクロスコネクトされた前
記第２番目以降の分離データ各々のポインタ情報を予め
設定された特定値で置換えて前記多重手段に出力する手
段とを備えている。
【００２２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２３】図１及び図２は本発明の一実施例の構成を
示すブロック図である。図１は本発明の一実施例による
クロスコネクト装置の分離装置側の構成を示し、図２は
本発明の一実施例によるクロスコネクト装置の多重装置
側の構成を示している。
示すブロック図である。図１は本発明の一実施例による
クロスコネクト装置の分離装置側の構成を示し、図２は
本発明の一実施例によるクロスコネクト装置の多重装置
側の構成を示している。
【００２４】図１において、同期回路１は入力されたコ
ンカチネーション信号の先頭ビットの検出を行い、その
検出結果を分離回路２及び選択回路（ＳＥＬ）６，７に
出力する。
ンカチネーション信号の先頭ビットの検出を行い、その
検出結果を分離回路２及び選択回路（ＳＥＬ）６，７に
出力する。
【００２５】分離回路２は同期回路１で検出された先頭
ビットを基準としてコンカチネーション信号を３本のＳ
ＴＳ１信号にバイトインタリーブ分離し、１番目のＳＴ
Ｓ１信号を弾性メモリ３に、２番目のＳＴＳ１信号を弾
性メモリ４に、３番目のＳＴＳ１信号を弾性メモリ５に
夫々出力する。
ビットを基準としてコンカチネーション信号を３本のＳ
ＴＳ１信号にバイトインタリーブ分離し、１番目のＳＴ
Ｓ１信号を弾性メモリ３に、２番目のＳＴＳ１信号を弾
性メモリ４に、３番目のＳＴＳ１信号を弾性メモリ５に
夫々出力する。
【００２６】ここで、弾性メモリ３〜５は分離回路２で
バイトインタリーブ分離された３本のＳＴＳ１信号各々
の位相差を吸収するためのものである。弾性メモリ３に
格納された１番目のＳＴＳ１信号はそのままインタフェ
ース回路（ＩＦ）８に出力される。
バイトインタリーブ分離された３本のＳＴＳ１信号各々
の位相差を吸収するためのものである。弾性メモリ３に
格納された１番目のＳＴＳ１信号はそのままインタフェ
ース回路（ＩＦ）８に出力される。
【００２７】一方、弾性メモリ４，５に夫々格納された
２番目及び３番目のＳＴＳ１信号は選択回路６，７に出
力される。選択回路６，７では弾性メモリ４，５に夫々
格納された２番目及び３番目のＳＴＳ１信号と弾性メモ
リ３に格納された１番目のＳＴＳ１信号とのうち一方を
選択してインタフェース回路９，１０に出力する。
２番目及び３番目のＳＴＳ１信号は選択回路６，７に出
力される。選択回路６，７では弾性メモリ４，５に夫々
格納された２番目及び３番目のＳＴＳ１信号と弾性メモ
リ３に格納された１番目のＳＴＳ１信号とのうち一方を
選択してインタフェース回路９，１０に出力する。
【００２８】この場合、選択回路６，７では同期回路１
で検出された先頭ビットを基準として２番目及び３番目
のＳＴＳ１信号各々のポインタのＨ１＊，Ｈ２＊バイト
の位置を見付け、これらＨ１＊，Ｈ２＊バイトの位置で
１番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトを
選択してインタフェース回路９，１０に出力する。
で検出された先頭ビットを基準として２番目及び３番目
のＳＴＳ１信号各々のポインタのＨ１＊，Ｈ２＊バイト
の位置を見付け、これらＨ１＊，Ｈ２＊バイトの位置で
１番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトを
選択してインタフェース回路９，１０に出力する。
【００２９】尚、Ｈ１＊バイトは固定値の“１００１０
０１１”［以下、９３（ＨＥＸ）とする］であり、Ｈ２
＊バイトは固定値の“１１１１１１１１”［以下、ＦＦ
（ＨＥＸ）とする］である。
０１１”［以下、９３（ＨＥＸ）とする］であり、Ｈ２
＊バイトは固定値の“１１１１１１１１”［以下、ＦＦ
（ＨＥＸ）とする］である。
【００３０】選択回路６，７では上記以外の位置では弾
性メモリ４，５に格納された２番目及び３番目のＳＴＳ
１信号をそのまま選択してインタフェース回路９，１０
に出力する。
性メモリ４，５に格納された２番目及び３番目のＳＴＳ
１信号をそのまま選択してインタフェース回路９，１０
に出力する。
【００３１】したがって、インタフェース回路８〜１０
では弾性メモリ３及び選択回路６，７からのＳＴＳ１信
号各々をクロスコネクト装置１１でクロスコネクト可能
と判断するので、これらのＳＴＳ１信号各々はクロスコ
ネクト装置１１でクロスコネクトされる。
では弾性メモリ３及び選択回路６，７からのＳＴＳ１信
号各々をクロスコネクト装置１１でクロスコネクト可能
と判断するので、これらのＳＴＳ１信号各々はクロスコ
ネクト装置１１でクロスコネクトされる。
【００３２】図２において、インタフェース回路（Ｉ
Ｆ）１２〜１４はクロスコネクト装置１１でクロスコネ
クトされたＳＴＳ１信号各々を同期回路１５〜１７に出
力する。同期回路１５〜１７はＳＴＳ１信号各々の先頭
ビットの検出を行い、先頭ビットを検出したタイミング
をメモリ１８〜２０に渡す。
Ｆ）１２〜１４はクロスコネクト装置１１でクロスコネ
クトされたＳＴＳ１信号各々を同期回路１５〜１７に出
力する。同期回路１５〜１７はＳＴＳ１信号各々の先頭
ビットの検出を行い、先頭ビットを検出したタイミング
をメモリ１８〜２０に渡す。
【００３３】メモリ１８〜２０は同期回路１５〜１７か
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置１１でクロスコネクトされたＳＴＳ１信号を夫々
格納する。尚、メモリ１８〜２０はクロスコネクト装置
１１でクロスコネクトされた３本のＳＴＳ１信号各々の
位相の同期をとるためのものである。
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置１１でクロスコネクトされたＳＴＳ１信号を夫々
格納する。尚、メモリ１８〜２０はクロスコネクト装置
１１でクロスコネクトされた３本のＳＴＳ１信号各々の
位相の同期をとるためのものである。
【００３４】読出し制御回路２１はメモリ１８〜２０及
び選択回路（ＳＥＬ）２４，２５に夫々読出し制御信号
を出力し、メモリ１８〜２０に夫々格納されたＳＴＳ１
信号の読出しと選択回路２４，２５の選択動作とを制御
する。
び選択回路（ＳＥＬ）２４，２５に夫々読出し制御信号
を出力し、メモリ１８〜２０に夫々格納されたＳＴＳ１
信号の読出しと選択回路２４，２５の選択動作とを制御
する。
【００３５】この場合、選択回路２４，２５では読出し
制御回路２１からの読出し制御信号によって２番目及び
３番目のＳＴＳ１信号のポインタのＨ１バイトの位置で
レジスタ２２の９３（ＨＥＸ）を選択し、２番目及び３
番目のＳＴＳ１信号のポインタのＨ２バイトの位置でレ
ジスタ２３のＦＦ（ＨＥＸ）を選択して多重回路２６に
出力する。
制御回路２１からの読出し制御信号によって２番目及び
３番目のＳＴＳ１信号のポインタのＨ１バイトの位置で
レジスタ２２の９３（ＨＥＸ）を選択し、２番目及び３
番目のＳＴＳ１信号のポインタのＨ２バイトの位置でレ
ジスタ２３のＦＦ（ＨＥＸ）を選択して多重回路２６に
出力する。
【００３６】選択回路２４，２５では上記以外の位置で
はメモリ１９，２０に格納された２番目及び３番目のＳ
ＴＳ１信号をそのまま選択して多重回路２６に出力す
る。よって、多重回路２６はメモリ１８からの１番目の
ＳＴＳ１信号と、選択回路２４，２５からのポインタの
Ｈ１バイトが９３（ＨＥＸ）に、ポインタのＨ２バイト
がＦＦ（ＨＥＸ）に夫々付け替えられ２番目及び３番目
のＳＴＳ１信号とをバイトインタリーブ多重する。
はメモリ１９，２０に格納された２番目及び３番目のＳ
ＴＳ１信号をそのまま選択して多重回路２６に出力す
る。よって、多重回路２６はメモリ１８からの１番目の
ＳＴＳ１信号と、選択回路２４，２５からのポインタの
Ｈ１バイトが９３（ＨＥＸ）に、ポインタのＨ２バイト
がＦＦ（ＨＥＸ）に夫々付け替えられ２番目及び３番目
のＳＴＳ１信号とをバイトインタリーブ多重する。
【００３７】図３は本発明の一実施例でクロスコネクト
するコンカチネーション信号のオーバヘッドのフォーマ
ットを示す図である。図において、コンカチネーション
信号のオーバヘッドはセクションオーバヘッド（Ｓｅｃ
ｔｉｏｎ Ｏｖｅｒｈｅａｄ）とラインオーバヘッド
（Ｌｉｎｅ Ｏｖｅｒｈｅａｄ）とからなるトランスポ
ートオーバヘッド（ＴＲＡＮＳＰＯＲＴ ＯＶＥＲＨＥ
ＡＤ）で構成されている。
するコンカチネーション信号のオーバヘッドのフォーマ
ットを示す図である。図において、コンカチネーション
信号のオーバヘッドはセクションオーバヘッド（Ｓｅｃ
ｔｉｏｎ Ｏｖｅｒｈｅａｄ）とラインオーバヘッド
（Ｌｉｎｅ Ｏｖｅｒｈｅａｄ）とからなるトランスポ
ートオーバヘッド（ＴＲＡＮＳＰＯＲＴ ＯＶＥＲＨＥ
ＡＤ）で構成されている。
【００３８】ここで、１番目のＳＴＳ１信号に対応する
Ｈ１，Ｈ２バイトは１番目のＳＴＳ１信号のデータ部の
ポインタであり、２番目及び３番目のＳＴＳ１信号各々
に対応するＨ１＊，Ｈ２＊バイトは２番目及び３番目の
ＳＴＳ１信号各々のデータ部のポインタである。
Ｈ１，Ｈ２バイトは１番目のＳＴＳ１信号のデータ部の
ポインタであり、２番目及び３番目のＳＴＳ１信号各々
に対応するＨ１＊，Ｈ２＊バイトは２番目及び３番目の
ＳＴＳ１信号各々のデータ部のポインタである。
【００３９】しかしながら、コンカチネーション信号で
は２番目及び３番目のＳＴＳ１信号各々のデータ部が１
番目のＳＴＳ１信号のデータ部に連続しているため、そ
れらのポインタであるＨ１＊，Ｈ２＊バイトは固定値の
９３（ＨＥＸ）及びＦＦ（ＨＥＸ）となっている。
は２番目及び３番目のＳＴＳ１信号各々のデータ部が１
番目のＳＴＳ１信号のデータ部に連続しているため、そ
れらのポインタであるＨ１＊，Ｈ２＊バイトは固定値の
９３（ＨＥＸ）及びＦＦ（ＨＥＸ）となっている。
【００４０】図４は図１の分離回路２で分離されたＳＴ
Ｓ１信号のフォーマットを示す図である。図４（ａ）は
分離回路２で分離された１番目のＳＴＳ１信号のフォー
マットを示し、図４（ｂ）は分離回路２で分離された２
番目のＳＴＳ１信号のフォーマットを示し、図４（ｃ）
は分離回路２で分離された３番目のＳＴＳ１信号のフォ
ーマットを示している。
Ｓ１信号のフォーマットを示す図である。図４（ａ）は
分離回路２で分離された１番目のＳＴＳ１信号のフォー
マットを示し、図４（ｂ）は分離回路２で分離された２
番目のＳＴＳ１信号のフォーマットを示し、図４（ｃ）
は分離回路２で分離された３番目のＳＴＳ１信号のフォ
ーマットを示している。
【００４１】図５は図１のクロスコネクト装置１１に入
力される２番目及び３番目のＳＴＳ１信号のフォーマッ
トを示す図である。図において、２番目及び３番目のＳ
ＴＳ１信号は各々のポインタのＨ１＊，Ｈ２＊バイトが
１番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトに
選択回路６，７で置換えられている。
力される２番目及び３番目のＳＴＳ１信号のフォーマッ
トを示す図である。図において、２番目及び３番目のＳ
ＴＳ１信号は各々のポインタのＨ１＊，Ｈ２＊バイトが
１番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトに
選択回路６，７で置換えられている。
【００４２】すなわち、図４（ｂ）に示す２番目のＳＴ
Ｓ１信号の場合、Ｈ１＊，Ｈ２＊バイトが１番目のＳＴ
Ｓ１信号のポインタのＨ１，Ｈ２バイトに置換えられ、
図５に示すようなフォーマットとなる。
Ｓ１信号の場合、Ｈ１＊，Ｈ２＊バイトが１番目のＳＴ
Ｓ１信号のポインタのＨ１，Ｈ２バイトに置換えられ、
図５に示すようなフォーマットとなる。
【００４３】また、図４（ｃ）に示す３番目のＳＴＳ１
信号の場合も、Ｈ１＊，Ｈ２＊バイトが１番目のＳＴＳ
１信号のポインタのＨ１，Ｈ２バイトに置換えられ、図
５に示すようなフォーマットとなる。
信号の場合も、Ｈ１＊，Ｈ２＊バイトが１番目のＳＴＳ
１信号のポインタのＨ１，Ｈ２バイトに置換えられ、図
５に示すようなフォーマットとなる。
【００４４】これら図１〜図５を用いて本発明の一実施
例の動作について説明する。まず、コンカチネーション
信号が同期回路１に入力されると、同期回路１はその先
頭ビットの検出を行い、その検出結果を分離回路２及び
選択回路６，７に出力する。
例の動作について説明する。まず、コンカチネーション
信号が同期回路１に入力されると、同期回路１はその先
頭ビットの検出を行い、その検出結果を分離回路２及び
選択回路６，７に出力する。
【００４５】分離回路２は同期回路１で検出された先頭
ビットを基準としてコンカチネーション信号を３本のＳ
ＴＳ１信号にバイトインタリーブ分離し、１番目のＳＴ
Ｓ１信号を弾性メモリ３に、２番目のＳＴＳ１信号を弾
性メモリ４に、３番目のＳＴＳ１信号を弾性メモリ５に
夫々出力する。
ビットを基準としてコンカチネーション信号を３本のＳ
ＴＳ１信号にバイトインタリーブ分離し、１番目のＳＴ
Ｓ１信号を弾性メモリ３に、２番目のＳＴＳ１信号を弾
性メモリ４に、３番目のＳＴＳ１信号を弾性メモリ５に
夫々出力する。
【００４６】弾性メモリ３に格納された１番目のＳＴＳ
１信号はそのままインタフェース回路８に出力される
が、弾性メモリ４，５に夫々格納された２番目及び３番
目のＳＴＳ１信号は選択回路６，７に出力される。
１信号はそのままインタフェース回路８に出力される
が、弾性メモリ４，５に夫々格納された２番目及び３番
目のＳＴＳ１信号は選択回路６，７に出力される。
【００４７】選択回路６，７では弾性メモリ４，５に夫
々格納された２番目及び３番目のＳＴＳ１信号と弾性メ
モリ３に格納された１番目のＳＴＳ１信号とのうち一方
を選択してインタフェース回路９，１０に出力する。
々格納された２番目及び３番目のＳＴＳ１信号と弾性メ
モリ３に格納された１番目のＳＴＳ１信号とのうち一方
を選択してインタフェース回路９，１０に出力する。
【００４８】この場合、選択回路６，７では同期回路１
で検出された先頭ビットを基準として２番目及び３番目
のＳＴＳ１信号各々のポインタのＨ１＊，Ｈ２＊バイト
の位置を見付け、これらＨ１＊，Ｈ２＊バイトの位置で
１番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトを
選択してインタフェース回路９，１０に出力する。
で検出された先頭ビットを基準として２番目及び３番目
のＳＴＳ１信号各々のポインタのＨ１＊，Ｈ２＊バイト
の位置を見付け、これらＨ１＊，Ｈ２＊バイトの位置で
１番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトを
選択してインタフェース回路９，１０に出力する。
【００４９】よって、図４（ｂ），（ｃ）に示す２番目
及び３番目のＳＴＳ１信号のＨ１＊，Ｈ２＊バイトは１
番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトに置
換えられるので、そのフォーマットは図５に示すような
フォーマットとなる。
及び３番目のＳＴＳ１信号のＨ１＊，Ｈ２＊バイトは１
番目のＳＴＳ１信号のポインタのＨ１，Ｈ２バイトに置
換えられるので、そのフォーマットは図５に示すような
フォーマットとなる。
【００５０】選択回路６，７では上記以外の位置では弾
性メモリ４，５に格納された２番目及び３番目のＳＴＳ
１信号をそのまま選択してインタフェース回路９，１０
に出力する。
性メモリ４，５に格納された２番目及び３番目のＳＴＳ
１信号をそのまま選択してインタフェース回路９，１０
に出力する。
【００５１】したがって、インタフェース回路８〜１０
では弾性メモリ３及び選択回路６，７からのＳＴＳ１信
号各々をクロスコネクト装置１１でクロスコネクト可能
と判断するので、これらのＳＴＳ１信号各々はクロスコ
ネクト装置１１でクロスコネクトされる。
では弾性メモリ３及び選択回路６，７からのＳＴＳ１信
号各々をクロスコネクト装置１１でクロスコネクト可能
と判断するので、これらのＳＴＳ１信号各々はクロスコ
ネクト装置１１でクロスコネクトされる。
【００５２】クロスコネクト装置１１でクロスコネクト
されたＳＴＳ１信号各々はインタフェース回路１２〜１
４を介して同期回路１５〜１７に出力される。同期回路
１５〜１７はＳＴＳ１信号各々の先頭ビットの検出を行
い、先頭ビットを検出したタイミングをメモリ１８〜２
０に渡す。
されたＳＴＳ１信号各々はインタフェース回路１２〜１
４を介して同期回路１５〜１７に出力される。同期回路
１５〜１７はＳＴＳ１信号各々の先頭ビットの検出を行
い、先頭ビットを検出したタイミングをメモリ１８〜２
０に渡す。
【００５３】メモリ１８〜２０は同期回路１５〜１７か
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置１１でクロスコネクトされたＳＴＳ１信号を夫々
格納する。
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置１１でクロスコネクトされたＳＴＳ１信号を夫々
格納する。
【００５４】読出し制御回路２１はメモリ１８〜２０及
び選択回路２４，２５に夫々読出し制御信号を出力し、
メモリ１８〜２０に夫々格納されたＳＴＳ１信号の読出
しと選択回路２４，２５の選択動作とを制御する。
び選択回路２４，２５に夫々読出し制御信号を出力し、
メモリ１８〜２０に夫々格納されたＳＴＳ１信号の読出
しと選択回路２４，２５の選択動作とを制御する。
【００５５】この場合、選択回路２４，２５では読出し
制御回路２１からの読出し制御信号によって２番目及び
３番目のＳＴＳ１信号のポインタのＨ１バイトの位置で
レジスタ２２の９３（ＨＥＸ）を選択し、２番目及び３
番目のＳＴＳ１信号のポインタのＨ２バイトの位置でレ
ジスタ２３のＦＦ（ＨＥＸ）を選択して多重回路２６に
出力する。
制御回路２１からの読出し制御信号によって２番目及び
３番目のＳＴＳ１信号のポインタのＨ１バイトの位置で
レジスタ２２の９３（ＨＥＸ）を選択し、２番目及び３
番目のＳＴＳ１信号のポインタのＨ２バイトの位置でレ
ジスタ２３のＦＦ（ＨＥＸ）を選択して多重回路２６に
出力する。
【００５６】よって、図５に示すようなフォーマットに
置換えられてクロスコネクト装置１１でクロスコネクト
された２番目及び３番目のＳＴＳ１信号のＨ１，Ｈ２バ
イトはＨ１＊，Ｈ２＊バイトに置換えられ、図４
（ｂ），（ｃ）に示すようなフォーマットに戻る。
置換えられてクロスコネクト装置１１でクロスコネクト
された２番目及び３番目のＳＴＳ１信号のＨ１，Ｈ２バ
イトはＨ１＊，Ｈ２＊バイトに置換えられ、図４
（ｂ），（ｃ）に示すようなフォーマットに戻る。
【００５７】一方、選択回路２４，２５では上記以外の
位置ではメモリ１９，２０に格納された２番目及び３番
目のＳＴＳ１信号をそのまま選択して多重回路２６に出
力する。
位置ではメモリ１９，２０に格納された２番目及び３番
目のＳＴＳ１信号をそのまま選択して多重回路２６に出
力する。
【００５８】したがって、多重回路２６はメモリ１８か
らの１番目のＳＴＳ１信号と、選択回路２４，２５から
のポインタのＨ１バイトが９３（ＨＥＸ）に、ポインタ
のＨ２バイトがＦＦ（ＨＥＸ）に夫々付け替えられ２番
目及び３番目のＳＴＳ１信号とをバイトインタリーブ多
重する。
らの１番目のＳＴＳ１信号と、選択回路２４，２５から
のポインタのＨ１バイトが９３（ＨＥＸ）に、ポインタ
のＨ２バイトがＦＦ（ＨＥＸ）に夫々付け替えられ２番
目及び３番目のＳＴＳ１信号とをバイトインタリーブ多
重する。
【００５９】このように、分離回路２で３本のＳＴＳ１
信号にバイトインタリーブ分離された信号のうち２番目
及び３番目のＳＴＳ１信号のＨ１＊，Ｈ２＊バイトを選
択回路６，７で１番目のＳＴＳ１信号のＨ１，Ｈ２バイ
トに置換えてからクロスコネクト装置１１でクロスコネ
クトし、クロスコネクトされた２番目及び３番目のＳＴ
Ｓ１信号各々のＨ１，Ｈ２バイトを選択回路２４，２５
で予め設定されたＨ１＊，Ｈ２＊バイトに置換えてから
多重回路２６でバイトインタリーブ多重することによっ
て、３本のＳＴＳ１信号を多重したＳＴＳ３信号と同等
のデータ量を一単位とするコンカチネーション信号のク
ロスコネクトが可能となり、当該コンカチネーション信
号の伝送を可能とすることができる。
信号にバイトインタリーブ分離された信号のうち２番目
及び３番目のＳＴＳ１信号のＨ１＊，Ｈ２＊バイトを選
択回路６，７で１番目のＳＴＳ１信号のＨ１，Ｈ２バイ
トに置換えてからクロスコネクト装置１１でクロスコネ
クトし、クロスコネクトされた２番目及び３番目のＳＴ
Ｓ１信号各々のＨ１，Ｈ２バイトを選択回路２４，２５
で予め設定されたＨ１＊，Ｈ２＊バイトに置換えてから
多重回路２６でバイトインタリーブ多重することによっ
て、３本のＳＴＳ１信号を多重したＳＴＳ３信号と同等
のデータ量を一単位とするコンカチネーション信号のク
ロスコネクトが可能となり、当該コンカチネーション信
号の伝送を可能とすることができる。
【００６０】尚、本発明の一実施例ではロジックの信号
であるＳＴＳ１信号及びＳＴＳ３信号について述べた
が、これらＳＴＳ１信号及びＳＴＳ３信号に対応する物
理的な信号であるＯＣ１信号及びＯＣ３信号についても
光信号から電気信号への変換あるいは電気信号から光信
号への変換を行うことで同様に扱うことができるのは明
白であり、これに限定されない。
であるＳＴＳ１信号及びＳＴＳ３信号について述べた
が、これらＳＴＳ１信号及びＳＴＳ３信号に対応する物
理的な信号であるＯＣ１信号及びＯＣ３信号についても
光信号から電気信号への変換あるいは電気信号から光信
号への変換を行うことで同様に扱うことができるのは明
白であり、これに限定されない。
【００６１】
【発明の効果】以上説明したように本発明によれば、所
定データ量の第１の伝送データを多重してなる多重デー
タと同等のデータ量を一単位とする第２の伝送データの
入力時に、当該第２の伝送データをバイトインタリーブ
分離した第２番目以降の分離データ各々のデータ格納領
域の先頭アドレスを示すポインタ情報を第１番目の分離
データのポインタ情報で置換えてからクロスコネクト
し、クロスコネクトされた第２番目以降の分離データ各
々のポインタ情報を予め設定された特定値で置換えてか
らバイトインタリーブ多重することによって、上記第２
の伝送データであるコンカチネーション信号のクロスコ
ネクトを可能とし、当該コンカチネーション信号の伝送
を可能とすることができるという効果がある。
定データ量の第１の伝送データを多重してなる多重デー
タと同等のデータ量を一単位とする第２の伝送データの
入力時に、当該第２の伝送データをバイトインタリーブ
分離した第２番目以降の分離データ各々のデータ格納領
域の先頭アドレスを示すポインタ情報を第１番目の分離
データのポインタ情報で置換えてからクロスコネクト
し、クロスコネクトされた第２番目以降の分離データ各
々のポインタ情報を予め設定された特定値で置換えてか
らバイトインタリーブ多重することによって、上記第２
の伝送データであるコンカチネーション信号のクロスコ
ネクトを可能とし、当該コンカチネーション信号の伝送
を可能とすることができるという効果がある。
【図１】本発明の一実施例によるクロスコネクト装置の
分離装置側の構成を示すブロック図である。
分離装置側の構成を示すブロック図である。
【図２】本発明の一実施例によるクロスコネクト装置の
多重装置側の構成を示すブロック図である。
多重装置側の構成を示すブロック図である。
【図３】本発明の一実施例でクロスコネクトするコンカ
チネーション信号のオーバヘッドのフォーマットを示す
図である。
チネーション信号のオーバヘッドのフォーマットを示す
図である。
【図４】（ａ）は図１の分離回路で分離された１番目の
ＳＴＳ１信号のフォーマットを示す図、（ｂ）は図１の
分離回路で分離された２番目のＳＴＳ１信号のフォーマ
ットを示す図、（ｃ）は図１の分離回路で分離された３
番目のＳＴＳ１信号のフォーマットを示す図である。
ＳＴＳ１信号のフォーマットを示す図、（ｂ）は図１の
分離回路で分離された２番目のＳＴＳ１信号のフォーマ
ットを示す図、（ｃ）は図１の分離回路で分離された３
番目のＳＴＳ１信号のフォーマットを示す図である。
【図５】図１のクロスコネクト装置に入力される２番目
及び３番目のＳＴＳ１信号のフォーマットを示す図であ
る。
及び３番目のＳＴＳ１信号のフォーマットを示す図であ
る。
【図６】従来例のクロスコネクト装置の分離装置側の構
成を示すブロック図である。
成を示すブロック図である。
【図７】従来例のクロスコネクト装置の多重装置側の構
成を示すブロック図である。
成を示すブロック図である。
【図８】従来例のＳＴＳ１信号のオーバヘッドのフォー
マットを示す図である。
マットを示す図である。
【図９】従来例のＳＴＳ３信号のオーバヘッドのフォー
マットを示す図である。
マットを示す図である。
１，１５〜１７ 同期回路 ２ 分離回路 ３〜５ 弾性メモリ ６，７，２４，２５ 選択回路 ８〜１０，１２〜１４ インタフェース回路 １１ クロスコネクト装置 １８〜２０ メモリ ２１ 読出し制御回路 ２２，２３ レジスタ ２６ 多重回路
Claims (3)
- 【請求項１】 所定データ量の第１の伝送データを多重
してなる多重データを前記第１の伝送データにバイトイ
ンタリーブ分離する分離手段と、前記分離手段でバイト
インタリーブ分離された分離データ各々をクロスコネク
トするクロスコネクト手段と、前記クロスコネクト手段
でクロスコネクトされた分離データ各々をバイトインタ
リーブ多重する多重手段とを含むクロスコネクト装置で
あって、前記多重データと同等のデータ量を一単位とす
る第２の伝送データの入力時に当該第２の伝送データが
前記分離手段でバイトインタリーブ分離された第２番目
以降の分離データ各々のデータ格納領域の先頭アドレス
を示すポインタ情報を第１番目の分離データのポインタ
情報で置換えて前記クロスコネクト手段に出力する手段
と、前記クロスコネクト手段でクロスコネクトされた前
記第２番目以降の分離データ各々のポインタ情報を予め
設定された特定値で置換えて前記多重手段に出力する手
段とを有することを特徴とするクロスコネクト装置。 - 【請求項２】 ３本のＳＴＳ１信号を多重してなるＳＴ
Ｓ３信号を前記３本のＳＴＳ１信号にバイトインタリー
ブ分離する分離手段と、前記分離手段でバイトインタリ
ーブ分離された前記３本のＳＴＳ１信号を前記ＳＴＳ１
信号単位にクロスコネクトするクロスコネクト手段と、
前記クロスコネクト手段でクロスコネクトされた前記３
本のＳＴＳ１信号をバイトインタリーブ多重する多重手
段とを含むクロスコネクト装置であって、前記ＳＴＳ３
信号と同等のデータ量を一単位とするコンカチネーショ
ン信号の入力時にこのコンカチネーション信号を前記分
離手段でバイトインタリーブ分離して得た３本のＳＴＳ
１信号のうち第２番目及び第３番目のＳＴＳ１信号各々
のデータ格納領域の先頭アドレスを示すＨ１，Ｈ２バイ
トを第１番目のＳＴＳ１信号のＨ１，Ｈ２バイトで置換
えて前記クロスコネクト手段に出力する手段と、前記ク
ロスコネクト手段でクロスコネクトされた前記第２番目
及び第３番目のＳＴＳ１信号各々のＨ１，Ｈ２バイトを
予め設定された特定値で置換えて前記多重手段に出力す
る手段とを有することを特徴とするクロスコネクト装
置。 - 【請求項３】 前記Ｈ１バイトの特定値が９３（ＨＥ
Ｘ）でかつ前記Ｈ２バイトの特定値がＦＦ（ＨＥＸ）で
あることを特徴とする請求項２記載のクロスコネクト装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304685A JP2600596B2 (ja) | 1993-11-10 | 1993-11-10 | クロスコネクト装置 |
| US08/339,197 US5537405A (en) | 1993-11-10 | 1994-11-10 | Cross-connecting module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304685A JP2600596B2 (ja) | 1993-11-10 | 1993-11-10 | クロスコネクト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135673A true JPH07135673A (ja) | 1995-05-23 |
| JP2600596B2 JP2600596B2 (ja) | 1997-04-16 |
Family
ID=17935992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304685A Expired - Lifetime JP2600596B2 (ja) | 1993-11-10 | 1993-11-10 | クロスコネクト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5537405A (ja) |
| JP (1) | JP2600596B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667989B1 (en) | 1998-07-02 | 2003-12-23 | Fujitsu Limited | Method and device for controlling virtually concatenated channels |
| US6961343B1 (en) | 1998-10-30 | 2005-11-01 | Fujitsu Limited | Cross-connection switch |
| CN1298117C (zh) * | 2002-11-21 | 2007-01-31 | 中兴通讯股份有限公司 | 浮动指针的交叉处理的方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3563127B2 (ja) * | 1994-11-09 | 2004-09-08 | 富士通株式会社 | トラヒック制御方式 |
| DE69625523T2 (de) | 1995-05-10 | 2003-07-10 | Nintendo Co Ltd | Steuergerät mit analogem Joystick |
| MX9704155A (es) | 1995-10-09 | 1997-09-30 | Nintendo Co Ltd | Sistema procesador de imagenes tridimensionales. |
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