KR0171029B1 - 파이/4 전이 큐.피.에스.케이(qpsk) 변조기용 펄스 성형 필터 - Google Patents

Abstract

본 발명은 IS-54 및 JDC에 채택된 Π/4 전이 QPSK 변조기용 펄스 성형 필터에 관한 것이다.

종래 기술은 쉬프트 레지스터의 단수의 증가에 따라 메모리 워드의 용량이 증가하여 하드웨어가 복잡하게 되어 디지탈 집적화를 구현하는데 난이한 문제점이 있었다.

이를 해결하기 위해 본 발명은 I-채널, Q-채널의 심볼 결정회로와, 이 심볼 결정회로에서 출력된 입력신호값을 역다중화하는 각 디멀티플렉서와, 그 각 디멀티플렉서로 부터 출력된 데이타를 기수 및 우수 심볼 클럭에 따라 전이하는 여러개의 쉬프트 레지스터와, 이 쉬프트 레지스터들로 부터 출력된 어드레스 값을 생성하기 위해 다중화하는 멀티플렉서와, 그 다중화된 어드레스 값을 각각 저장하는 여러개의 롬 테이블과, 이 롬 테이블들에 저장된 데이타를 다중화 및 가산하여 출력하는 멀티플렉싱 및 가산부로 이루어져, 쉬프트 레지스터의 단수 증가에 따른 메모리 용량을 크게 감소시킬 수가 있는 것이다.

Description

파이(Π)/4 전이 큐.피.에스.케이(QPSK) 변조기용 펄스 성형 필터

제1도는 Π/4 전이 QPSK 변조 방식의 전송 신호점을 나타낸 도면.

제2도는 본 발명의 Π/4 전이 QPSK 변조기용 펄스 성형 필터의 구성도.

제3도는 제2도에서 각 쉬프트 레지스터의 클럭 파형도.

제4도는 본 발명에 따른 성형 필터의 출력값의 아이 패턴(Eye pattern) 상태도.

* 도면의 주요부분에 대한 부호의 설명

11,12 : 제1, 제2심볼 결정부 21,22 : 제1, 제2디멀티플렉서

31~36 : 제1 내지 제6쉬프트 레지스터

40 : 멀티플렉서 41 : 카운터

51~56 : 제1 내지 제6롬 테이블 60 : 멀티플렉싱 및 가산부

본 발명은 Π/4 전이 QPSK 변조기용 펄스 성형 필터에 관한 것으로서, 특히 디지탈 이동통신 시스템의 Π/4 전이 QPSK 변조기용 펄스 성형 필터에 소요되는 메모리 용량을 감소시키기 위한 디지탈 성형 필터에 관한 것이다.

일반적으로, Π/4 전이 QPSK(Quadrature Phase Shift Keying) 변조 방식은 종래의 QPSK 변조 방식과 오프셋 QPSK(OQPSK)방식을 절충한 방식으로서, 북미 디지털 이동통신 시스템 IS-54와 일본 디지털 셀룰라 시스템(JDC)에 사용되고 있다.

종래의 Π/4 전이 QPSK 변조방식의 구현은 아날로그 직교 변조기로 구형되어, 신호의 위상, 직류 오프셋 그리고 이득의 왜곡과 드리프트를 초래하여 시스템 전체의 성능을 저하시켰다.

이에따라 이동통신시스템을 경제적으로 구현하기 위해서는 이동통신 단말기의 값, 크기, 무게와 전력소모를 줄이는 것이 무엇보다도 중요하다.

이러한 필요성에 따라 이동통신시스템을 디지털 집적회로로 구현하는 것이 올바른 접근 방법중의 한 방법이다.

특히, 디지털 이동통신시스템에서 변조기의 집적회로를 소형화시키고, 안정적인 단말기를 구현하는데 더 필요한 것이다.

이에따른 종래기술에서의 Π/4 전이 QPSK 변조 방식은 단순한 메모리 룩업 테이블(Memory look up table) 방식으로 성형 필터를 구현한다면 메모리 주소 비트의 수가 2배가 되기 때문에 2^2N*S words(S: 쉬프트 레지스터의 단(스텝) 수, S: 한 심볼당 샘플링 수)의 많은 메모리 용량을 필요로 한다.

이와같이 단순한 메모리 룩업 테이블 방식의 Π/4 전이 QPSK 변조기에 사용되는 디지털 성형 필터는 직교 좌표계상의 전송 신호군을 표현하는데 한 심볼당 2비트가 필요하다.

그러므로 메모리 룩업 테이블 방식으로 성형 필터를 구현할 때, 일반적인 QPSK변조 방식에 비해 2^N배 많은 메모리 용량을 필요로 한다.

그러나 Π/4 전이 QPSK 변조 방식을 고려할 경우, 매 기수번째 심볼만이 한 심볼을 표현하는데 2비트가 필요하며, 매 우수번째 심볼은 오직 하나의 비트만 필요하다.

제1도는 Π/4 전이 QPSK 변조방식의 전송 신호점을 나타낸 것이다.

도시된 바와 같이 '' 으로 표시된 전송 신호점의 진폭 값을 표현하는데 2비트가 필요하며, ''으로 표시된 전송 신호점은 진폭 값은 1비트로 표현될 수 있다.

이러한 성질을 이용하여 최근에 S.KATO에 의해 제안된 방식은 쉬프트 레지스터의 스텝이 커졌을 때, 상기 메모리 룩업 테이블 방식에 비해 많은 메모리 용량을 줄였지만 여전히 많은 메모리 용량을 필요로 한다.

또한, 상기 일본 S.KATO에 의해 제안된 방식은 QPSK 변조 방식의 메모리 소요량에 비해 2^N/2배 많은 메모리 용량을 소요하도록 개선하였으나 VLSI화 하기에는 아직 메모리 소요량이 많은 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위해 디지털 성형 필터에 소요되는 메모리 용량을 종래의 방식에 비해 현저히 줄여 변조기를 용이하게 디지털 집적화하기 위한 Π/4 전이 QPSK 변조기용 펄스 성형 필터를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 한 심볼당 소정의 샘플링 수를 갖는 Π/4 전이 QPSK 변조기용 펄스 성형필터에 있어서, I-채널 및 Q-채널의 각 기수번째 및 우수번째 심볼 타이밍에서 입력되는 신호 값들중에 어느 하나의 입력신호 값을 결정하여 그 신호 값에 상응한 출력제어신호를 출력하는 심볼 결정 수단과, 상기 심볼 결정 수단에서 각각 결정된 어느 하나의 입력신호 값을 상기 출력제어신호에 의해 역다중화하는 역다중화수단과, 상기 역다중화수단에서 출력된 각 데이타를 기수 및 우수 심볼 클럭에 따라 전이한 후 출력하는 데이타 전이수단과, 상기 데이타 전이수단에서 출력된 상기 각 데이타를 입력 받아 해당 어드레스 값을 생성하기 위해 다중화하는 다중화수단과, 상기 다중화수단에서 다중화되어 출력된 해당 어드레스 값을 저장하는 데이타 저장수단과, 상기 데이타 저장수단에서 저장된 어드레스 값을 기수 심볼 클럭에 따라 다중화하고, 그 다중화된 결과 값을 가산하는 다중화 및 가산수단으로 구성되어, 상기 데이타 전이수단의 수의 증가에 따른 메모리 용량을 감소시키는 특징이 있다.

이러한 본 발명은 Π/4 전이 QPSK 변조방식의 특성과 성형 필터의 특징과 성형 필터의 대칭성을 이용하여 효율적인 Π/4 전이 QPSK 변조기용 펄스 성형 필터를 구현한 것이다.

즉, 본 발명은 쉬프트 레지스터의 단수가 증가할 때 마다 종래의 기술에 비해 메모리 용량을 감소시킬 수가 있는 것이다.

이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

제2도는 본 발명의 Π/4 전이 QPSK 변조기용 펄스 성형 필터의 구성도이다.

그 구성은, I-채널 및 Q-채널의 각 기수번째 및 우수번째 심볼 타이밍에서 입력되는 신호 값들중에 어느 하나의 입력신호 값을 결정하여 그 신호 값에 상응한 출력제어신호를 출력하는 제1, 제2심볼 결정부(11, 12)와, 상기 제1, 제2심볼 결정부(11, 12)에서 각각 결정된 어느 하나의 입력신호 값을 상기 출력제어신호에 의해 역다중화하는 제1, 제2디멀티플렉서(Demultiplexer, 21, 22)와, 상기 제1, 제2디멀티플렉서에서 출력된 각 데이타를 기수 및 우수 심볼 클럭에 따라 전이한 후 출력하는 제1 내지 제6쉬프트 레지스터(31~36)와, 상기 쉬프트 레지스터들로 부터 출력된 상기 각 데이타를 입력 받아 해당 어드레스 값을 생성하기 위해 다중화하는 멀티플렉서(40)와, 상기 멀티플렉서(40)에 롬 테이블의 어드레스를 생성하기 위한 클럭을 제공하는 카운터(41)와, 상기 멀티플렉서(40)에서 다중화되어 출력된 해당 어드레스 값을 저장하는 제1 내지 제6롬(ROM) 테이블(ROM_A~ROM_F, 51~56)과, 상기 롬 테이블들 에 저장된 어드레스 값을 기수 심볼 클럭에 따라 다중화하고, 그 다중화된 결과 값을 가산 및 다중화하여 D/A컨버터(미도시됨)로 출력하는 멀티플렉싱 및 가산부(60)로 구성된 것이다.

이와같은 구성에 의해 본 발명의 동작을 설명하면 다음과 같다.

여기서, 제2심볼 결정부(12), 제2디멀티플렉서(22), 제4 내지 제6쉬프트 레지스터(34~36)에 대한 동작은 아래에 설명되는 동작과 동일하므로 생략한다.

제2도에서 제1심볼 결정부(11)의 입력이 되는 신호점은 기수번째 심볼 타이밍에서 다음 세가지 입력신호값(1, -1, 0)중에 하나이고, 우수번째 심볼 타이밍에서 다음 두가지 입력신호값(,)중에 하나이다.

이 각각의 심볼 타이밍에서 제1심볼 결정부(11)는 입력신호값을 판단하여 제1디멀티플렉서(21)을 제어한다.

여기서, 예를들은 쉬프트 레지스터의 단수는 6이고, 한 심볼당 샘플링 수는 4이다.

그 예를들면, I-채널의 기수번째 심볼 타이밍에서 입력 신호값이 1일 때 제1심볼 결정부(11)는 제1디멀티플렉서(21)를 제어하기 위한 제어신호로 0을 출력하여, 제1디멀티플렉서(21)를 통해 다음의 제1쉬프트 레지스터(31)에 1을, 나머지 제2, 제3쉬프트 레지스터(32, 33)에 0을 출력하도록 한다.

또한, I-채널의 우수번째 심볼 타이밍에서 입력신호 값이일 때 제1심볼 결정부(11)는 제어신호로 10을 제1디멀티플렉서(21)에 출력하여, 제1디멀티플렉서(21)를 통해 제3쉬프트 레지스터(33)에 1을, 나머지 제1, 제2쉬프트 레지스터(31, 32)에 0을 출력하도록 한다.

이는 Q-채널의 경우에도 동일하다.

이때, 상기 각 쉬프트 레지스터(34, 35, 36 포함)의 클럭은 기본 심볼 클럭(제3도의 (c) 참조)을 기본으로 하여 상기 쉬프트 레지스터(31, 32, 34, 35)에 제공되는 기수 심볼 클럭(제3도의 (b)참조)과 상기 쉬프트 레지스터(33, 36)에 제공되는 우수 심볼 클럭(제3도의 (c)참조)을 사용한다.

이에따라 상기 I-채널용 제1 내지 제3쉬프트 레지스터(31~33) 각단의 출력(Iodd1, Iodd1, Ieven)은 멀티플렉서(40)를 통해 다중화되어 각각 제1 및 제2롬 테이블(51, 52), 제3 및 제4롬 테이블(53, 54), 그리고 제5 및 제6롬 테이블(55, 56)의 어드레스 값으로 입력된다.

마찬가지로, 상기 Q-채널용 제4 내지 제6쉬프트 레지스터(34~36) 각단의 출력(Qodd1, Qodd1, Qeven)도 상기 I-채널과 마찬가지이다.

이때, 상기 멀티플렉서(40)에는 카운터(41)에서 제공된 롬 테이블의 어드레스를 생성하기 위한 클럭을 제공한다.

또한, 제2도에 도시된 멀티플렉싱(MUX) 및 가산부(60)는 상기 기수 심볼 클럭에 따라 상기 롬 테이블들의 출력 값을 다중화하며, 그 출력된 값을 다시 가산을 거쳐 D/A컨버터로 출력한다.

이와같은 본 발명을 이용하므로써 소요된 전체 메모리 워드의 용량은 I-채널과 Q-채널을 다중화하여서 사용할 경우 6*2^N/2*4=192words(여기서, 6은 롬 테이블의 갯수, N은 쉬프트 레지스터의 단수, 4는 한 심볼당 샘플링 수)가 된다.

따라서, 종래의 S.KATO의 방식을 이용하였을 경우에 2^3N/2*4=2048words의 메모리 용량이 되는 것 보다 본 발명은 10배 정도의 메모리 감소 효과를 얻을 수 있다.

즉, 쉬프트 레지스터의 단수가 증가할 때 마다 메모리 감소량은 더욱 증가하여 쉬프트 레지스터의 단수가 8일 경우에는 42배, 단수가 10일 경우에는 170배, 단수가 12일 경우에는 685배 정도가 종래의 기술에서 요구하는 메모리 용량 보다 적게 필요하다.

이와같은 종래기술과 본 발명에서 쉬프트 레지스터의 단수에 따른 필요 메모리 워드 용량을 다음 표 1을 통해 비교하였다.

참고로 제4도는 상기에서 쉬프트 레지스터의 단수가 8이고, 한 심볼당 샘플링 수가 4일 때의 Π/4 전이 QPSK 변조기용 펄스 성형 필터의 출력신호인 아이 패턴(eye pattern)을 나타내었다.

Claims (4)

1. 한 심볼당 소정의 샘플링 수를 갖는 Π/4 전이 QPSK 변조기용 펄스 성형 필터에 있어서, I-채널 및 Q-채널의 각 기수번째 및 우수번째 심볼 타이밍에서 입력되는 신호 값들중에 어느 하나의 입력신호 값을 결정하여 그 신호 값에 상응한 출력제어신호를 출력하는 심볼 결정 수단과, 상기 심볼 결정 수단에서 각각 결정된 어느 하나의 입력신호 값을 상기 출력제어신호에 의해 역다중화하는 역다중화수단과, 상기 역다중화수단에서 출력된 각 데이타를 기수 및 우수 심볼 클럭에 따라 전이한 후 출력하는 데이타 전이수단과, 상기 데이타 전이수단에서 출력된 상기 각 데이타를 입력 받아 해당 어드레스 값을 생성하기 위해 다중화하는 다중화수단과, 상기 다중화수단에서 다중화되어 출력된 해당 어드레스 값을 저장하는 데이타 저장수단과, 상기 데이타 저장수단에서 저장된 어드레스 값을 기수 심볼 클럭에 따라 다중화하고, 그 다중화된 결과 값을 가산하는 다중화 및 가산수단으로 구성되어, 상기 데이타 전이수단의 수의 증가에 따른 메모리 용량을 감소시키는 것을 특징으로 하는 Π/4 전이 QPSK 변조기용 펄스 성형 필터.
2. 제1항에 있어서, 상기 데이타 전이수단은 메모리 용량을 감소시키기 위해 상기 역다중화수단의 출력 데이타 량에 상응하게 다수개의 쉬프트 레지스터로 구성된 것을 특징으로 하는 Π/4 전이 QPSK 변조기용 펄스 성형 필터.
3. 제1항에 있어서, 상기 다중화수단은 상기 데이타 저장수단의 어드레스를 생성하기 위한 클럭을 출력하는 카운터가 부설된 것을 특징으로 하는 Π/4 전이 QPSK 변조기용 펄스 성형 필터.
4. 제1항에 있어서, 상기 데이타 저장수단은 다수개의 롬 테이블로 구성된 것을 특징으로 하는 Π/4 전이 QPSK 변조기용 펄스 성형 필터.