JPH0832872A - 表示装置及びメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 安価なＦＩＦＯメモリでマルチ画記憶を可能
にする。 【構成】 ＦＩＦＯメモリ２０の書き込みアドレス及び
読み出しアドレスをリセットした後、画像を書き込むア
ドレスになるまでクロックＷＣＬＫ，ＲＣＬＫを供給
し、その間、イネーブル信号ＷＥ，ＲＥを印加する。記
憶すべき画像の有効画像領域でＡ／Ｄ変換機１６の出力
をメモリ２０に記憶する。次の走査線ではスイッチ２６
をｂ接点に接続し、画像記憶しない領域の記憶データを
同じアドレスに書き込む。３番目の走査線では、最初の
走査線と同様に、１画素ずつ間引きながらメモリ２０に
記憶する。このようにして、２×２のマルチ画の１つの
画像をメモリ２０に記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示装置及びメモリ装
置に関し、より具体的には、１画面に多数の画像を同時
表示する画像表示装置のような表示装置及びそのための
メモリ装置に関する。

【０００２】

【従来の技術】１画面に多数の画像を同時表示する画像
表示装置、例えば、マルチ画の画像表示装置では、表示
すべき１以上の画像を一時、画像メモリ装置に記憶し、
当該画像メモリ装置の記憶画像を所定レートで読み出す
ようにしている。当該画像メモリ装置に記憶する位置を
選択することで、複数の画像を１画面の任意の位置で同
時表示できる。

【０００３】マルチ画表示用の画像メモリ装置として、
従来、ＲＡＭを使用し、マルチ画の表示位置に相当する
アドレスに各画像を書き込み、読み出しアドレスを連続
的に変化させてマルチ画の画像を読み出すようにした構
成、ＲＡＭの任意のアドレスに記憶された複数の画像を
その読み出しアドレスを指定しながら読み出すことでマ
ルチ画となるようにする構成、及び、入力マスク／出力
マスク機能を具備するＦＩＦＯメモリ（例えば、ＳＲＡ
Ｍ構成のアドレス・カウンタ（又はアドレス・レジス
タ）を具備するＦＩＦＯメモリであり、具体的には、米
国テキサス・インスツルメンツ社のＴＭＳ４Ｃ１０７
０）を使い、複数の画像を指定のアドレスに格納し、読
み出しアドレスを連続的に変化させてマルチ画の画像を
読み出すようにした構成がある。

【０００４】

【発明が解決しようとする課題】画像メモリ装置の上記
第１の及び第２の構成は、ビデオ・レート（例えば、サ
ンプリング・レートがＮＴＳＣ方式の色副搬送波周波数
の４倍の場合で、約７０ｎｓｅｃ）に追従できるような
高速のＲＡＭ素子（例えば、ＥＣＬ ＳＲＡＭ）を使用
するか、より低速なＲＡＭ素子を並列に接続してデータ
・レートを低くすることになる。高速のＲＡＭ素子とし
て、現状では例えば、ＥＣＬ ＳＲＡＭがあるが、非常
に高価になってしまうという欠点の他に、必要なメモリ
容量のものが無いので、多数のチップを使用することに
なり、回路規模が大きくなってしまうという欠点があ
る。更には、消費電力が大きい、そのために電源容量を
大きくしなければならない、より強力な冷却手段を設け
なければならないといった問題点がある。

【０００５】メモリ素子を並列接続する構成では、入力
（書き込み）データの振り分けのための回路と、出力
（読み出し）データの整列のための回路が必要になり、
更には、動作用クロックなどにも、書き込みから読み出
しまでの間で乱れを生じないないような配慮が必要であ
る。

【０００６】ＦＩＦＯメモリを使用する従来例では、ビ
デオ・レートに追従する十分なアクセス・レートと十分
なメモリ容量を具備し、比較的安価なＦＩＦＯメモリを
入手でき、しかもその周辺回路も簡略なもので済むとい
う長所があり、ＲＡＭを使用する従来例のような問題点
は生じない。

【０００７】ＦＩＦＯメモリを使用する従来例では、２
×２のマルチ画の場合、４つの画像を格納するために次
のように書き込みアドレスを制御すればよい。図２は、
そのメモリ・マップを示す。なお、ここでは、入力画像
及び表示画面共に６４０×４８０画素であるとする。入
力画像データは水平方向及び垂直方向のそれぞれで半分
に間引かれることになる。例えば、入力画像を左下に配
置する場合を例に動作を説明する。

【０００８】書き込みアドレスをリセットした後、当該
書き込みアドレスをインクリメントさせる書き込みクロ
ックが１５３，５９９個、ＦＩＦＯメモリに入力するま
で、当該ＦＩＦＯメモリを書き込み不能状態にしてお
き、次の１５３，６００個目の書き込みクロックから１
５３，９１９クロックまでの間、書き込み許可状態にす
る。書き込み許可状態での書き込みクロックに同期し
て、記憶すべき画像の間引き後の第１ラインの画素デー
タがＦＩＦＯメモリに印加され、書き込まれる。１５
３，９２０番目から１５４，２３９番目の書き込むクロ
ックまでを書き込み不能状態にし、１５４，２３０番目
から１５４，５５９番目の書き込みクロックの間、書き
込み許可状態にし、第３ラインの画素データをＦＩＦＯ
メモリに印加する。以下同様にして、記憶すべき画像の
間引き後の画像データをＦＩＦＯメモリの所定箇所に順
次記憶する。

【０００９】次に、別の画像、例えば右下に表示すべき
画像を記憶する場合には、書き込みアドレスを一旦、リ
セットした後、左上、右上及び左下に表示すべき画像の
記憶領域に対応する書き込みクロックの間、ＦＩＦＯメ
モリを書き込み不能状態にし、画像記憶すべきアドレス
を示す書き込みクロックの間、書き込み許可状態にする
と共に、その書き込みクロックに同期して、記憶すべき
画像の画素データをＦＩＦＯメモリ印加すればよい。

【００１０】このように、ＦＩＦＯメモリであっても、
書き込みを選択的に許可することで、複数の画像をそれ
ぞれ所望のアドレスに格納できる。必要な画像データを
格納した後は、読み出しアドレスを連続的に変化させ
て、画像データを読み出せば、マルチ画となった画像デ
ータを得ることができる。

【００１１】しかし、ＦＩＦＯメモリを使用する場合、
先に説明したように、任意の数だけ書き込みアドレス・
カウンタを進めることのできるＦＩＦＯメモリが必要で
ある。これはアドレス・カウンタがＳＲＡＭ構成である
ことを意味し、チップ・サイズが大きくなるだけでけで
なく、価格も上昇することを意味する。

【００１２】本発明は、ＦＩＦＯメモリを使用する構成
で、より小さく、安価な回路で実現できる表示装置及び
メモリ装置を提示することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係る表示装置
は、画像情報をＦＩＦＯ型画像メモリに記憶した後、読
み出しながら画像表示する表示装置であって、当該画像
メモリの書き込みアドレス・カウンタを所定のタイミン
グでリセットした後、当該書き込みアドレス・カウンタ
を一方向に変化させる書き込みクロックを、当該書き込
みアドレス・カウンタのカウント値が画像情報を書き込
みたいアドレスを示すまで、書き込みアドレスに供給
し、以後、表示したい画像情報を順次当該画像メモリに
書き込むことを特徴とする。

【００１４】本発明に係る表示装置はまた、書き込みア
ドレスと読み出しアドレスを独自に設定自在なメモリ手
段と、当該メモリ手段から読み出された情報を表示する
表示手段と、当該メモリ手段の書き込み及び読み出しを
制御する制御手段とからなる表示装置であって、当該制
御手段は、当該メモリ手段から記憶データを読み出して
いる間、当該メモリ手段の書き込みを停止することを特
徴とする。

【００１５】本発明に係るメモリ装置は、書き込みアド
レス及び読み出しアドレスが互いに独立にそれぞれ書き
込みクロック及び読み出しクロックに応じて一方向に変
化するメモリ手段と、当該メモリ手段への情報記憶に先
立ち、当該書き込みアドレスをリセットする書き込みリ
セット手段と、当該メモリ手段の、情報を書き込むべき
アドレスまで当該書き込みアドレスを変化させるべく、
相当数の書き込みクロックを当該メモリ手段に供給する
書き込みアドレス設定手段と、当該書き込みアドレス設
定手段により設定された書き込みアドレス以降に、所定
周波数の書き込みクロックを当該メモリ手段に供給して
所望の情報を書き込む書き込み手段とからなることを特
徴とする。

【００１６】

【作用】上記手段により、ＦＩＦＯ型のメモリ手段、又
は書き込みアドレス及び読み出しアドレスが互いに独立
にそれぞれ書き込みクロック及び読み出しクロックに応
じて一方向に変化するメモリ手段であっても、その任意
のアドレスに情報を書き込むことができる。これによ
り、例えば、マルチ画を記憶させることも可能になる。

【００１７】このようなメモリ手段は比較的大容量のも
のが安価に入手できるので、結果として、画像表示装置
を安価に提供できるようになる。

【００１８】

【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。

【００１９】図１は、スチル・ビデオ記録再生装置に適
用した本発明の一実施例の概略構成ブロック図を示す。

【００２０】図１の構成を説明する。１０は撮像素子、
１２は撮像素子１０の出力信号に、ガンマ補正及び色バ
ランス調整などの周知の処理を施す信号処理回路、１４
は、信号処理回路１２から出力される撮影画像信号（ａ
接点）、再生画像信号（ｂ接点）又は外部入力の画像信
号（ｃ接点）を選択する入力選択スイッチ、１６は入力
選択スイッチ１４により選択された画像信号をディジタ
ル化するＡ／Ｄ変換器、１８はＦＩＦＯメモリ２０、書
き込み制御回路２２及び読み出し制御回路２４からなる
画像メモリ、２６は、Ａ／Ｄ変換器１６の出力（ａ接
点）又は画像メモリ１８の出力８ｂ接点）を選択して画
像メモリ１８に印加するスイッチである。スイッチ２６
は通常、ａ接点に接続する。

【００２１】２８は画像メモリ１８の出力をディジタル
変調又はビデオ化するディジタル信号処理回路、３０は
ディジタル信号処理回路２８のディジタル出力をアナロ
グ信号に変換するＤ／Ａ変換器、３２は、Ｄ／Ａ変換器
３０の出力をビデオ出力端子３４に供給するか記録媒体
に記録するかを選択するスイッチ、３６はビデオ出力端
子３４からのビデオ信号を画像表示するモニタである。

【００２２】３８は、スチル・ビデオ・フロッピーなど
の記録媒体、４０はその記録再生ヘッド、４２は再生時
にはａ接点に接続し、記録時にはｂ接点に接続するスイ
ッチである。スイッチ４２のｂ接点は、スイッチ３２の
ｂ接点に接続する。４４は、スイッチ４２からの記録再
生ヘッド４０の出力を再生処理（復調及びディエンファ
シスなど）する再生処理回路である。再生処理回路４４
の出力は、入力選択スイッチ１４のｂ接点に接続する。

【００２３】４６は外部ビデオ入力端子、４８は外部ビ
デオ入力端子４６からのビデオ信号を所定の内部形式に
変換するビデオ・デコーダである。

【００２４】５０は、再生処理回路４４及びビデオ・デ
コーダ４８の出力から同期信号を分離する同期分離回
路、５２は、撮像素子１０、信号処理回路１２、Ａ／Ｄ
変換器１６、ＦＩＦＯメモリ２０、書き込み制御回路２
２、読み出し制御回路２４、ディジタル信号処理回路２
８及びＤ／Ａ変換器３０に必要なクロック信号及び同期
信号を供給する同期クロック生成回路（ＳＣＧ）、５４
は全体を制御するシステム制御回路である。

【００２５】先ず、本実施例の基本動作を説明する。

【００２６】撮像時には、システム制御回路５４は、入
力選択スイッチ１４をａ接点、スイッチ３２，４２をｂ
接点に接続する。撮像素子１０は、被写体の光学像を電
気信号に変換し、信号処理回路１２が撮像素子１０の出
力信号にニー補正、ガンマ補正及びホワイトバランス調
整などの周知の撮像信号処理を施する。信号処理回路１
２の出力は入力選択スイッチ１４を介してＡ／Ｄ変換器
１６に印加され、ディジタル化される。この時点で、同
期クロック生成回路５２はスイッチ２６をａ接点に接続
し、Ａ／Ｄ変換器１６の出力はスイッチ２６を介して画
像メモリ１８に印加され、そのＦＩＦＯメモリ２０に一
時記憶される。

【００２７】同期クロック生成回路５２は、撮像素子１
０、信号処理回路１２、Ａ／Ｄ変換器１６及び画像メモ
リ１８の書き込み制御回路２２に同期したクロックを供
給し、これにより、撮影画像が正しく画像メモリ１８に
書き込まれる。

【００２８】この間に、システム制御回路５４はフロッ
ピー３８を所定回転速度で安定回転させ、撮影画像を記
録すべきトラックに記録再生ヘッド４０を位置決めす
る。システム制御回路５４は、フロッピーの３８の回転
位相を示す位相検出信号を同期クロック生成回路５２に
供給し、同期クロック生成回路５２は、この回転位相信
号に同期したクロックを画像メモリ１８の読み出し制御
回路２４、信号処理回路２８及びＤ／Ａ変換器３０に供
給する。

【００２９】画像メモリ１８の読み出し制御回路２４は
同期クロック生成回路５２からのクロックに従いメモリ
２０の記憶データを順に読み出し、信号処理回路２８に
印加する。信号処理回路２８は、画像メモリ１８から読
み出された画像データに記録用の信号処理（例えば、デ
ィエンファシス及び変調など）を施し、その出力はＤ／
Ａ変換器３０、スイッチ３２及びスイッチ４２を介して
記録再生ヘッド４０に印加される。このようにして、撮
影画像がフロッピー３８に記録される。

【００３０】再生時には、システム制御回路５４は入力
選択スイッチ１４をｂ接点に、スイッチ３２，４２をａ
接点に接続し、フロッピー３８を所定回転速度で安定回
転させ、再生すべき画像の記録されたトラックに記録再
生ヘッド４０を位置決めする。記録再生ヘッド４０の出
力はスイッチ４２を介して再生処理回路４４に印加され
る。再生処理回路４４は、入力信号を復調及びディエン
ファシスし、所定内部形式の再生画像信号を出力する。
再生処理回路４４の出力は入力選択スイッチ１４のｂ接
点を介してＡ／Ｄ変換器１６に印加され、また、同期分
離回路５０に印加される。同期分離回路５０は入力信号
から水平垂直同期信号を分離し、同期クロック生成回路
５２に印加する。同期クロック生成回路５２は同期分離
回路５０からの同期信号に同期したクロックをＡ／Ｄ変
換器１６及び画像メモリ１８の書き込み制御回路２２に
供給する。この時点では、同期クロック生成回路５２は
スイッチ２６をａ接点に接続する。

【００３１】Ａ／Ｄ変換器１６は入力選択スイッチ１４
を介して入力する再生処理回路４４の出力をディジタル
信号に変換し、その出力はスイッチ２６を介して画像メ
モリ１８に印加され、一時記憶される。同期クロック生
成回路５２は、画像メモリ１８の読み出し制御回路２４
には書き込み時とは独立なクロックを供給し、メモリ２
０から記憶データを読み出させる。画像メモリ１８から
読み出された画像データは、信号処理回路２８により標
準形式（例えば、ＮＴＳＣビデオ形式）に変換され、Ｄ
／Ａ変換器３０によりアナログ信号に変換される。Ｄ／
Ａ変換器３０の出力はスイッチ３２及び出力端子３４を
介してモニタ３６に印加される。これにより、モニタ３
６は、再生画像を表示される。

【００３２】外部入力の画像信号を記録する場合には、
次のように動作する。即ち、システム制御回路５４は入
力選択スイッチ１４をｃ接点に接続し、スイッチ３２，
４２をｂ接点に接続する。ビデオ・デコーダ４８は外部
入力端子４６からのビデオ信号を所定の内部形式（例え
ば、信号処理回路１２の出力と同じ形式）に変換し、そ
の出力は、入力選択スイッチ１４を介してＡ／Ｄ変換器
１６と、同期分離回路５０に印加される。同期分離回路
５０は入力信号から水平垂直同期信号を分離し、同期ク
ロック生成回路５２に印加する。同期クロック生成回路
５２は同期分離回路５０からの同期信号に同期したクロ
ックをＡ／Ｄ変換器１６及び画像メモリ１８の書き込み
制御回路２２に供給する。この時点では、同期クロック
生成回路５２はスイッチ２６をａ接点に接続する。

【００３３】Ａ／Ｄ変換器１６は入力選択スイッチ１４
を介して入力するビデオ・デコーダ４８の出力をディジ
タル信号に変換し、その出力はスイッチ２６を介して画
像メモリ１８に印加され、一時記憶される。

【００３４】この間に、システム制御回路５４はフロッ
ピー３８を所定回転速度で安定回転させ、外部入力画像
を記録すべきトラックに記録再生ヘッド４０を位置決め
する。システム制御回路５４は、フロッピーの３８の回
転位相を示す位相検出信号を同期クロック生成回路５２
に供給し、同期クロック生成回路５２は、この回転位相
信号に同期したクロックを画像メモリ１８の読み出し制
御回路２４、信号処理回路２８及びＤ／Ａ変換器３０に
供給する。

【００３５】画像メモリ１８の読み出し制御回路２４は
同期クロック生成回路５２からのクロックに従いメモリ
２０の記憶データを順に読み出し、信号処理回路２８に
印加する。信号処理回路２８は、画像メモリ１８から読
み出された画像データに記録用の信号処理（例えば、デ
ィエンファシス及び変調など）を施し、その出力はＤ／
Ａ変換器３０、スイッチ３２及びスイッチ４２を介して
記録再生ヘッド４０に印加される。このようにして、外
部入力端子４６に入力する外部入力画像がフロッピー３
８に記録される。

【００３６】次に、本実施例の特徴的な機能であるマル
チ画再生の動作を説明する。なお、ここでは、６４０×
４８０画素からなる１フレームをインターレースする２
フィールドに分けた１フィールド（即ち、６４０×２４
０画素）について説明する。説明を簡単にし、理解を容
易にするために、図３に示すように、４つの画像のマル
チ画、即ち、２×２のマルチ画を例に説明する。選択さ
れた４つの画像が、４つの領域Ａ，Ｂ，Ｃ，Ｄの指定さ
れた領域に格納されるものとする。

【００３７】図３に示す数値は、メモリ２０上でのアド
レスである。

【００３８】システム制御回路５４は、ユーザによりマ
ルチ画再生モードを設定されると、画像メモリ１８のメ
モリ２０を全てクリアし、モニタ３６（又は出力端子３
４）に無地画像を出力させる。図示しない操作装置によ
り、マルチ画を構成すべき画像（即ち、画像メモリ１８
に取り込むべき画像）とその表示位置が指定されると、
システム制御回路５４は、その指定の画像の記録されて
いるトラックに記録再生ヘッド４０を移動し、スイッチ
４２をａ接点に接続して、指定画像を再生する。記録再
生ヘッド４０の出力はスイッチ４２、再生処理回路４
４、入力選択スイッチ１４、Ａ／Ｄ変換器及びスイッチ
２６を介して画像メモリ１８に印加される。

【００３９】図４は、再生画像を画像メモリ１８のメモ
リ２０の領域Ａに記憶するタイミング・チャートを示
す。図４（１）は画像メモリ１８に入力する再生画像信
号、同（２）は、Ａ／Ｄ変換器１６に印加されるサンプ
リング・クロック、同（３）は、書き込みリセット信号
ＷＲＳＴ、同（４）は書き込み許可（ライト・イネーブ
ル）信号ＷＥ、同（５）は書き込みクロックＷＣＬＫ、
同（６）はスイッチ２６の接続方向、同（７）は、読み
出しリセット信号ＲＲＳＴ、同（８）は読み出し許可
（リード・イネーブル）信号、同（９）は読み出しクロ
ック信号ＲＣＬＫ、同（１０）は、映像出力のミュート
を制御するミュート制御信号である。ミュート制御信号
は、Ｌのとき映像出力がミュートされる。

【００４０】先に説明したように、同期分離回路５０は
再生画像信号から同期信号を分離して同期クロック生成
回路５２に供給し、同期クロック生成回路５２は、同期
分離回路５０からの同期信号に同期した各種クロックＡ
／Ｄ変換器１６、書き込み制御回路２２及び読み出し制
御回路２４に供給し、スイッチ２６の切り換えを制御す
る。

【００４１】適当な（例えば、最初の）垂直同期信号に
応じて、リセット信号ＷＲＳＴ，ＲＲＳＴによりメモリ
２０の書き込みアドレス・カウンタと読み出しアドレス
・カウンタをリセットし、メモリ２０に書き込みクロッ
ク及び読み出しクロックを印加し始める。メモリ２０へ
の書き込み開始直前に映像出力をミュートする。

【００４２】書き込みアドレス・カウンタと読み出しア
ドレス・カウンタのリセットから１垂直走査期間（１
Ｖ）とα（垂直同期信号のリーディング・エッジから有
効画像の始まるまでの期間）を加えた期間の間に、メモ
リ２０の書き込みアドレスと読み出しアドレスが６４０
になるように、書き込みクロックＷＣＬＫ及び読み出し
クロックＲＣＬＫを印加し続け、且つ、そのクロック
分、書き込み許可信号ＷＥ及び読み出し許可信号ＲＥを
Ｈにする。本実施例では、書き込みアドレス・カウンタ
及び読み出しアドレス・カウンタがＤＲＡＭ構成であ
り、一定期間（例えば、数ミリ秒）、それぞれ書き込み
クロック及び読み出しクロックが印加され、且つ許可信
号ＷＥ，ＲＥがＨになる状態にならないと、カウンタ内
のアドレスが消えてしまうので、クロックＷＣＬＫ，Ｒ
ＣＬＫと同時に許可信号ＷＥ，ＲＥもＨにしている。

【００４３】書き込み許可信号ＷＥ及び読み出し許可信
号ＲＥをＨにしなくても、書き込みアドレスと読み出し
アドレスを保持でき、クロックのみで所望値に進めるこ
とができる場合には、書き込み許可信号ＷＥ及び読み出
し許可信号ＲＥをＨにしなくてもよい。

【００４４】メモリ２０の先頭部分に１ライン分の領域
を確保したのは、この領域を１Ｈ遅延線として利用し、
線順次色差信号の同時化処理に利用するためである。

【００４５】書き込みアドレス及び読み出しアドレスを
６４０に進める間、スイッチ２６はｂ接点に接続し、メ
モリ２０から読み出されたデータがそのままメモリ２０
に入力されている。

【００４６】このように準備が完了すると、次に、再生
画像信号から画像データを取り込む（期間Ｔ１）。即
ち、再生画像信号の有効画像部分でＡ／Ｄ変換器１６に
１有効水平走査期間に６４０個サンプリングする周波数
（ｆｓ）のサンプリング・クロックを供給して１ライン
あたり６４０個のサンプル・データを得る。スイッチ２
６は、この時点では、ａ接点に接続し、Ａ／Ｄ変換器１
６の出力データが画像メモリ１８に印加される。書き込
み制御回路２２は、入力する画像データを１つおきに取
り込んで、メモリ２０に供給する。本実施例では、これ
を、書き込みクロックＷＣＬＫを１クロックおきに書き
込み許可信号ＷＥでマスクすることで実現している。こ
れにより、最初の１ラインのサンプルが１／２に間引か
れて、メモリ２０に書き込まれる。

【００４７】次の１水平走査期間でも、Ａ／Ｄ変換器１
６へのサンプリング・クロック、クロックＷＣＬＫ，Ｒ
ＣＬＫ及び許可信号ＷＥ，ＲＥは同じであるが、スイッ
チ２６がｂ接点に切り換えられる。これにより、メモリ
２０の出力がメモリ２０の入力に帰還されていることに
なる。この間の書き込みアドレス及び読み出しアドレス
は、９６０〜１，２７９であり、再生画像の画像データ
を書き込む領域Ａの隣の領域Ｂを指している。即ち、領
域Ｂの記憶データ（この段階では、最初にクリアされた
データ）が、再び同じアドレスに書き込まれる。

【００４８】３つ目の水平走査期間では、同期クロック
生成回路５２は、スイッチ２６を再び、ａ接点に接続す
る。１番目の水平走査期間と同様な動作により、画像デ
ータが１画素おきに間引かれてメモリ２０の領域ａに記
憶される。

【００４９】このようにして、再生画像を水平方向に１
／２、垂直方向に１／２に間引いた画像データがメモリ
２０の領域ａに書き込まれる。

【００５０】メモリ２０の領域Ｂのアドレス７７，１２
０〜７７，４３９と、領域Ｃ及び領域Ｄの全部について
は、データを書き込むことも読み出すことも必要無いの
で、アドレス７７，１２０以降については、書き込み及
び読み出しを停止する。

【００５１】このようにして、１つ目の画像をメモリ２
０に書き込み終えると、システム制御回路５４は、直ち
に、メモリ２０から画面全体を読み出す動作を開始す
る。このタイミング・チャートを図５に示す。図４と同
様に、図５（１）は画像メモリ１８に入力する再生画像
信号、同（２）は、Ａ／Ｄ変換器１６に印加されるサン
プリング・クロック、同（３）は、書き込みリセット信
号ＷＲＳＴ、同（４）は書き込み許可（ライト・イネー
ブル）信号ＷＥ、同（５）は書き込みクロックＷＣＬ
Ｋ、同（６）はスイッチ２６の接続方向、同（７）は、
読み出しリセット信号ＲＲＳＴ、同（８）は読み出し許
可（リード・イネーブル）信号、同（９）は読み出しク
ロック信号ＲＣＬＫ、同（１０）は、映像出力のミュー
トを制御するミュート制御信号である。

【００５２】同期クロック生成回路５２は先ず、ミュー
トを解除し、リセット信号ＷＲＳＴ，ＲＲＳＴにより書
き込みアドレス・カウンタ及び読み出しアドレス・カウ
ンタをリセットする。その後の期間Ｔ２に、書き込みク
ロックＷＣＬＫ及び読み出しクロックＲＣＬＫをそれぞ
れ書き込み制御回路２２及び読み出し制御回路２４に供
給し、表示画面の有効画像領域に相当する期間（即ち、
帰線期間を除いた期間）だけ、書き込み許可信号ＷＥ及
び読み出し許可信号ＲＥをＨにして、書き込み及び読み
出しを許可する。但し、１Ｈ遅延線として使用したアド
レス０〜６３９と、領域Ａ，Ｂと領域Ｃ，Ｄの境界であ
るアドレス７６，８００〜７８，０７９の期間では、ス
イッチ２６をａ接点に接続し、且つ、Ａ／Ｄ変換器１６
の出力を’０’にしておく。これにより、メモリ２０上
で、これらのアドレス部分に０値が書き込まれ、画面上
では黒色になる。この処理の間の、クロックＷＣＬＫ，
ＲＣＬＫは、記憶すべき画像信号をディジタル化する際
のサンプリング・レートｆｓと同じ周波数であり、この
実施例では、１水平走査線の有効画像領域で６４０回サ
ンプリングする周波数である。

【００５３】領域Ａと領域Ｂの境界、及び領域Ｃと領域
Ｄの境界についても、同様の処理を行なうとにより、こ
れらの境界も黒色で表示されるようにできることはいう
までもない。

【００５４】本実施例では、少しでもミュートの期間を
短縮するために、不要な遅延線部分の境界の塗り潰し処
理（以下、境界処理という。）のための期間Ｔ２の前に
ミュートを解除しているが、境界処理の終了前のマルチ
画が表示（出力）されてしまうという弊害がある。これ
を避けるには、Ｔ２の終了後に、ミュートを解除するよ
うにしてもよいことは明らかである。

【００５５】境界処理の終了後、表示のためにメモリ２
０から全画面の画像データを読み出す。このためのタイ
ミング・チャートを図５の期間Ｔ３に示してある。先
ず、同期クロック生成回路５２は、読み出しアドレス・
リセット信号ＲＲＳＴを読み出し制御回路２４に印加し
てその読み出しアドレスをリセットし、次いで、画像記
憶時のサンプリング・レートｆｓと同じ周波数の読み出
しクロックＲＣＬＫを読み出し制御回路２４に印加し、
有効画像期間（帰線期間を除いた期間）だけ読み出し許
可信号ＲＥをＨにする。

【００５６】この段階では、メモリ２０には、領域Ａに
のみ画像が記憶され、領域Ｂ，Ｃ，Ｄはクリアされたま
まなので、この状態に対応するマルチ画が出力（表示）
されることになる。なお、図５では、代表的に１垂直走
査期間のみのタイミングを図示してあるが、メモリ２０
から繰り返し記憶データを読み出すことはいうまでもな
い。

【００５７】この表示のための読み出しの間、書き込み
制御回路２２の入力には何も印加しない。これにより画
像メモリ１８及び同期クロック生成回路５２の消費電力
を低減できる。また、メモリ２０への書き込みが完了し
た後は、フロッピー３８の回転を停止しておくのが好ま
しいことはいうまでもない。その他の不要な部分も低消
費電力状態又は休止状態にしておく。

【００５８】次に、メモリ２０の領域Ｂ，Ｃ，Ｄにも画
像を記憶する動作を説明する。領域Ａに画像を記憶する
動作とは異なる部分（特に、アドレス関係）に注目して
説明する。画像記憶の後の境界処理と表示のための読み
出しは、先に説明したのと同じであることは明らかであ
る。

【００５９】領域Ｂに画像を記憶する動作を説明する。
図６はそのタイミング・チャートを示す。準備として、
実際に画像データを取り込む前の１フィールド期間に、
書き込みアドレスと読み出しアドレスを領域Ｂの先頭ア
ドレスである９６０に進めておく。領域Ａには既に画像
データが記憶されているので、領域Ａに対応するアドレ
ス部分では、書き込みクロックＷＣＬＫと読み出しクロ
ックＲＣＬＫ、及び書き込み許可信号ＷＥと読み出し許
可信号ＲＥを厳密に同期させる必要がある。

【００６０】Ａ／Ｄ変換器１６が記憶すべき画像の有効
画像データを出力するタイミングで、同期クロック生成
回路５２は、書き込み制御回路２２及び読み出し制御回
路２４にＡ／Ｄ変換器１６のサンプリング・レートの１
／２の周波数のクロックを供給する。実質的には、書き
込み許可信号ＷＥ及び読み出し許可信号ＲＥによりそれ
ぞれ書き込みクロックＷＣＬＫ及び読み出しクロックＲ
ＣＬＫを１つおきにマスクする。これにより、最初の１
水平走査線のデータが１／２に間引かれながら、アドレ
ス９６０〜１，２７９に書き込まれる。

【００６１】次の１水平走査期間では、スイッチ２６は
ｂ接点に接続し、アドレス１，２８０〜１，５９９の記
憶データが読み出され、同じアドレスに再び書き込まれ
る。３つ目の水平走査期間では、スイッチ２６が再び、
ａ接点に接続し、Ａ／Ｄ変換器１６の出力データが１／
２に間引かれてメモリ２０のアドレス１，６００〜１，
９１９に書き込まれる。

【００６２】このようにして、水平方向及び垂直方向に
１／２に間引かれた画像データが領域Ｂに書き込まれ
る。

【００６３】領域Ｃに画像を書き込む際の動作を説明す
る。図７はそのタイミング・チャートを示す。準備とし
て、実際に画像データを取り込む前の１フィールド期間
に、書き込みアドレスと読み出しアドレスを領域Ｃの先
頭アドレスである７７，４４０に進めておく。領域Ａ，
Ｂには既に画像データが記憶されているので、領域Ａ，
Ｂに対応するアドレス部分では、書き込みクロックＷＣ
ＬＫと読み出しクロックＲＣＬＫ、及び書き込み許可信
号ＷＥと読み出し許可信号ＲＥを厳密に同期させる必要
がある。

【００６４】Ａ／Ｄ変換器１６が記憶すべき画像の有効
画像データを出力するタイミングで、同期クロック生成
回路５２は、書き込み制御回路２２及び読み出し制御回
路２４にＡ／Ｄ変換器１６のサンプリング・レートの１
／２の周波数のクロックを供給する。これにより、１水
平走査線のデータが１／２に間引かれながら、アドレス
７７，４４０〜７７，７５９に書き込まれる。

【００６５】次の１水平走査期間では、スイッチ２６は
ｂ接点に接続し、アドレス７７，７６０〜７８，０７９
の記憶データが読み出され、同じアドレスに再び書き込
まれる。なお、図７では、この間、Ａ／Ｄ変換器１６へ
のクロック供給と動作を停止している。これにより、こ
の部分の電力消費を低減できる。

【００６６】３つ目の水平走査期間では、スイッチ２６
が再び、ａ接点に接続し、Ａ／Ｄ変換器１６の出力デー
タが１／２に間引かれてメモリ２０のアドレス７８，０
８０〜７８，３９９に書き込まれる。

【００６７】このようにして、水平方向及び垂直方向に
１／２に間引かれた画像データが領域Ｃに書き込まれ
る。

【００６８】領域Ｄに画像を書き込む際の動作を説明す
る。図８はそのタイミング・チャートを示す。準備とし
て、実際に画像データを取り込む前の１フィールド期間
に、書き込みアドレスと読み出しアドレスを領域Ｄの先
頭アドレスである７７，７６０に進めておく。領域Ａ，
Ｂ，Ｃには既に画像データが記憶されているので、領域
Ａ，Ｂ，Ｃに対応するアドレス部分では、書き込みクロ
ックＷＣＬＫと読み出しクロックＲＣＬＫ、及び書き込
み許可信号ＷＥと読み出し許可信号ＲＥを厳密に同期さ
せる必要がある。

【００６９】Ａ／Ｄ変換器１６が記憶すべき画像の有効
画像データを出力するタイミングで、同期クロック生成
回路５２は、書き込み制御回路２２及び読み出し制御回
路２４にＡ／Ｄ変換器１６のサンプリング・レートの１
／２の周波数のクロックを供給する。これにより、最初
の１水平走査線のデータが１／２に間引かれながら、ア
ドレス７７，４４０〜７７，７５９に書き込まれる。

【００７０】次の１水平走査期間では、スイッチ２６は
ｂ接点に接続し、アドレス７８，０８０〜７８，３９９
の記憶データが読み出され、同じアドレスに再び書き込
まれる。なお、図８でも、図７と同様に、この間、Ａ／
Ｄ変換器１６へのクロック供給と動作を停止している。
これにより、この部分の電力消費を低減できる。

【００７１】３つ目の水平走査期間では、スイッチ２６
が再び、ａ接点に接続し、Ａ／Ｄ変換器１６の出力デー
タが１／２に間引かれてメモリ２０のアドレス７８，４
００〜７８，７１９に書き込まれる。

【００７２】このようにして、水平方向及び垂直方向に
１／２に間引かれた画像データが領域Ｄに書き込まれ
る。

【００７３】以上４つの画像からなるマルチ画を例に説
明したが、本発明が、その他の数（例えば、９、１６、
又は２５）の画像からなるマルチ画であっても適用でき
ることは明らかである。マルチ画の構成画像数に応じた
間引き率で各画像をメモリ２０に取り込めばよい。

【００７４】上記実施例では、書き込みクロックＷＣＬ
Ｋ及び読み出しクロックＲＣＬＫの周波数は、Ａ／Ｄ変
換器１６のサンプリング・クロックｆｓと同じで一定で
あっり、必要時に、書き込み許可信号ＷＥ及び読み出し
許可信号ＲＥによりマスクして、実質的なクロック・レ
ートを下げるようにしているが、有効画像領域の間、書
き込み許可信号ＷＥ及び読み出し許可信号ＲＥをＨと
し、書き込みクロックＷＣＬＫ及び読み出しクロックＲ
ＣＬＫの周波数自体を適宜に変更するようにしてもよ
い。

【００７５】領域Ｃ，Ｄについて説明したように、メモ
リ２０に取り込まない走査線部分については、Ａ／Ｄ変
換器１６を停止させるのが好ましい。こうすることによ
り、消費電力を節減できる。

【００７６】上記実施例では、画像を縮小するのに単純
な間引きを使用したが、縮小画像でモアレを生じさせな
いためには、間引き処理の前にローパス・フィルタなど
で高域を除去しておく必要がある。

【００７７】上記実施例では、書き込み対象領域以外の
領域では、同じアドレスに再書き込みしているが、例え
ば、クリアされたままの領域のように再書き込みが不要
な領域については、読み出し及びその書き込みを省略し
てもよい。具体的には、読み出しクロックＲＣＬＫと読
み出し許可信号ＲＥの印加を省略（又は停止）する。こ
れにより、消費電力を節減できる。

【００７８】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、ＦＩＦＯ型のメモリ素子を使用す
る画像メモリで、任意のアドレスにデータを書き込み、
読み出すことができる。これにより、任意の画面位置に
画像を表示させることが可能になり、安価な画像表示装
置を提供できる。

【００７９】画像表示中に、書き込みクロックの供給を
停止することにより、消費電力を節減できる。

【図面の簡単な説明】

【図１】 本発明の一実施例の概略構成ブロック図であ
る。

【図２】 ＦＩＦＯメモリを使用する画像メモリで２×
２のマルチ画を記憶する場合のメモリ・マップである。

【図３】 メモリ２０に２×２のマルチ画を記憶する場
合のメモリ・マップである。

【図４】 再生画像をメモリ２０の領域Ａに記憶するタ
イミング・チャートである。

【図５】 境界処理のタイミング・チャートである。

【図６】 領域Ｂに画像を記憶するタイミング・チャー
トである。

【図７】 領域Ｃに画像を記憶するタイミング・チャー
トである。

【図８】 領域Ｄに画像を記憶するタイミング・チャー
トである。

【符号の説明】

１０：撮像素子 １２：信号処理回路 １４：入力選択スイッチ １６：Ａ／Ｄ変換器 １８：画像メモリ ２０：ＦＩＦＯメモリ ２２：書き込み制御回路 ２４：読み出し制御回路 ２６：スイッチ ２８：ディジタル信号処理回路 ３０：Ｄ／Ａ変換器 ３２：スイッチ ３４：ビデオ出力端子 ３６：モニタ ３８：記録媒体（フロッピー） ４０：記録再生ヘッド ４２：スイッチ ４４：再生処理回路 ４６：外部ビデオ入力端子 ４８：ビデオ・デコーダ ５０：同期分離回路 ５２：同期クロック生成回路（ＳＣＧ） ５４：システム制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画像情報をＦＩＦＯ型画像メモリに記憶
   した後、読み出しながら画像表示する表示装置であっ
   て、当該画像メモリの書き込みアドレス・カウンタを所
   定のタイミングでリセットした後、当該書き込みアドレ
   ス・カウンタを一方向に変化させる書き込みクロック
   を、当該書き込みアドレス・カウンタのカウント値が画
   像情報を書き込みたいアドレスを示すまで、書き込みア
   ドレスに供給し、以後、表示したい画像情報を順次当該
   画像メモリに書き込むことを特徴とする表示装置。
2. 【請求項２】 書き込みアドレスと読み出しアドレスを
   独自に設定自在なメモリ手段と、当該メモリ手段から読
   み出された情報を表示する表示手段と、当該メモリ手段
   の書き込み及び読み出しを制御する制御手段とからなる
   表示装置であって、当該制御手段は、当該メモリ手段か
   ら記憶データを読み出している間、当該メモリ手段の書
   き込みを停止することを特徴とする表示装置。
3. 【請求項３】 書き込みアドレス及び読み出しアドレス
   が互いに独立にそれぞれ書き込みクロック及び読み出し
   クロックに応じて一方向に変化するメモリ手段と、当該
   メモリ手段への情報記憶に先立ち、当該書き込みアドレ
   スをリセットする書き込みリセット手段と、当該メモリ
   手段の、情報を書き込むべきアドレスまで当該書き込み
   アドレスを変化させるべく、相当数の書き込みクロック
   を当該メモリ手段に供給する書き込みアドレス設定手段
   と、当該書き込みアドレス設定手段により設定された書
   き込みアドレス以降に、所定周波数の書き込みクロック
   を当該メモリ手段に供給して所望の情報を書き込む書き
   込み手段とからなることを特徴とするメモリ装置。