CN106293591A - 时序控制器、使用时序控制器的电子设备、图像数据的处理方法 - Google Patents

时序控制器、使用时序控制器的电子设备、图像数据的处理方法 Download PDF

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Abstract

本发明提供一种能够降低功耗及/或降低对无线通信的影响的时序控制器、使用时序控制器的电子设备、图像数据的处理方法。行存储器(210)至少能够保存一行像素数据。输入接口电路(202)接收像素数据，并存储在行存储器(210)中。频率合成器(212)接收输入接口电路(202)所接收到的外部像素时钟(CKP)，而生成具有外部像素时钟(CKP)的频率的系数K倍的频率的内部像素时钟(CKINT)。图像处理电路(204)将存储在行存储器(210)中的像素数据与内部像素时钟(CKINT)同步地进行处理。

Description

时序控制器、使用时序控制器的电子设备、图像数据的处理方法
技术领域
本发明涉及一种时序控制器，接收来自图形控制器的图像数据，并向栅极驱动器、源极驱动器传输信息。
背景技术
图1是图像显示系统的框图。图像显示系统100具备液晶面板或有机EL(electroluminescent，电致发光)面板等显示面板102、栅极驱动器104、源极驱动器106、图形控制器110及时序控制器200。图形控制器110生成应该显示在显示面板102的图像数据。该图像数据中所含的像素(RGB，Red Green Blue，红绿蓝)数据是以串行形式向时序控制器200传输。电缆可以装卸于连接器112。
时序控制器200接收图像数据，而生成各种控制信号、时序信号(同步信号)。栅极时序信号被发送到栅极驱动器104。栅极驱动器104与栅极时序信号同步地依次选择显示面板102的扫描线LS。另外，RGB数据被供给到源极驱动器106，该源极驱动器106驱动应该输出所述RGB数据的数据线LD。
图2是图1的时序控制器200r的框图。时序控制器200r具备输入接口电路202、图像处理电路204、时钟树206、输出接口电路208。输入接口电路202接收从图形控制器110串行传输的RGB数据。RGB数据与像素时钟CKP同步地传输。像素时钟CKP可以经由时钟线传输，也可以嵌入在RBG数据中。像素时钟CKP经由时钟树206而供给到图像处理电路204、输出接口电路208。时钟树206包含时钟缓冲器或门控电路，对图像处理电路204、输出接口电路208分别以适当的时序分配像素时钟CKP。
图像处理电路204接收RGB数据(像素数据)，并进行必要的信号处理。接受了信号处理的RGB数据通过输出接口电路(传输器)208传输到源极驱动器106。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2000-78027号公报
[专利文献2]日本专利特开2007-96903号公报
发明内容
[发明要解决的问题]
随着图像数据的分辨率的增加，像素时钟CKP的频率有增大的倾向。图像处理电路204为了进行与像素时钟CKP同步的信号处理，其功耗随着像素时钟CKP的频率的增大而增加。而且，在向时钟树206传输像素时钟CKP时也消耗功率。
从另一种观点来看，通过图像处理电路204或时钟树206与像素时钟CKP同步地动作，时序控制器200r会发出像素时钟CKP的频率的噪音。也令人担心该噪音会对外部的无线通信造成不良影响。
本发明是鉴于所述状况而完成，其某形态的例示性目的之一在于提供一种能够降低功耗及/或降低对无线通信的影响的时序控制器。
[解决问题的技术手段]
本发明的某形态涉及一种时序控制器。时序控制器从图形控制器接收构成图像数据的像素数据及其附带的外部像素时钟，并输出到数据驱动器。时序控制器具备：行存储器，至少能够保存一行像素数据；输入接口电路，接收像素数据，并存储在行存储器中；频率合成器，接收输入接口电路所接收到的外部像素时钟，而生成具有外部像素时钟的频率的系数K倍(K为实数)的频率的内部像素时钟；图像处理电路，将存储在行存储器中的像素数据与内部像素时钟同步地进行处理；以及输出接口电路，将由图像处理电路处理过的像素数据与内部像素时钟同步地发送到源极驱动器。
如果将系数K设定为小于1，那么内部像素时钟的频率变低。通过减少水平空白期间的像素数，能够毫无破绽地处理一行像素数据。如果将系数K设定为大于1，那么内部像素时钟的频率变高。在这种情况下，通过增加水平空白期间的像素数，能够毫无破绽地处理一行像素数据。也就是说，通过调节水平空白期间的像素数，能够自由设定内部像素时钟的频率。由此，能够降低时序控制器的功耗及/或降低对无线通信的影响。
也可为，当外部像素时钟的频率(Hz)为fPIX，一行像素数据的传输时间(s)为TLINE时，系数K是以满足关系式(1)的方式设定。
TLINE＞HACT/(fPIX×K)…(1)
由此，能以维持水平方向的一行的处理时间的方式适当减少水平空白期间的像素数。而且，通过降低内部像素时钟的频率，能够降低时序控制器的功耗。
也可为，当图像数据的活动区域的水平分辨率为HACT，包含图像数据的空白区域的水平分辨率为HTOTAL时，系数K是以满足关系式(2)
HACT/HTOTAL＜K…(2)
的方式设定。
也可为，当外部像素时钟的频率(Hz)为fPIX，图像数据的更新率(Hz)为fR，包含空白区域的垂直分辨率为VTOTAL，活动区域的水平分辨率为HACT时，系数K是以满足关系式(3)的方式设定。
(1/fR)/VTOTAL＞HACT/(fPIX×K)…(3)
也可为，图形控制器能够变更图像数据的更新率，且系数K是针对每个更新率逐一设定。
时序控制器也可以还具备检测更新率的检测器。
某形态的时序控制器也可以还具备频率控制器，该频率控制器根据图像数据及/或搭载有时序控制器的设备的状态而动态地控制系数K。
也可以为K＞1。系数K也可以fPIX×K和无线通信用的频谱不一致的方式设定。
频率合成器也可以包含分数PLL(Phase Locked Loop，锁相环)电路。由此，能够细化地设定系数K。
分数PLL电路的分频比也可以是可变的。由此，能够使系数K可变。
时序控制器也可以是在一个半导体基板上集成为一体而形成。
所谓“集成为一体”，包含电路的构成要素全部形成在半导体基板上的情况、及电路的主要构成要素集成为一体的情况，也可以将一部分电阻器或电容器等设置在半导体基板的外部以用来调节电路常数。
本发明的另一形态涉及一种电子设备。电子设备具备所述任一项的时序控制器。
本发明的又一形态也是一种时序控制器。该时序控制器具备：帧存储器，能够保存一帧像素数据；输入接口电路，接收像素数据，并存储在帧存储器中；频率合成器，接收输入接口电路所接收到的外部像素时钟，而生成具有外部像素时钟的频率的系数K倍的频率的内部像素时钟；图像处理电路，将存储在帧存储器中的像素数据与内部像素时钟同步地进行处理；以及输出接口电路，将由图像处理电路处理过的像素数据与内部像素时钟同步地发送到源极驱动器。当外部像素时钟的频率(Hz)为fPIX，图像数据的更新率(Hz)为fR，包含空白区域的水平分辨率为HTOTAL，活动区域的垂直分辨率为VACT时，以满足
(1/fR)/HTOTAL＞VACT/(fPIX×K)
的方式，设定为K＜1。
通过以维持纵向的一列的处理时间的方式适当减少垂直空白期间的像素数，能够降低内部像素时钟的频率，甚至能够降低功耗。
本发明的又一形态也是一种时序控制器。该时序控制器具备：帧存储器，能够保存一帧像素数据；输入接口电路，接收像素数据，并存储在帧存储器中；频率合成器，接收输入接口电路所接收到的外部像素时钟，而生成具有外部像素时钟的频率的系数K倍的频率的内部像素时钟；图像处理电路，将存储在帧存储器中的像素数据与内部像素时钟同步地进行处理；以及输出接口电路，将由图像处理电路处理过的像素数据与内部像素时钟同步地发送到源极驱动器。当外部像素时钟的频率(Hz)为fPIX，图像数据的更新率(Hz)为fR，活动区域的水平分辨率为HACT，活动区域的垂直分辨率为VACT时，以满足
(1/fR)/(HACT×VACT)＞1/(fPIX×K)
的方式，设定为K＜1。
以维持一帧内的处理时间的方式，适当减少垂直空白期间及水平空白期间的像素数，由此能够降低内部像素时钟的频率，甚至能够降低功耗。
另外，使以上构成要素任意组合而成的发明、或使本发明的表现在方法、装置等之间变换所得的发明作为本发明的形态也有效。
[发明的效果]
根据本发明的某形态，能够降低功耗及/或降低对无线通信的影响。
附图说明
图1是图像显示系统的框图。
图2是图1的时序控制器的框图。
图3是实施方式的时序控制器的框图。
图4(a)是表示从图形控制器发送的源图像数据的图，图4(b)是表示在图像处理电路中被处理的内部图像数据的图。
图5(a)是表示向行存储器的行数据的写入动作的时序图，图5(b)是表示图像处理电路所处理的行数据的时序图。
图6是第1变化例的时序控制器的框图。
图7(a)是表示以第2更新率从图形控制器发送的源图像数据的图，图7(b)是表示在图像处理电路中被处理的内部图像数据的图。
图8是表示更新率的切换动作的时序图。
图9是第2变化例的时序控制器的框图。
图10是表示电子设备的立体图。
具体实施方式
以下，基于优选实施方式，一边参照附图，一边对本发明进行说明。对于各附图所示的相同或同等的构成要素、部件、处理标注相同的符号，并适当省略重复的说明。而且，实施方式是例示而非限定发明的内容，实施方式中所记载的全部特征及其组合未必是发明的本质特征。
在本说明书中，所谓“部件A和部件B连接的状态”，除了部件A和部件B物理性地直接连接的情况以外，还包括部件A和部件B经由不会对电连接状态造成影响的其他部件而间接连接的情况。
同样地，所谓“部件C设置在部件A和部件B之间的状态”，除了部件A和部件C、或部件B和部件C直接连接的情况以外，还包括经由不会对电连接状态造成影响的其他部件而间接连接的情况。
图3是实施方式的时序控制器200的框图。该时序控制器200用于图1所示的图像显示系统100，从图形控制器110接收构成图像数据的像素(RGB)数据及其附带的像素时钟CKP，并输出到数据驱动器(未图示)。例如像素数据是以差动串行形式传输。
时序控制器200除了输入接口电路202、图像处理电路204、时钟树206、输出接口电路208以外，还具备行存储器210、频率合成器212。时序控制器200是在一个半导体基板上集成为一体而形成的功能IC(Integrated Circuit，集成电路)。
行存储器210具有至少能够保存水平一行像素数据的容量。输入接口电路202接收串行形式的像素数据，并依次将所述像素数据存储在行存储器210中。像素时钟CKP也可以嵌入在像素数据中。在这种情况下，输入接口电路202包含CDR(Clock DataRecovery，时钟数据恢复)电路，将像素时钟CKP再生。
频率合成器212接收输入接口电路202所接收到的像素时钟CKP，而生成具有频率(称为内部频率)fINT的内部像素时钟CKINT，所述频率fINT是像素时钟CKP的频率(像素时钟频率)fPIX的系数K倍：
fINT＝K×fPIX。
为了使像素时钟CKP明确地区别于内部像素时钟CKINT，根据需要也会称为外部像素时钟。K可以大于1，也可以小于1。在本实施方式中，对K＜1的情况进行说明。
内部像素时钟CKINT经由时钟树206而供给到图像处理电路204或输出接口电路208。
图像处理电路204将存储在行存储器210中的像素数据与内部像素时钟CKINT同步地进行处理。输出接口电路208将由图像处理电路204处理过的像素数据与内部像素时钟CKINT同步地发送到源极驱动器106。
频率合成器212可以包含分数(Fractional)PLL电路，因此，系数K能以非整数(分数)来设定。分数PLL电路的分频比优选为可变。
以上是时序控制器200的基本构成。
图4(a)是表示从图形控制器110发送的源图像数据300的图。从图形控制器110发送的源图像数据300包含活动区域302和空白区域(标有影线)304，所述活动区域302相当于显示在显示面板102的有意义的图像信息，所述空白区域304插入在活动区域302的外侧。将活动区域302的水平分辨率(像素数)设为HACT，将垂直分辨率(像素数)设为VACT。另外，将包含空白区域304的源图像数据300整体的垂直分辨率(像素数)设为VTOTAL，将水平分辨率设为HTOTAL。在FHD(Full High Definition，全高清)画质中，HACT＝1920，VACT＝1080。
从图形控制器110向时序控制器200逐行地由上而下依次传输源图像数据300。各行(行数据306)中所含的像素数据从左到右依次被传输。如果着眼于各行的传输，那么传输活动区域302内所含的HACT个有效像素，继而插入相当于HBLNK个像素的空白期间。有时也会在空白期间传输用于时序控制的数据。一行的传输反复进行等于活动区域的行数VACT的次数。然后，遍及VBLNK行而插入空白期间。
假设像素时钟CKP的频率(Hz)为fPIX，图像数据的更新率(Hz)为fR。在这种情况下，一帧的传输时间TFRM为
TFRM＝1/fR。
在fR＝60Hz的情况下，TFRM＝16.7ms。当VBLNK＝70，VTOTAL＝1150时，一行的传输时间TLINE为
TLINE＝16.7ms/1150＝14.5μs。
如果HBLNK＝224，HTOTAL＝2144，那么1像素的传输时间(1/TPIX)为
TPIX＝14.5μs/2144＝6.76ns，
因此，像素时钟CKP的频率fPIX为
fPIX＝1/TPIX＝1/6.76ns≒147.9MHz。
fR、fPIX、HTOTAL、VTOTAL、HBLNK、VBLNK由图形控制器110设定。
回到图3，对系数K进行说明。在频率合成器212中，系数K是以满足以下关系式(1)的方式设定。
TLINE＞HACT/fINT＝HACT/(fPIX×K)…(1)
也就是说，系数K是以满足以下关系式的方式设定。
(HACT/fPIX)/TLINE＜K＜1
一行像素数据的传输时间TLINE是以1/fPIX×HTOTAL给出。也就是说，系数K也可以理解为是以满足关系式(2)的方式设定的值。
HACT/HTOTAL＜K＜1…(2)
如上所述，在HACT＝1920，HBLNK＝224，HTOTAL＝2144的情况下，能以满足
0.895＜K＜1
的方式设定K。以下，在K＝0.93，fPIX＝147MHz的情况下，fINT≒137.9MHz。
从另一种观点来看，系数K也可以理解为是以满足关系式(3)的方式设定的值。
(1/fR)/VTOTAL＞HACT/(fPIX×K)…(3)
1/fR为帧周期TFRM，左边的(1/fR)/VTOTAL相当于一行的传输时间TLINE。
以上是时序控制器200的构成。继而对其动作进行说明。
图5(a)是表示向行存储器210的行数据306的写入动作的时序图，图5(b)是表示从行存储器210读出并由图像处理电路204处理的行数据406的时序图。
如上所述，一个行数据306的传输时间TLINE为2144/147MHz＝14.5μs。对于这种行数据306，图像处理电路204与比像素时钟频率fPIX(＝147.9MHz)低的、137.9MHz的内部像素时钟CKINT同步地进行处理。因此，在一行的传输时间TLINE之间能够处理的像素数HTOTAL'为14.5μs×137.9MHz＝2000。因此，从行存储器210读出的行数据406包含HBLNK'＝HTOTAL'－HACT＝2000－1920＝80像素的空白区域。
图4(b)是表示在图像处理电路204中被处理的内部图像数据400的图。内部图像数据400包含活动区域402和空白区域404。如果对图4(a)和图4(b)加以对比，那么活动区域302、402相同，空白区域304、404不同。对于源图像数据300的行数据306的空白区域的像素数HBLNK和内部图像数据400的行数据406的空白区域的像素数HBLNK'来讲以下关系式成立。
HBLNK'＜HBLNK
图像处理电路204以一行的数据处理所需的时间和一行的传输时间一致的方式，将包含内部图像数据400的空白区域的水平分辨率设定为HTOTAL'。也就是说，以满足数式(4)的方式，设定水平分辨率HTOTAL'。
(1/fPIX)×HTOTAL＝(1/fINT)×HTOTAL'…(4)
如果将数式(4)变形，那么获得数式(5)、(6)。
HTOTAL'＝HTOTAL×fINT/fPIX＝HTOTAL×K…(5)
HBLNK'＝HTOTAL'－HACT＝HTOTAL×K－HACT…(6)
也就是说，以满足数式(6)的方式，根据系数K来调节水平空白期间的像素数HBLNK'，从而生成内部图像数据400。
以上是时序控制器200的动作。
根据该时序控制器200，能够自由设定内部像素时钟CKINT的频率fINT。在本实施方式中，设定为K＜1，而生成频率比外部像素时钟CKP低的内部像素时钟CKINT，通过减少水平空白期间的像素数HBLNK，而毫无破绽地处理一行像素数据。
因为能够使传输时钟树206的内部像素时钟CKINT的频率比像素频率fPIX低，所以能够降低时钟树206的功耗。而且，图像处理电路204及输出接口电路208也与内部像素时钟CKINT同步地动作，因此也能够降低它们的功耗。
以上，基于实施方式对本发明进行了说明。但该实施方式是例示，在所述各构成要素或各处理工艺、它们的组合中可能会存在各种变化例。以下，对这些变化例进行说明。
(第1变化例)
图6是第1变化例的时序控制器200a的框图。在该变化例中，图形控制器110能够变更图像数据300的更新率fR。例如更新率在动态图像中被设定为第1更新率(例如60Hz)，在静态图像中被设定为第2更新率(例如40Hz)。
更新率检测部220检测更新率fR。更新率检测部220可以基于直接或间接表示从图形控制器110向时序控制器200a发送的更新率的控制信号来检测更新率。例如时序控制器200a可以包含存储表示更新率的设定数据的寄存器(未图示)，且图形控制器110将该设定数据写入到寄存器。或者，更新率检测部220也可以通过监视源图像数据300来检测更新率。
在时序控制器200a中，设定内部频率fINT的系数K是针对每个更新率逐一设定。也就是说，规定有对应于第1更新率(60Hz)的系数K1、及对应于第2更新率(40Hz)的系数K2，从而内部频率fINT能够选择。
在寄存器222a中，存储对应于第1系数K1的分频比的设定数据β1，在寄存器222b中，存储对应于第2系数K2的分频比的设定数据β2。
频率合成器212是分数(Fractional)PLL电路，其分频比是以可变的方式构成。选择器224基于更新率检测部220的检测结果而选择设定数据β1、β2之一，设定频率合成器212的分频比。
以上是时序控制器200a的构成。继而对其动作进行说明。
关于第1更新率，如同设定K1＝0.93并参照图4(a)、(b)所说明的一样。
图7(a)是表示以第2更新率从图形控制器110发送的源图像数据300的图，图7(b)是表示在图像处理电路204中被处理的内部图像数据400的图。
参照图7(a)，对源图像数据300进行说明。在更新率fR＝40Hz时，帧周期TFRM为1/40＝25ms，一行像素数据的传输时间TLINE为TLINE＝TFRM/VTOTAL＝25ms/1150＝21.7μs。像素频率fPIX为147.9MHz，一行的总像素数HTOTAL为HTOTAL＝3198像素，水平空白期间的像素数HBLNK'为3198－1920＝1278像素。
参照图7(b)，对内部图像数据400进行说明。K2＝0.62，fINT＝92.2MHz。内部图像数据400的一行的总像素数HTOTAL'为HTOTAL'＝2000像素，其传输时间TLINE为2000×1/92.2MHz＝21.7μs，和源图像数据300的一行的传输时间一致。
图8是表示更新率的切换动作的时序图。在时刻t0之前，向寄存器写入表示第1更新率(60Hz)的数据，选择第1设定数据β1，从而图像处理电路204及输出接口电路208以第1内部频率fINT1＝137.9MHz动作。
在时刻t0，图形控制器110切换为第2更新率(40Hz)，向寄存器写入表示所述第2更新率的数据。响应所述写入而选择第2设定数据β2，从而图像处理电路204及输出接口电路208以第2内部频率fINT2＝92.2MHz动作，能够进而降低功耗。
在时刻t1，图形控制器110恢复为第1更新率(60Hz)，向寄存器写入表示所述第1更新率的数据。响应所述写入而选择第1设定数据β1，从而图像处理电路204及输出接口电路208以第1内部频率fINT1动作。
如此，根据第1变化例的时序控制器200a，在来自图形控制器110的源图像数据300的更新率为可变的平台上，通过根据更新率来切换内部频率fINT，能够进而降低功耗。
(第2变化例)
图9是第2变化例的时序控制器200b的框图。时序控制器200b具备频率控制器230。频率控制器230根据源图像数据300及/或搭载有时序控制器200b的设备的状态而动态或静态地控制系数K、也就是频率合成器212的分频比、换言之即内部频率fINT。
所谓“源图像数据的状态”，包括(i)源图像数据的更新率、(ii)源图像数据的像素频率fPIX等。所谓“搭载有时序控制器200b的设备的状态”，包括搭载在设备上的电池的电压、来自外部微型计算机的命令等。例如当电池电压下降时，通过使内部频率降低，能够降低功耗，延长动作时间。
另外，图6的更新率检测部220、寄存器222、选择器224也可以理解为对应于图9的频率控制器230的部件。
(第3变化例)
在实施方式中，对设定为K＜1而降低功耗的情况进行了说明，但也可以设定为K＞1而使内部频率fINT的频率高于像素时钟频率fPIX。作为一例，系数K也可以fINT＝fPIX×K和无线通信用的频谱不一致的方式设定。如果内部频率fINT干扰到WWAN(Wireless WideArea Network，无线广域网)或WLAN(Wireless Local Area Network，无线局域网)中使用的频率，那么无线通信的错误率变高，因此并不优选。在这种情况下，通过将K设定得较大来提高内部频率fINT，能够防止频率的干扰。在K＞1的情况下，内部图像数据400的水平空白期间的像素数HBLNK'大于源图像数据300的水平空白期间的像素数HBLNK。
(第4变化例)
时序控制器200也可以具备能够保存源图像数据300的一帧像素数据的帧存储器来代替行存储器210。在这种情况下，也可以进行和实施方式相同的处理。
或者，也可以按照以下方式动作。
当像素时钟的频率为fPIX(Hz)，图像数据的更新率为fR(Hz)，包含空白区域的水平分辨率为HTOTAL，活动区域的垂直分辨率为VACT时，以满足
(1/fR)/HTOTAL＞VACT/(fPIX×K)
的方式，设定为K＜1。
然后，以维持纵向的一列的处理时间的方式，适当减少垂直空白期间的像素数VBLNK，由此能够降低内部频率fINT＝fPIX×K，能够降低功耗。
或者，也可以按照以下方式动作。
(1/fR)/(HACT×VACT)＞1/(fPIX×K)
在这种情况下，以维持一帧内的处理时间的方式，适当减少垂直空白期间VBLNK及水平空白期间HBLNK的像素数，由此能够降低内部像素时钟CKINT的频率fINT，甚至能够降低功耗。
最后，对时序控制器200的用途进行说明。
图10是表示电子设备500的立体图。图10的电子设备500可为笔记本PC(PersonalComputer，个人计算机)或平板终端、智能手机、掌上游戏机、影音播放器等。电子设备500具备内置在壳体502中的图形控制器110、显示面板102、栅极驱动器104、源极驱动器106。在时序控制器200和图形控制器110之间，也可以设置包含差动传输器、传输路径及差动接收器的传输装置120。
基于实施方式，使用具体的语句对本发明进行了说明，但实施方式不过表示本发明的原理和应用，对于实施方式，在不脱离权利要求书所规定的本发明的思想的范围内，承认许多变化例及配置的变更。
[符号的说明]
100 图像显示系统
102 显示面板
104 栅极驱动器
106 源极驱动器
110 图形控制器
200 时序控制器
202 输入接口电路
204 图像处理电路
206 时钟树
208 输出接口电路
210 行存储器
212 频率合成器
220 更新率检测部
222 寄存器
224 选择器
230 频率控制器
300 源图像数据
302 活动区域
304 空白区域
306 行数据
400 内部图像数据
402 活动区域
404 空白区域
406 行数据

Claims (16)

1.一种时序控制器，其特征在于：从图形控制器接收构成图像数据的像素数据及其附带的外部像素时钟，并输出到数据驱动器，且具备：
行存储器，至少能够保存一行像素数据；
输入接口电路，接收所述像素数据，并存储在所述行存储器中；
频率合成器，接收所述输入接口电路所接收到的所述外部像素时钟，而生成具有所述外部像素时钟的频率的系数K倍(K为实数)的频率的内部像素时钟；
图像处理电路，将存储在所述行存储器中的像素数据与所述内部像素时钟同步地进行处理；以及
输出接口电路，将由所述图像处理电路处理过的像素数据与所述内部像素时钟同步地发送到源极驱动器。
2.根据权利要求1所述的时序控制器，其特征在于：
当所述外部像素时钟的频率(Hz)为fPIX，一行像素数据的传输时间(s)为TLINE时，系数K是以满足如下关系式(1)的方式设定：
TLINE＞HACT/(fPIX×K)…(1)。
3.根据权利要求1所述的时序控制器，其特征在于：
当所述图像数据的活动区域的水平分辨率为HACT，包含所述图像数据的空白区域的水平分辨率为HTOTAL时，系数K是以满足如下关系式(2)的方式设定：
HACT/HTOTAL＜K…(2)。
4.根据权利要求1所述的时序控制器，其特征在于：
当所述外部像素时钟的频率(Hz)为fPIX，所述图像数据的更新率(Hz)为fR，包含空白区域的垂直分辨率为VTOTAL，活动区域的水平分辨率为HACT时，系数K是以满足如下关系式(3)的方式设定：
(1/fR)/VTOTAL＞HACT/(fPIX×K)…(3)。
5.根据权利要求1所述的时序控制器，其特征在于：
所述图形控制器能够变更所述图像数据的更新率，且
系数K是针对每个更新率逐一设定。
6.根据权利要求5所述的时序控制器，其特征在于：
还具备检测更新率的变更的检测器。
7.根据权利要求1所述的时序控制器，其特征在于：
还具备频率控制器，该频率控制器根据所述图像数据及/或搭载有时序控制器的设备的状态而动态地控制系数K。
8.根据权利要求1所述的时序控制器，其特征在于：
K＞1。
9.根据权利要求1所述的时序控制器，其特征在于：
系数K是以fPIX×K和无线通信用的频谱不一致的方式设定。
10.根据权利要求1所述的时序控制器，其特征在于：
所述频率合成器包含分数PLL电路。
11.根据权利要求10所述的时序控制器，其特征在于：
所述分数PLL电路的分频比可变。
12.根据权利要求1所述的时序控制器，其特征在于：
其是在一个半导体基板上集成为一体而形成。
13.一种电子设备，其特征在于：
具备根据权利要求1至12中任一项所述的时序控制器。
14.一种图像数据的处理方法，其特征在于包括如下步骤：
从图形控制器接收构成图像数据的像素数据及其附带的外部像素时钟；
接收所述像素数据，并存储在至少能够保存一行像素数据的行存储器中；
接收所述外部像素时钟，而生成具有所述外部像素时钟的频率的系数K倍(K为实数)的频率的内部像素时钟；
将存储在所述行存储器中的像素数据与所述内部像素时钟同步地进行处理；以及
将处理过的所述像素数据与所述内部像素时钟同步地发送到源极驱动器。
15.一种时序控制器，其特征在于：从图形控制器接收构成图像数据的像素数据及其附带的外部像素时钟，并输出到数据驱动器，且具备：
帧存储器，能够保存一帧像素数据；
输入接口电路，接收所述像素数据，并存储在所述帧存储器中；
频率合成器，接收所述输入接口电路所接收到的所述外部像素时钟，而生成具有所述外部像素时钟的频率的系数K倍(K为实数)的频率的内部像素时钟；
图像处理电路，将存储在所述帧存储器中的像素数据与所述内部像素时钟同步地进行处理；以及
输出接口电路，将由所述图像处理电路处理过的像素数据与所述内部像素时钟同步地发送到源极驱动器；并且
当所述外部像素时钟的频率(Hz)为fPIX，所述图像数据的更新率(Hz)为fR，包含空白区域的水平分辨率为HTOTAL，活动区域的垂直分辨率为VACT时，以满足
(1/fR)/HTOTAL＞VACT/(fPIX×K)
的方式，设定为K＜1。
16.一种时序控制器，其特征在于：从图形控制器接收构成图像数据的像素数据及其附带的外部像素时钟，并输出到数据驱动器，且具备：
帧存储器，能够保存一帧像素数据；
输入接口电路，接收所述像素数据，并存储在所述帧存储器中；
频率合成器，接收所述输入接口电路所接收到的所述外部像素时钟，而生成具有所述外部像素时钟的频率的系数K倍(K为实数)的频率的内部像素时钟；
图像处理电路，将存储在所述帧存储器中的像素数据与所述内部像素时钟同步地进行处理；以及
输出接口电路，将由所述图像处理电路处理过的像素数据与所述内部像素时钟同步地发送到源极驱动器；并且
当所述外部像素时钟的频率(Hz)为fPIX，所述图像数据的更新率(Hz)为fR(Hz)，活动区域的水平分辨率为HACT，活动区域的垂直分辨率为VACT时，以满足
(1/fR)/(HACT×VACT)＞1/(fPIX×K)
的方式，设定为K＜1。
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