KR102253824B1 - 타이밍 컨트롤러 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치를 구동하도록 구성되는 타이밍 컨트롤러를 제공한다. 타이밍 컨트롤러는 표시 패널에 표시될 영상이 정지 영상임을 나타내는 정지 영상 신호를 제공받는 수신부, 영상을 표시하기 위해 이용되는 출력 데이터를 출력하는 송신부, 기준 클록 신호를 변조함으로써 제 1 및 제 2 주파수 값들 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하도록 구성되는 클록 주파수 확산부, 영상의 제 1 프레임에 대응하는 제 1 영상 데이터를 저장하고 확산 클록 신호에 응답하여 제 1 영상 데이터를 출력하는 메모리 시스템, 및 정지 영상 신호에 응답하여, 수신부를 통해 제 1 프레임을 뒤잇는 제 2 프레임에 대응하는 제 2 영상 데이터를 제공받는 대신 제 1 영상 데이터를 출력 데이터로서 출력하기 위해 메모리 시스템과 통신하는 정지 영상 관리부를 포함한다. 본 발명에 따르면, 전자기 간섭이 감소하고, 표시 장치의 동작의 오류가 방지될 수 있다.

Description

타이밍 컨트롤러 및 그것을 포함하는 표시 장치 {TIMING CONTROLLER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 전자 회로 및 전자 장치에 관한 것으로, 좀 더 구체적으로는 표시 장치를 구동하는 타이밍 컨트롤러 및 그것을 포함하는 표시 장치에 관한 것이다.
근래 다양한 종류의 전자 장치들이 이용되고 있다. 전자 장치는 하나 이상의 전자 회로들을 포함한다. 전자 장치는 전자 회로들을 동작시킴으로써 고유의 기능을 수행한다.
표시 장치는 근래 이용되고 있는 전자 장치들 중 하나이다. 표시 장치는 영상을 표시함으로써 사용자에게 정보를 제공한다. 표시 장치는 타이밍 컨트롤러라고 불리는 전자 회로를 포함한다. 타이밍 컨트롤러는 표시 장치를 구동하기 위해 이용된다. 높은 화질을 갖는 영상을 표시하기 위해, 표시 장치의 해상도(Resolution)가 점점 높아지는 추세에 있다. 타이밍 컨트롤러는 높은 해상도를 갖는 표시 장치에서 영상 표시에 시간 차가 발생하는 것을 방지하기 위해 적절한 제어 신호들을 출력한다.
표시 장치의 해상도가 높아지면, 표시 장치를 동작시키기 위해 이용되는 클록 신호의 주파수 역시 높아진다. 뿐만 아니라, 표시 장치의 해상도가 높아지면, 표시 장치를 구동하는 데에 소모되는 전력의 양이 증가한다. 이 문제를 해결하기 위해, 표시 장치를 구동하는 데에 소모되는 전력의 양을 줄이기 위한 다양한 종류의 기법들이 개발되고 있다.
표시 장치를 동작시키기 위해 이용되는 클록 신호의 주파수가 높아지고 표시 장치를 구동하는 데에 소모되는 전력의 양을 줄이기 위한 동작들이 수행되면, 클록 신호에 의해 전자기 간섭(Electro-magnetic Interference)이 증가한다. 전자기 간섭이 증가하면, 표시 장치의 동작에 오류가 발생할 수 있다. 따라서, 클록 신호에 의해 발생하는 노이즈(Noise)를 감소시키기 위한 방법이 필요하다.
클록 신호에 의해 발생되는 노이즈를 감소시키기 위한 구성을 포함하는 타이밍 컨트롤러 및 표시 장치가 제공된다. 본 발명의 실시 예에서, 표시 장치의 표시 패널(Panel)에 표시될 영상이 정지 영상인 경우, 표시 장치는 추가의 영상 데이터를 제공받는 대신 메모리 시스템에 저장된 영상 데이터를 이용하여 정지 영상을 표시할 수 있다. 나아가, 메모리 시스템은 제 1 주파수 값 및 제 2 주파수 값 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호(Spreaded Clock Signal)에 응답하여 동작할 수 있다.
본 발명의 일 실시 예에 따라 표시 장치를 구동하도록 구성되는 타이밍 컨트롤러는 표시 장치의 표시 패널에 표시될 영상이 정지 영상임을 나타내는 정지 영상 신호를 제공받도록 구성되는 수신부; 표시 패널에 영상들을 표시하기 위해 이용되는 출력 데이터를 출력하도록 구성되는 송신부; 기준 클록 신호를 변조함으로써 제 1 및 제 2 주파수 값들 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하도록 구성되는 클록 주파수 확산부; 표시 패널에 표시되는 영상의 제 1 프레임에 대응하고 수신부를 통해 제공된 제 1 영상 데이터를 저장하고, 확산 클록 신호에 응답하여 제 1 영상 데이터를 출력하도록 구성되는 메모리 시스템; 및 정지 영상 신호에 응답하여, 수신부를 통해 제 1 프레임을 뒤잇는 제 2 프레임에 대응하는 제 2 영상 데이터를 제공받는 대신 제 1 영상 데이터를 데이터로서 출력하기 위해 메모리 시스템과 통신하도록 구성되는 정지 영상 관리부를 포함할 수 있다.
본 발명의 일 실시 예에서, 클록 주파수 확산부의 제어에 따라, 확산 클록 신호는 변조 주기마다 제 1 주파수 값을 가질 수 있다.
본 발명의 일 실시 예에서, 제 1 및 제 2 주파수 값들, 및 변조 주기는 메모리 시스템의 동작 환경에 기초하여 변경될 수 있다.
본 발명의 일 실시 예에서, 메모리 시스템은 확산 클록 신호에 응답하여 제 1 영상 데이터를 저장하도록 구성될 수 있다.
본 발명의 일 실시 예에서, 수신부는 eDP 인터페이스 규약에 따라 동작하도록 구성될 수 있다.
본 발명의 일 실시 예에서, 메모리 시스템은 임베디드 DRAM 시스템으로 구현될 수 있다.
본 발명의 다른 실시 예에 따라 표시 장치를 구동하도록 구성되는 타이밍 컨트롤러는 표시 장치의 표시 패널에 표시되는 영상의 제 1 프레임에 대응하는 제 1 영상 데이터를 제공받고, 제 1 프레임을 뒤잇는 제 2 프레임에 대응하는 제 2 영상 데이터, 및 제 2 프레임으로서 표시되는 영상이 정지 영상임을 나타내는 정지 영상 신호 중 적어도 하나를 제공받도록 구성되는 수신부; 제 1 영상 데이터를 저장하도록 구성되는 메모리 시스템; 정지 영상 신호가 제공되지 않은 경우, 제 2 영상 데이터를 처리하도록 구성되는 데이터 처리부; 정지 영상 신호에 응답하여, 수신부를 통해 제 2 영상 데이터 신호를 제공받는 대신 메모리 시스템에서 제 1 영상 데이터를 출력하기 위해 메모리 시스템과 통신하도록 구성되는 정지 영상 관리부; 및 메모리 시스템에서 출력된 제 1 영상 데이터, 및 데이터 처리부에 의해 처리된 제 2 영상 데이터 중 하나를 출력 데이터로서 출력하도록 구성되는 송신부를 포함할 수 있다. 이 실시 예에서, 메모리 시스템은 제 1 주파수 값과 제 2 주파수 값 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하도록 구성되는 클록 주파수 확산부; 적어도 제 1 영상 데이터를 저장하도록 구성되는 메모리 장치; 및 확산 클록 신호에 응답하여, 제 1 영상 데이터의 저장 및 출력을 제어하도록 구성되는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 다른 실시 예에서, 메모리 시스템은 메모리 시스템의 동작 환경에 따라, 제 1 및 제 2 주파수 값들 및 확산 클록 신호의 주파수 값이 조절되는 주기를 변경시키도록 구성되는 변조 제어부를 더 포함할 수 있다.
본 발명의 다른 실시 예에서, 수신부는 정지 영상 신호, 및 제 2 프레임으로서 표시되는 영상이 정지 영상이 아님을 나타내는 연속 영상 신호 중 하나를 제공받도록 구성될 수 있다.
본 발명의 다른 실시 예에서, 데이터 처리부는 연속 영상 신호에 응답하여 제 2 영상 데이터를 처리하도록 구성될 수 있다.
본 발명의 다른 실시 예에서, 정지 영상 신호가 제공되지 않은 경우: 메모리 시스템의 메모리 장치는 제 2 영상 데이터를 저장하도록 더 구성되고, 수신부는 제 2 프레임을 뒤잇는 제 3 프레임에 대응하는 제 3 영상 데이터, 및 제 3 프레임으로서 표시되는 영상이 정지 영상임을 나타내는 추가 정지 영상 신호 중 적어도 하나를 제공받도록 더 구성될 수 있다.
본 발명의 다른 실시 예에서, 추가 정지 영상 신호가 제공되지 않은 경우, 데이터 처리부는 제 3 영상 데이터를 처리하도록 더 구성될 수 있다.
본 발명의 다른 실시 예에서, 정지 영상 관리부는, 추가 정지 영상 신호에 응답하여, 수신부를 통해 제 3 영상 데이터 신호를 제공받는 대신 메모리 시스템에서 제 2 영상 데이터를 출력하기 위해 메모리 시스템과 통신하도록 더 구성될 수 있다.
본 발명의 다른 실시 예에서, 메모리 컨트롤러는 확산 클록 신호에 응답하여 제 2 영상 데이터의 저장 및 출력을 제어하도록 더 구성될 수 있다.
본 발명의 또 다른 실시 예에 따른 표시 장치는 영상을 표시하도록 구성되는 표시 패널; 표시 패널로 게이트 신호들을 제공하도록 구성되는 게이트 드라이버; 표시 패널로 데이터 전압들을 제공하도록 구성되는 데이터 드라이버; 호스트로부터 영상의 제 1 프레임에 대응하는 제 1 영상 데이터, 및 제 1 프레임을 뒤잇는 제 2 프레임으로서 표시되는 영상이 정지 영상임을 나타내는 정지 영상 신호를 제공받고, 데이터 전압들을 생성하기 위해 이용되는 출력 데이터를 출력하고, 게이트 드라이버 및 데이터 드라이버를 제어하도록 구성되는 타이밍 컨트롤러; 기준 클록 신호를 변조함으로써 제 1 및 제 2 주파수 값들 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하도록 구성되는 클록 주파수 확산부; 및 제 1 영상 데이터를 저장하고, 확산 클록 신호에 응답하여 제 1 영상 데이터를 출력하도록 구성되는 메모리 시스템을 포함할 수 있다. 이 실시 예에서, 타이밍 컨트롤러는, 정지 영상 신호에 응답하여, 호스트로부터 제 2 프레임에 대응하는 제 2 영상 데이터를 제공받는 대신 메모리 시스템에서 출력된 제 1 영상 데이터를 출력 데이터로서 출력하기 위해 메모리 시스템과 통신하도록 더 구성될 수 있다.
본 발명의 또 다른 실시 예에서, 클록 주파수 확산부는 SSCG 방식으로 기준 클록 신호를 변조하도록 구성될 수 있다.
본 발명의 또 다른 실시 예에서, 기준 클록 신호는 호스트로부터 제공되거나 타이밍 컨트롤러의 내부에서 생성될 수 있다.
본 발명의 또 다른 실시 예에서, 호스트로부터 정지 영상 신호가 제공되지 않은 경우, 타이밍 컨트롤러는 호스트로부터 제 2 영상 데이터를 제공받고, 제 2 영상 데이터를 처리하고, 처리된 제 2 영상 데이터를 출력 데이터로서 출력하도록 더 구성도리 수 있다.
본 발명의 또 다른 실시 예에서, 메모리 시스템은 SDRAM 시스템으로 구현될 수 있다.
본 발명의 실시 예에 따르면, 표시 장치의 표시 패널에 표시될 영상이 정지 영상인 경우에 메모리 시스템을 동작시키기 위해 이용되는 클록 신호에 의해 발생되는 노이즈가 감소할 수 있다. 따라서, 본 발명의 실시 예에 따르면, 전자기 간섭이 감소하고, 표시 장치의 동작의 오류가 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1에 나타낸 하나의 픽셀(Pixel)의 등가 회로를 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 타이밍 컨트롤러를 보여주는 블록도이다.
도 4는 도 3의 타이밍 컨트롤러의 동작을 설명하는 흐름도이다.
도 5 및 도 6은 도 3의 타이밍 컨트롤러의 동작을 설명하기 위한 블록도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 확산 클록 신호를 설명하기 위한 그래프들이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 다른 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템 및 클록 주파수 확산부를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 타이밍 컨트롤러, 메모리 시스템, 및 클록 주파수 확산부를 보여주는 블록도이다.
전술한 특성 및 이하 상세한 설명은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항이다. 즉, 본 발명은 이와 같은 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이들 방법 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.
본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.
본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면을 통하여 본 발명의 실시 예가 설명된다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다. 그리고, 도 2는 도 1에 나타낸 하나의 픽셀(Pixel)의 등가 회로를 보여주는 회로도이다. 이해를 돕기 위해, 도 1 및 도 2가 함께 참조된다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(1000)는 표시 패널(Display Panel; 1100), 타이밍 컨트롤러(1200), 게이트 드라이버(1300), 및 데이터 드라이버(1400)를 포함할 수 있다. 실시 예로서, 표시 패널(1100)은 액정(Liquid Crystal) 패널일 수 있고, 표시 장치(1000)는 액정 표시 장치일 수 있다. 표시 패널(1100)은 영상을 표시할 수 있다.
실시 예로서, 표시 패널(1100)이 액정 패널인 경우가 설명된다. 도 2를 참조하면, 표시 패널(1100)은 하부 기판(1110), 상부 기판(1120), 및 액정 층(1130)을 포함할 수 있다. 하부 기판(1110)과 상부 기판(1120)은 서로 마주하도록 배치될 수 있다. 액정 층(1130)은 하부 기판(1110)과 상부 기판(1120) 사이에 배치될 수 있다.
다시 도 1을 참조하면, 표시 패널(1100)은 게이트 라인들(G1 내지 Gm) 및 데이터 라인들(D1 내지 Dn)을 포함할 수 있다. 게이트 라인들(G1 내지 Gm)은 제 1 방향(DR1)을 따라 신장될 수 있다. 데이터 라인들(D1 내지 Dn)은 제 1 방향(DR1)에 교차하는 제 2 방향(DR2)을 따라 신장될 수 있다. 게이트 라인들(G1 내지 Gm) 및 데이터 라인들(D1 내지 Dn)은 픽셀 영역들을 정의할 수 있다. 픽셀 영역들 각각은 영상을 표시하기 위한 단위인 픽셀(PX)을 포함할 수 있다.
예로서, 도 2는 제 1 게이트 라인(G1) 및 제 1 데이터 라인(D1)에 연결되는 픽셀(PX)을 보여준다. 픽셀(PX)은 제 1 게이트 라인(G1)에 연결되는 박막 트랜지스터(TR), 박막 트랜지스터(TR)에 연결되는 액정 커패시터(Clc), 및 액정 커패시터(Clc)에 병렬로 연결되는 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 어떤 실시 예에서, 스토리지 커패시터(Cst)는 생략될 수 있다.
박막 트랜지스터(TR)는 하부 기판(1110) 위에 구비될 수 있다. 박막 트랜지스터(TR)의 게이트 단자는 제 1 게이트 라인(G1)에 연결될 수 있다. 박막 트랜지스터(TR)의 소스 단자는 제 1 데이터 라인(D1)에 연결될 수 있다. 박막 트랜지스터(TR)의 드레인 단자는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 연결될 수 있다.
액정 커패시터(Clc)의 일단은 하부 기판(1110) 위에 구비되는 픽셀 전극(PE)에 연결될 수 있다. 액정 커패시터(Clc)의 타단은 상부 기판(1120) 위에 구비되는 공통 전극(CE)에 연결될 수 있다. 픽셀 전극(PE) 및 공통 전극(CE) 사이의 액정 층(1130)은 유전체로서 기능할 수 있다. 픽셀 전극(PE)은 박막 트랜지스터(TR)에 연결될 수 있다. 공통 전극(CE)은 상부 기판(1120)의 전 면에 형성되고, 공통 전압을 제공받을 수 있다. 다만, 본 발명은 도 2에 나타낸 구성에 의해 제한되지 않는다. 어떤 실시 예에서, 공통 전극(CE)이 하부 기판(1110) 위에 구비되고, 픽셀 전극(PE) 및 공통 전극(CE) 중 적어도 하나가 슬릿을 구비할 수 있다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)를 보조할 수 있다. 스토리지 커패시터(Cst)는 픽셀 전극(PE)과 스토리지 라인(미도시) 사이에 배치되는 절연체를 포함할 수 있다. 스토리지 라인은 하부 기판(1110) 위에 구비되고, 픽셀 전극(PE)의 일부분과 중첩될 수 있다. 스토리지 라인은, 예로서, 스토리지 전압과 같이 일정한 전압을 제공받을 수 있다.
픽셀(PX)은 주요 색(Primary Color)들 중 하나를 표시할 수 있다. 예로서, 주요 색들은 적색, 녹색, 청색, 및 백색을 포함할 수 있다. 그러나, 본 발명은 이 예에 의해 제한되지 않는다. 주요 색들은 옐로우, 시안, 마젠타 등과 같은 다양한 색상들을 더 포함할 수 있다. 픽셀(PX)은 주요 색들 중 하나를 표시하기 위해 이용되는 컬러 필터(CF)를 더 포함할 수 있다. 도 2는 컬러 필터(CF)가 상부 기판(1120) 위에 구비된 것으로 도시되었으나, 본 발명은 도 2에 나타낸 구성에 의해 제한되지 않는다. 어떤 실시 예에서, 컬러 필터(CF)는 하부 기판(1110) 위에 구비될 수 있다.
다시 도 1을 참조하면, 타이밍 컨트롤러(1200)는 표시 장치(1000)와 별개로 제공되는 호스트(예컨대, 그래픽 처리 유닛(Graphic Processing Unit); 미도시)로부터 영상 데이터(RGB) 및 제어 신호를 제공받을 수 있다. 예로서, 제어 신호는 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 메인 클록 신호(MCLK)를 포함할 수 있다.
영상 데이터(RGB)는 표시 패널(1100)에 영상을 표시하기 위해 이용되는 정보를 포함할 수 있다. 타이밍 컨트롤러(1200)는 영상 데이터(RGB)에 기초하여 출력 데이터(DATA)를 출력할 수 있다. 출력 데이터(DATA)는 표시 패널(1100)에 영상을 표시하기 위해 이용될 수 있다. 표시 패널(1100)은 프레임(Frame) 단위로 영상을 표시할 수 있다.
데이터 인에이블 신호(DE)는 영상 데이터(RGB)가 제공되는 시간 구간 동안 로직 하이(Logic High)의 레벨을 가질 수 있다. 수평 동기 신호(Hsync)는 표시 패널(1100)의 행(Row)을 따라 배열된 픽셀들을 구별하기 위해 참조될 수 있다. 수직 동기 신호(Vsync)는 영상의 프레임들을 구별하기 위해 참조될 수 있다. 메인 클록 신호(MCLK)는 타이밍 컨트롤러(1200)의 동작에 필요한 하나 이상의 클록 신호들을 생성하기 위해 참조될 수 있다.
타이밍 컨트롤러(1200)는 영상 데이터(RGB)를 분석함으로써, 영상 데이터(RGB)를 변조할 필요가 있는지 여부를 판별할 수 있다. 영상 데이터(RGB)를 변조할 필요가 있는 것으로 판별된 경우, 타이밍 컨트롤러(1200)는 영상 데이터(RGB)를 변조할 수 있다. 영상 데이터(RGB)를 변조할 필요가 없는 것으로 판별된 경우, 타이밍 컨트롤러(1200)는 영상 데이터(RGB)를 변조하지 않을 수 있다.
타이밍 컨트롤러(1200)는 영상 데이터(RGB) 또는 변조된 영상 데이터를 데이터 드라이버(1400)의 사양에 적합하도록 만들기 위해, 영상 데이터(RGB) 또는 변조된 영상 데이터를 변환할 수 있다. 타이밍 컨트롤러(1200)는 영상 데이터(RGB) 또는 변조된 영상 데이터를 변환함으로써 출력 데이터(DATA)를 생성할 수 있다. 타이밍 컨트롤러(1200)는 출력 데이터(DATA)를 데이터 드라이버(1400)로 제공할 수 있다.
타이밍 컨트롤러(1200)는 게이트 드라이버(1300) 및 데이터 드라이버(1400)를 제어할 수 있다. 타이밍 컨트롤러(1200)는 게이트 드라이버(1300)를 구동하기 위해 이용되는 게이트 제어 신호(GS1)를 생성할 수 있다. 타이밍 컨트롤러(1200)는 게이트 드라이버(1300)로 게이트 제어 신호(GS1)를 제공할 수 있다. 타이밍 컨트롤러(1200)는 데이터 드라이버(1400)를 구동하기 위해 이용되는 데이터 제어 신호(DS1)를 생성할 수 있다. 타이밍 컨트롤러(1200)는 데이터 드라이버(1400)로 데이터 제어 신호(DS1)를 제공할 수 있다.
본 발명의 실시 예에서, 타이밍 컨트롤러(1200)는 제어 신호로서 정지 영상 신호(SI)를 더 제공받을 수 있다. 정지 영상 신호(SI)는 표시 패널(1100)에 표시될 영상이 정지 영상임을 나타내는 신호일 수 있다. 예로서, 정지 영상 신호(SI)는 표시 패널(1100)에 표시되는 영상의 한 프레임이 정지 영상에 대응함을 나타낼 수 있다.
정지 영상 신호(SI)는 표시 장치(1000)와 별개로 제공되는 호스트로부터 제공될 수 있다. 호스트는 표시 패널(1100)에 표시될 영상이 정지 영상인지 여부를 판별할 수 있다. 예로서, 호스트는, 영상 데이터(RGB)에 기초하여, 동일한 프레임들이 반복하여 표시되는 횟수가 기준 횟수보다 많은지 여부를 판별할 수 있다. 동일한 프레임들이 반복하여 표시되는 횟수가 기준 횟수보다 많은 경우, 호스트는 표시 패널(1100)에 표시될 영상이 정지 영상임을 인지할 수 있다. 표시 패널(1100)에 표시될 영상이 정지 영상인 경우, 호스트는 타이밍 컨트롤러(1200)로 정지 영상 신호(SI)를 제공할 수 있다. 이로써, 호스트는 표시 패널(1100)에 표시될 영상이 정지 영상임을 타이밍 컨트롤러(1200)로 알릴 수 있다.
정지 영상 신호(SI)가 제공된 경우, 타이밍 컨트롤러(1200)는 정지 영상인 제 1 프레임을 뒤잇는 제 2 프레임에 대응하는 영상 데이터를 제공받지 않을 수 있다. 대신, 타이밍 컨트롤러(1200)는 미리 저장된 제 1 프레임에 대응하는 영상 데이터를 출력 데이터(DATA)로서 출력할 수 있다. 따라서, 표시 패널(1100)이 정지 영상을 표시하는 경우, 표시 장치(1000) 및 호스트에 의해 소모되는 전력의 양이 감소할 수 있다. 타이밍 컨트롤러(1200)의 동작들은 도 3 내지 도 6에 대한 참조와 함께 더 설명된다.
표시 장치(1000)는 제 1 프레임에 대응하는 영상 데이터를 미리 저장하기 위해 메모리 시스템을 더 포함할 수 있다. 본 발명의 실시 예에서, 메모리 시스템은 제 1 주파수 값 및 제 2 주파수 값 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호(Spreaded Clock Signal)에 응답하여 동작할 수 있다. 따라서, 메모리 시스템을 동작시키기 위해 이용되는 클록 신호에 의해 발생되는 노이즈(Noise)가 감소할 수 있다. 메모리 시스템은 타이밍 컨트롤러(1200)의 내부에 구현되거나 타이밍 컨트롤러(1200)와 별개로 구현될 수 있다. 메모리 시스템의 구성들 및 동작들은 도 7 내지 도 13에 대한 참조와 함께 더 설명된다.
게이트 드라이버(1300)는 게이트 제어 신호(GS1)에 기초하여 게이트 신호들을 생성할 수 있다. 게이트 드라이버(1300)는 게이트 신호들을 게이트 라인들(G1 내지 Gm)로 제공할 수 있다. 예로서, 게이트 제어 신호(GS1)는 주사 시작을 지시하는 주사 시작 신호, 게이트-온 전압이 출력되는 주기를 제어하는 적어도 하나의 클록 신호, 및 게이트-온 전압이 지속되는 시간 구간의 길이를 제어하는 출력 인에이블 신호를 포함할 수 있다.
데이터 드라이버(1400)는 데이터 제어 신호(DS1)에 기초하여 계조 전압들을 생성할 수 있다. 출력 데이터(DATA)는 계조 전압들을 생성하기 위해 이용될 수 있다. 계조 전압의 값은 출력 데이터(DATA)에 기초하여 달라질 수 있다. 데이터 드라이버(1400)는 계조 전압들을 데이터 전압들로서 데이터 라인들(D1 내지 Dn)로 제공할 수 있다.
예로서, 데이터 전압은 공통 전압에 대해 양의 값을 갖는 정극성 데이터 전압, 및 공통 전압에 대해 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다. 예로서, 데이터 제어 신호(DS1)는 출력 데이터(DATA)가 데이터 드라이버(1400)로 전송되기 시작함을 알리는 수평 시작 신호, 데이터 라인들(D1 내지 Dn)에 데이터 전압들을 제공함을 제어하는 로드 신호, 및 공통 전압에 대해 데이터 전압들의 극성들을 반전시키는 반전 신호를 포함할 수 있다.
예로서, 액정의 열화를 방지하기 위해, 픽셀(PX)에 인가되는 데이터 전압의 극성은 한 프레임의 표시가 완료된 후 및 다음 프레임의 표시가 개시되기 전에 반전될 수 있다. 즉, 데이터 전압의 극성은 데이터 드라이버(1400)로 제공되는 반전 신호에 응답하여 프레임 단위로 반전될 수 있다. 예로서, 표시 패널(1100)에 표시되는 영상의 화질을 향상시키기 위해, 하나의 프레임이 표시될 때, 인접한 데이터 라인들은 서로 다른 극성의 데이터 전압들을 제공받을 수 있다.
예로서, 타이밍 컨트롤러(1200), 게이트 드라이버(1300), 및 데이터 드라이버(1400) 각각은 적어도 하나의 집적 회로 칩으로 구현되어 표시 패널(1100) 위에 구비되거나, 가요성 인쇄 회로 기판(Flexible Printed Circuit Board) 위에 구현되고 TCP(Tape Carrier Package)에 실장되어 표시 패널(1100)에 부착되거나, 별개의 인쇄 회로 기판 위에 구현될 수 있다. 다른 예로서, 게이트 드라이버(1300) 및 데이터 드라이버(1400) 중 적어도 하나는 게이트 라인들(G1 내지 Gm), 데이터 라인들(D1 내지 Dn), 및 박막 트랜지스터(TR)와 함께 표시 패널(1100)에 집적될 수 있다. 또 다른 예로서, 타이밍 컨트롤러(1200), 게이트 드라이버(1300), 및 데이터 드라이버(1400)는 하나의 집적 회로 칩으로 구현될 수 있다.
다만, 본 발명은 도 1 및 도 2에 대한 설명들에서 언급된 예시들 및 실시 예들에 의해 제한되지 않는다. 예로서, 도 1 및 도 2에 나타낸 것과 달리, 본 발명은 표시 패널(1100)이 액정 패널이 아닌 경우에도 구현될 수 있다. 예로서, 표시 장치(1000)는 도 1에 나타내지 않은 다른 구성 요소들을 더 포함할 수 있다. 예로서, 표시 장치(1000)는 영상 데이터(RGB)가 표시 패널(1100)에 표시될 영상에 부합하는 해상도(Resolution) 정보를 포함하도록 영상 데이터(RGB)를 처리하는 스케일러(Scaler), 표시 패널(1100)에 프레임을 표시하는 빈도(Frequency)를 조절하는 프레임 레이트 컨버터(Frame Rate Converter) 등을 더 포함할 수 있다. 도 1 및 도 2에 대한 설명들에서 언급된 예시들 및 실시 예들은 본 발명의 이해를 돕기 위해 제공된 것일 뿐이다.
도 3은 본 발명의 실시 예에 따른 타이밍 컨트롤러를 보여주는 블록도이다. 그리고, 도 4는 도 3의 타이밍 컨트롤러의 동작을 설명하는 흐름도이다.
도 3을 참조하면, 타이밍 컨트롤러(100)는 수신부(110), 정지 영상 관리부(130), 데이터 처리부(150), 송신부(170), 및 메모리 시스템(190)을 포함할 수 있다. 예로서, 도 1의 타이밍 컨트롤러(1200)는 도 3의 타이밍 컨트롤러(100)를 포함할 수 있다. 예로서, 타이밍 컨트롤러(100)는 도 1의 표시 장치(1000)를 구동할 수 있다.
수신부(110)는 영상 데이터(RGB) 및 정지 영상 신호(SI) 중 적어도 하나를 제공받을 수 있다. 위에서 언급된 것과 같이, 영상 데이터(RGB)는 도 1의 표시 패널(1100)에 영상을 표시하기 위해 이용되는 정보를 포함할 수 있고, 정지 영상 신호(SI)는 표시 패널(1100)에 표시될 영상이 정지 영상임을 나타낼 수 있다. 예로서, 영상 데이터(RGB) 및 정지 영상 신호(SI)는 호스트로부터 제공될 수 있다.
표시 패널(1100)에 표시될 영상이 정지 영상인 경우, 수신부(110)는 정지 영상 신호(SI)를 제공받을 수 있다. 반면, 표시 패널(1100)에 표시될 영상이 정지 영상이 아닌 경우, 수신부(110)는 정지 영상 신호(SI)를 제공받지 않을 수 있다. 예로서, 표시 패널(1100)에 표시될 영상이 정지 영상이 아닌 경우, 수신부(110)는 연속 영상 신호를 제공받을 수 있다. 예로서, 수신부(110)는 eDP(Embedded Display Port) 인터페이스 규약에 따라 동작할 수 있으나, 본 발명은 이 예에 의해 제한되지 않는다.
정지 영상 관리부(130)는 수신부(110)를 통해 정지 영상 신호(SI)를 제공받을 수 있다. 정지 영상 관리부(130)는 정지 영상 신호(SI)에 응답하여 메모리 시스템(190)과 통신할 수 있다. 정지 영상 관리부(130)의 동작은 뒤에서 더 설명된다.
데이터 처리부(150)는 수신부(110)를 통해 영상 데이터(RGB)를 제공받을 수 있다. 데이터 처리부(150)는 영상 데이터(RGB)를 처리할 수 있다. 예로서, 데이터 처리부(150)는 영상 데이터(RGB)에 대해 펜타일(Pentile) 처리, 디더링(Dithering) 처리, 픽셀 매핑(Pixel Mapping) 등과 같은 영상 데이터 처리를 수행할 수 있다. 다만, 본 발명은 위 예에 의해 제한되지 않는다.
송신부(170)는 출력 데이터(DATA)를 출력할 수 있다. 위에서 언급된 것과 같이, 출력 데이터(DATA)는 표시 패널(1100)에 영상들을 표시하기 위해 이용될 수 있다. 송신부(170)는 제어 신호(CTL)를 더 출력할 수 있다. 예로서, 제어 신호(CTL)는 게이트 제어 신호(GS1, 도 1 참조) 및 데이터 제어 신호(DS1, 도 1 참조)를 포함할 수 있다.
예로서, 송신부(170)는 LVDS(Low Voltage Differential Signaling) 인터페이스, M-LVDS(Multipoint-LVDS) 인터페이스, mini-LVDS 인터페이스, LVPECL(Low Voltage Positive/Pseudo Emitter Coupled Logic) 인터페이스, CML(Current Mode Logic) 인터페이스, 및 VML(Voltage Mode Logic) 인터페이스, AIPI(Advanced Intra Panel Interface), HDMI(High Definition Multimedia Interface) 등과 같은 인터페이스 규약들 중 하나 이상에 따라 동작할 수 있다. 그러나, 본 발명은 이 예에 의해 제한되지 않는다.
메모리 시스템(190)은 수신부(110)를 통해 제공된 영상 데이터(RGB) 또는 데이터 처리부(150)에 의해 처리된 영상 데이터(ID)를 저장할 수 있다. 메모리 시스템(190)은 저장된 영상 데이터(ID)를 출력할 수 있다. 메모리 시스템(190)은 기준 클록 신호(rCLK)를 제공받을 수 있다. 예로서, 기준 클록 신호(rCLK)는 호스트로부터 제공되는 도 1의 메인 클록 신호(MCLK)이거나, 타이밍 컨트롤러(100)의 내부에서 생성될 수 있다.
메모리 시스템(190)은 기준 클록 신호(rCLK)를 변조(Modulation)함으로써 생성된 확산 클록 신호에 응답하여 영상 데이터(ID)를 저장하거나 출력할 수 있다. 메모리 시스템의 구성들 및 동작들, 및 확산 클록 신호는 도 7 내지 도 13에 대한 참조와 함께 더 설명된다. 예로서, 타이밍 컨트롤러(100)가 메모리 시스템(190)을 포함하는 경우, 메모리 시스템(190)은 임베디드 DRAM(Embedded Dynamic Random Access Memory) 시스템으로 구현될 수 있다. 그러나, 본 발명은 이 예에 의해 제한되지 않는다. 메모리 시스템(190)의 종류는 필요에 따라 다양하게 변경 또는 수정될 수 있다.
도 3 및 도 4를 함께 참조하여, 타이밍 컨트롤러(100)의 동작이 설명된다. S110 단계에서, 도 1의 표시 패널(1100)에 표시되는 영상이 정지 영상인지 여부가 판별될 수 있다. 표시 패널(1100)에 표시되는 영상이 정지 영상인지 여부는 타이밍 컨트롤러(100)로 정지 영상 신호(SI)가 제공되는지 여부에 기초하여 판별될 수 있다.
표시 패널(1100)에 표시되는 영상이 정지 영상인 경우, S120 단계가 수행될 수 있다. S120 단계에서, 메모리 시스템(190)에 저장된 영상 데이터(ID)가 출력 데이터(DATA)로서 출력될 수 있다. 표시 패널(1100)에 표시되는 영상이 정지 영상인 경우, 타이밍 컨트롤러(100)는 추가의 영상 데이터를 제공받지 않을 수 있다. 대신, 타이밍 컨트롤러(100)는 송신부(170)를 통해 메모리 시스템(190)에 저장된 영상 데이터(ID)를 출력 데이터(DATA)로서 출력할 수 있다. 정지 영상 관리부(130)는 메모리 시스템(190)에 저장된 영상 데이터(ID)를 출력 데이터(DATA)로서 출력하기 위해 메모리 시스템(190)과 통신할 수 있다.
반면, 표시 패널(1100)에 표시되는 영상이 정지 영상이 아닌 경우, S130 단계가 수행될 수 있다. S130 단계에서, 수신부(110)를 통해 추가의 영상 데이터가 제공될 수 있다. 데이터 처리부(150)는 추가의 영상 데이터를 처리할 수 있다. 이로써, 타이밍 컨트롤러(100)는 송신부(170)를 통해 데이터 처리부(150)에 의해 처리된 영상 데이터를 출력 데이터(DATA)로서 출력할 수 있다.
즉, 표시 패널(1100)에 표시되는 영상이 정지 영상인지 여부에 기초하여, 타이밍 컨트롤러(100)는 메모리 시스템(190)에서 출력된 영상 데이터(ID) 및 데이터 처리부(150)에 의해 처리된 영상 데이터 중 하나를 출력 데이터(DATA)로서 출력할 수 있다. 이하, 도 5 및 도 6을 참조하여, 타이밍 컨트롤러(100)의 동작이 더 설명된다.
도 5 및 도 6은 도 3의 타이밍 컨트롤러의 동작을 설명하기 위한 블록도들이다.
먼저, 도 5를 참조하여, 도 1의 표시 패널(1100)에 표시되는 영상이 정지 영상이 아닌 경우가 설명된다. 수신부(110)는 영상 데이터(RGB)를 제공받을 수 있다. 예로서, 수신부(110)가 영상 데이터(RGB)로서, 표시 패널(1100)에 표시되는 영상의 제 1 프레임에 대응하는 제 1 영상 데이터를 제공받은 것으로 가정된다. 제 1 프레임으로서 표시되는 영상이 정지 영상이 아닌 경우, 수신부(110)는 정지 영상 신호(SI, 도 3 참조)를 제공받지 않을 수 있다.
정지 영상 신호(SI)가 제공되지 않은 경우, 정지 영상 관리부(130)는 제 1 영상 데이터를 데이터 처리부(150)로 전달할 수 있다. 다만, 본 발명은 도 5에 나타낸 구성에 의해 제한되지 않는다. 타이밍 컨트롤러(100)의 설계에 따라, 제 1 영상 데이터는 정지 영상 관리부(130)를 통하지 않고 수신부(110)에서 데이터 처리부(150)로 제공될 수 있다.
데이터 처리부(150)는 제 1 영상 데이터를 제공받을 수 있다. 정지 영상 신호(SI)가 제공되지 않은 경우, 데이터 처리부(150)는 제 1 영상 데이터를 처리할 수 있다. 데이터 처리부(150)는 출력 데이터(DATA)를 생성하기 위해 제 1 영상 데이터에 대해 영상 데이터 처리를 수행할 수 있다.
예로서, 표시 패널(1100)에 표시될 영상이 정지 영상이 아닌 경우, 수신부(110)는 연속 영상 신호를 제공받을 수 있다. 연속 영상 신호는 제 1 프레임으로서 표시되는 영상이 정지 영상이 아님을 나타낼 수 있다. 데이터 처리부(150)는 연속 영상 신호에 응답하여 제 1 영상 데이터를 처리할 수 있다. 다만, 이 예는 하나의 가능한 실시 예를 설명하기 위한 것이고, 본 발명을 제한하기 위한 것은 아니다.
송신부(170)는 데이터 처리부(150)에 의해 처리된 제 1 영상 데이터를 제공받을 수 있다. 송신부(170)는 데이터 처리부(150)에 의해 처리된 제 1 영상 데이터를 출력 데이터(DATA)로서 출력할 수 있다. 나아가, 송신부(170)는 표시 패널(1100)에 적절한 영상을 표시하기 위해 제어 신호(CTL)를 더 출력할 수 있다.
메모리 시스템(190)은 데이터 처리부(150)에 의해 처리된 제 1 영상 데이터를 저장할 수 있다. 도 5는 메모리 시스템(190)이 데이터 처리부(150)로부터 영상 데이터(ID)를 제공받는 것으로 도시되었으나, 본 발명은 도 5에 나타낸 구성에 의해 제한되지 않는다. 타이밍 컨트롤러(100)의 설계에 따라, 메모리 시스템(190)은 정지 영상 관리부(130)를 통해 영상 데이터(ID)를 제공받을 수 있다. 또는, 메모리 시스템(190)은 수신부(110)를 통해 제공된 영상 데이터(RGB)를 영상 데이터(ID)로서 저장할 수 있다. 뒤에서 더 언급되겠지만, 제 1 프레임을 뒤잇는 제 2 프레임으로서 표시되는 영상이 정지 영상인 경우, 메모리 시스템(190)에 저장된 영상 데이터(ID)가 송신부(170)를 통해 출력 데이터(DATA)로서 출력될 수 있다.
표시 패널(1100)에 영상의 제 1 프레임을 표시하기 위해 출력 데이터(DATA)가 출력된 후 또는 제 1 영상 데이터가 처리되는 동안, 수신부(110)는 영상 데이터(RGB)로서, 표시 패널(1100)에 표시되는 영상의 제 2 프레임에 대응하는 제 2 영상 데이터를 더 제공받을 수 있다. 제 2 프레임으로서 표시되는 영상이 정지 영상이 아닌 경우, 위에서 언급된 과정들에 따라, 표시 패널(1100)에 영상의 제 2 프레임을 표시하기 위해 출력 데이터(DATA)가 출력될 수 있다. 즉, 데이터 처리부(150)에 의해 처리된 제 2 영상 데이터가 송신부(170)를 통해 출력 데이터(DATA)로서 출력되고, 메모리 시스템(190)은 데이터 처리부(150)에 의해 처리된 제 2 영상 데이터를 저장할 수 있다.
반면, 어떤 경우, 제 2 프레임으로서 표시되는 영상이 정지 영상일 수 있다. 도 6을 참조하여, 제 2 프레임으로서 표시되는 영상이 정지 영상인 경우가 설명된다. 제 2 프레임으로서 표시되는 영상이 정지 영상인 경우, 수신부(110)는 정지 영상 신호(SI)를 제공받을 수 있다. 정지 영상 신호(SI)는 제 2 프레임으로서 표시되는 영상이 정지 영상임을 나타낼 수 있다.
제 2 프레임으로서 표시되는 영상이 정지 영상인 경우, 수신부(110)는 영상 데이터(RGB, 도 3 참조)를 제공받지 않을 수 있다. 즉, 수신부(110)는 제 2 프레임에 대응하는 제 2 영상 데이터를 제공받지 않을 수 있다. 대신, 출력 데이터(DATA)를 출력하기 위해, 메모리 시스템(190)에 저장된 데이터(ID)(즉, 데이터 처리부(190)에 의해 처리된 제 1 영상 데이터)가 이용될 수 있다.
제 2 영상 데이터 대신 제 1 영상 데이터를 출력 데이터(DATA)로서 출력하기 위해, 정지 영상 관리부(130)는 메모리 시스템(190)과 통신할 수 있다. 정지 영상 관리부(130)는 정지 영상 신호(SI)에 응답하여, 제 1 영상 데이터를 출력할 것을 메모리 시스템(190)에게 요청할 수 있다. 메모리 시스템(190)은 정지 영상 관리부(130)의 요청에 응답하여 저장된 영상 데이터(ID)를 출력할 수 있다. 출력된 영상 데이터(ID)는, 예로서, 정지 영상 관리부(130)를 통해 송신부(170)로 제공될 수 있다. 다만, 본 발명은 도 6에 나타낸 구성에 의해 제한되지 않는다. 타이밍 컨트롤러(100)의 설계에 따라, 메모리 시스템(190)에서 출력된 영상 데이터(ID)는 정지 영상 관리부(130)를 통하지 않고 송신부(170)로 제공될 수 있다.
송신부(170)는 메모리 시스템(190)에서 출력된 영상 데이터(ID)를 제공받을 수 있다. 송신부(170)는 메모리 시스템(190)에서 출력된 영상 데이터(ID)를 출력 데이터(DATA)로서 출력할 수 있다. 이로써, 타이밍 컨트롤러(100)는 제 2 프레임에 대응하는 제 2 영상 데이터를 제공받는 대신 메모리 시스템(190)에 미리 저장되어 있던 제 1 영상 데이터를 출력 데이터(DATA)로서 출력할 수 있다. 나아가, 송신부(170)는 표시 패널(1100)에 적절한 영상을 표시하기 위해 제어 신호(CTL)를 더 출력할 수 있다.
본 발명의 실시 예에 따르면, 표시 패널(1100)에 표시될 영상이 정지 영상인 경우, 호스트로부터 영상 데이터(RGB)가 제공되지 않을 수 있다. 대신, 메모리 시스템(190)에 미리 저장되어 있던 영상 데이터(ID)가 출력 데이터(DATA)로서 출력될 수 있다. 따라서, 표시 패널(1100)에 표시될 영상이 정지 영상인 경우, 표시 장치(1000) 및 호스트에 의해 소모되는 전력의 양이 감소할 수 있다.
표시 패널(1100)에 정지 영상을 표시하기 위해 출력 데이터(DATA)가 출력된 후 또는 메모리 시스템(190)에 저장된 영상 데이터(ID)가 출력되는 동안, 정지 영상 신호(SI)가 수신부(110)로 제공되지 않을 수 있다. 즉, 표시 패널(1100)에 표시될 영상이 연속 영상으로 변경될 수 있다. 이 경우, 수신부(110)는 영상 데이터(RGB)를 제공받을 수 있다. 수신부(110)가 영상 데이터(RGB)를 제공받은 경우, 도 5에 대한 참조와 함께 설명된 과정들이 반복될 수 있다. 반면, 표시 패널(1100)이 계속 정지 영상을 표시하는 경우, 도 6에 대한 참조와 함께 설명된 과정들이 반복될 수 있다.
위에서 언급된 것과 같이, 메모리 시스템(190)은 기준 클록 신호(rCLK)를 변조함으로써 생성된 확산 클록 신호에 응답하여 영상 데이터(ID)를 저장하거나 출력할 수 있다. 확산 클록 신호는 제 1 주파수 값 및 제 2 주파수 값 사이에서 조절되는 주파수 값을 가질 수 있다. 이하, 도 7 내지 도 12를 참조하여, 메모리 시스템(190)의 구성들 및 동작들, 및 확산 클록 신호가 더 설명된다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 7을 참조하면, 메모리 시스템(190a)은 클록 주파수 확산부(Clock Frequency Spreader; 191), 메모리 컨트롤러(195), 및 메모리 장치(197)를 포함할 수 있다. 다만, 메모리 시스템(190a)은 도 7에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 도 7에 나타낸 구성은 본 발명을 제한하기 위한 것은 아니다. 예로서, 도 3의 메모리 시스템(190)은 도 7의 메모리 시스템(190a)을 포함할 수 있다.
클록 주파수 확산부(191)는 기준 클록 신호(rCLK)를 제공받을 수 있다. 클록 주파수 확산부(191)는 기준 클록 신호(rCLK)를 변조할 수 있다. 좀 더 구체적으로, 클록 주파수 확산부(191)는 기준 클록 신호(rCLK)에 기초하여 제 1 주파수 값과 제 2 주파수 값 사이에서 조절되는 주파수 값을 갖는 신호를 생성할 수 있다. 이로써, 클록 주파수 확산부(191)는 확산 클록 신호(sCLK)를 생성할 수 있다. 예로서, 클록 주파수 확산부(191)는 PLL(Phase Locked Loop) 회로를 포함할 수 있다. 확산 클록 신호(sCLK)의 생성은 도 8 내지 도 10에 대한 참조와 함께 더 설명된다.
메모리 컨트롤러(195)는 확산 클록 신호(sCLK)를 제공받을 수 있다. 메모리 컨트롤러(195)는 확산 클록 신호(sCLK)에 응답하여 동작할 수 있다. 메모리 컨트롤러(195)는 확산 클록 신호(sCLK)에 응답하여, 메모리 장치(197)에의 영상 데이터(ID)의 저장을 제어하거나 메모리 장치(197)로부터의 영상 데이터(ID)의 출력을 제어할 수 있다. 메모리 컨트롤러(195)는 메모리 장치(197)를 제어하기 위해 메모리 장치(197)로 커맨드(CMD)를 제공할 수 있다.
메모리 장치(197)는 메모리 컨트롤러(195)의 제어에 따라 영상 데이터(ID)를 저장할 수 있다. 예로서, 메모리 장치(197)는 도 1의 표시 패널(1100)에 표시되는 영상의 제 1 프레임에 대응하는 제 1 영상 데이터, 제 1 프레임을 뒤잇는 제 2 프레임에 대응하는 제 2 영상 데이터 등과 같이 표시 패널(1100)에 표시될 영상의 특정 프레임에 관한 데이터를 저장할 수 있다. 표시 패널(1100)에 표시될 영상이 정지 영상인 경우, 메모리 장치(197)는 메모리 컨트롤러(195)의 제어에 따라 저장된 영상 데이터(ID)를 출력할 수 있다.
요약하면, 메모리 시스템(190a)은 표시 패널(1100)에 정지 영상을 표시하기 위해 이용되는 영상 데이터(ID)를 저장할 수 있다. 본 발명의 실시 예에서, 메모리 시스템(190a)은 확산 클록 신호(sCLK)에 응답하여 영상 데이터(ID)를 저장하거나 출력할 수 있다. 이하, 도 8 내지 도 10을 참조하여, 확산 클록 신호(sCLK)가 설명된다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 확산 클록 신호를 설명하기 위한 그래프들이다.
도 8을 참조하면, 동작 주파수(Fo)를 갖는 기준 클록 신호(rCLK)가 표현되어 있다. 예로서, 도 7의 메모리 시스템(190a)이 확산 클록 신호(sCLK, 도 7 참조)가 아닌 기준 클록 신호(rCLK)에 응답하여 동작한다면, 메모리 시스템(190a)이 동작하는 환경의 주파수 특성은 도 8의 그래프로서 표현될 수 있다. 예로서, 메모리 시스템(190a)이 기준 클록 신호(rCLK)에 응답하여 동작한다면, 동작 주파수(Fo)를 갖는 신호의 세기가 제 1 크기(A1)를 가질 수 있다. 도 8에 나타낸 것과 같이 메모리 시스템(190a) 내에서 동작 주파수(Fo)를 갖는 신호의 세기가 눈에 띄게 강한 경우, 동작 주파수(Fo)를 갖는 신호에 의한 노이즈가 증가할 수 있다. 또한, 하나의 동작 주파수(Fo)를 갖는 경우, 해당 동작 주파수의 피크(peak) 값이 높아져 노이즈가 증가한다. 나아가, 동작 주파수(Fo)의 체배 주파수(Multiplied Frequency)를 갖는 신호에 의한 노이즈가 증가할 수 있다.
예로서, 메모리 시스템(190a)이 임베디드 DRAM, SDRAM(Synchronous DRAM) 등과 같이 빠른 속도로 동작하는 DRAM 시스템으로 구현되는 경우, 동작 주파수(Fo) 및 그것의 체배 주파수는 수백 MHz 정도의 값들을 가질 수 있다. 수백 MHz의 주파수 대역은 무선 광역 통신망(Wireless Wide Area Network)에 의해 이용될 수 있다. 따라서, 동작 주파수(Fo)를 갖는 신호의 세기가 눈에 띄게 강한 경우, 노이즈 때문에 표시 장치(1000, 도 1 참조)의 동작에 오류가 발생할 수 있다.
도 9를 참조하면, 본 발명의 실시 예에 따른 확산 클록 신호(sCLK)가 표현되어 있다. 도 7의 클록 주파수 확산부(191)는 도 8의 기준 클록 신호(rCLK)를 변조하여 확산 클록 신호(sCLK)를 생성할 수 있다. 예로서, 클록 주파수 확산부(191)는 SSCG(Spread Spectrum Clock Generation) 방식으로 기준 클록 신호(rCLK)를 변조할 수 있다. 도 9에 나타낸 것과 같이, 확산 클록 신호(sCLK)는 최대값인 제 1 주파수 값(Fmax)과 최소값인 제 2 주파수 값(Fmin) 사이에서 조절되는 주파수 값을 가질 수 있다.
예로서, 확산 클록 신호(sCLK)는 변조 주기(Modulation Period; MP) 및 변조율(Modulation Rate; MR)에 의해 정의될 수 있다. 변조 주기(MP)는 확산 클록 신호(sCLK)의 주파수 값이 조절되는 주기일 수 있다. 클록 주파수 확산부(191)의 제어에 따라, 확산 클록 신호(sCLK)는 변조 주기(MP)마다 제 1 주파수 값(Fmax)을 가질 수 있다. 또는, 확산 클록 신호(sCLK)는 변조 주기(MP)마다 제 2 주파수 값(Fmin)을 가질 수 있다.
변조율(MR)은 확산 클록 신호(sCLK)의 주파수 값이 조절되는 주파수 구간에 대응할 수 있다. 변조율(MR)이 높아지면, 확산 클록 신호(sCLK)의 주파수 값은 더 넓은 주파수 구간에서 조절될 수 있다. 변조율(MR)을 변경함으로써, 제 1 주파수 값(Fmax) 및 제 2 주파수 값(Fmin)이 변경될 수 있다.
다만, 도 9는 본 발명의 이해를 돕기 위해 제공된 것이고, 본 발명을 제한하기 위한 것은 아니다. 예로서, 제 1 주파수 값과 제 2 주파수 값은 서로 바뀔 수 있다. 예로서, 확산 클록 신호(sCLK)의 주파수 값은 도 9에 나타낸 것과 달리 비선형적으로 조절될 수 있다. 확산 클록 신호(sCLK)는 설계에 따라 다양하게 변경 또는 수정될 수 있다.
도 10을 참조하면, 본 발명의 실시 예에 따른 확산 클록 신호(sCLK)가 표현되어 있다. 도 9에 나타낸 것과 같이 확산 클록 신호(sCLK)의 주파수 값이 시간의 흐름에 따라 조절되는 경우, 도 7의 메모리 시스템(190a)이 동작하는 환경의 주파수 특성은 도 10의 그래프로서 표현될 수 있다. 도 9에 나타낸 것과 같이 확산 클록 신호(sCLK)의 주파수 값이 시간의 흐름에 따라 조절되는 경우, 동작 주파수(Fo)를 갖는 신호의 세기가 제 2 크기(A2) 이하일 수 있다. 도 8과 도 10을 비교하면, 동작 주파수(Fo)를 갖는 신호의 세기가 감소하였음(즉, A1>A2)이 이해될 수 있다.
따라서, 본 발명의 실시 예에 따르면, 동작 주파수(Fo) 및 그것의 체배 주파수를 갖는 신호들에 의한 노이즈가 감소할 수 있다. 나아가, 메모리 시스템(190a)이 본 발명의 실시 예에 따른 확산 클록 신호(sCLK)에 응답하여 동작하는 경우, 노이즈에 의한 전자기 간섭(Electro-magnetic Interference)이 감소할 수 있다. 결과적으로, 표시 장치(1000, 도 1 참조)의 동작의 오류가 방지될 수 있다.
본 발명의 실시 예에서, 제 1 주파수 값(Fmax), 제 2 주파수 값(Fmin), 변조 주기(MP), 및 변조율(MR) 중 적어도 하나는 필요에 따라 다양하게 변경 또는 수정될 수 있다. 실시 예로서, 제 1 주파수 값(Fmax), 제 2 주파수 값(Fmin), 변조 주기(MP), 및 변조율(MR)은 메모리 시스템(190a)의 동작 환경에 기초하여 변경될 수 있다.
예로서, 메모리 시스템(190a)의 동작 환경이 주기적으로 또는 특정 시점마다 모니터링되고, 모니터링 결과에 기초하여 제 1 주파수 값(Fmax), 제 2 주파수 값(Fmin), 변조 주기(MP), 및 변조율(MR)이 변경될 수 있다. 예로서, 동작 주파수(Fo)를 갖는 신호의 세기가 기준 값 이상인 경우, 변조율(MR)이 증가할 수 있다. 제 1 주파수 값(Fmax), 제 2 주파수 값(Fmin), 변조 주기(MP), 및 변조율(MR)을 변경하기 위한 구성 요소가 도 11에 대한 참조와 함께 설명된다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 다른 블록도이다. 도 11을 참조하면, 메모리 시스템(190b)은 클록 주파수 확산부(191), 변조 제어부(193), 메모리 컨트롤러(195), 및 메모리 장치(197)를 포함할 수 있다. 예로서, 도 3의 메모리 시스템(190)은 도 11의 메모리 시스템(190b)을 포함할 수 있다.
도 11의 클록 주파수 확산부(191), 메모리 컨트롤러(195), 및 메모리 장치(197)의 구성들 및 기능들은 각각 도 7의 클록 주파수 확산부(191), 메모리 컨트롤러(195), 및 메모리 장치(197)의 구성들 및 기능들을 포함할 수 있다. 설명의 편의를 위해, 클록 주파수 확산부(191), 메모리 컨트롤러(195), 및 메모리 장치(197)의 구성들 및 기능들에 관한 중복되는 설명들은 생략된다.
위에서 언급된 것과 같이, 확산 클록 신호(sCLK)의 제 1 주파수 값, 제 2 주파수 값, 변조 주기, 및 변조율은 메모리 시스템(190b)의 동작 환경에 기초하여 변경될 수 있다. 예로서, 변조 제어부(193)는 메모리 시스템(190b)의 동작 환경을 모니터링할 수 있다. 변조 제어부(193)는 메모리 시스템(190b)의 동작 환경에 따라, 확산 클록 신호(sCLK)의 제 1 주파수 값, 제 2 주파수 값, 변조 주기, 및 변조율을 변경시킬 수 있다. 변조 제어부(193)의 동작에 따라, 메모리 시스템(190b)의 동작 환경에 적합한 확산 클록 신호(sCLK)가 생성될 수 있다.
예로서, 특정 주파수 값을 갖는 신호의 세기가 기준 값 이상인 경우, 변조 제어부(193)는 확산 클록 신호(sCLK)의 변조 주기 또는 변조율을 변경시킬 수 있다. 확산 클록 신호(sCLK)의 변조 주기 또는 변조율이 변경되는 경우, 노이즈의 영향이 더 감소할 수 있다. 그러나, 확산 클록 신호(sCLK)의 변조 주기가 짧아지거나 변조율이 커지는 경우, 확산 클록 신호(sCLK)를 생성하기 위해 소모되는 전력의 양이 증가할 수 있다. 따라서, 변조 제어부(193)는 메모리 시스템(190b)의 동작 환경 및 소모 전력을 고려하여 동작할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템 및 클록 주파수 확산부를 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(190c)은 메모리 컨트롤러(195) 및 메모리 장치(197)를 포함할 수 있다. 실시 예로서, 클록 주파수 확산부(192)는 메모리 시스템(190c)과 별개로 구비될 수 있다. 예로서, 도 3의 메모리 시스템(190)은 도 12의 메모리 시스템(190c)을 포함할 수 있다.
도 12의 클록 주파수 확산부(192), 메모리 컨트롤러(195), 및 메모리 장치(197)의 구성들 및 기능들은 각각 도 7의 클록 주파수 확산부(191), 메모리 컨트롤러(195), 및 메모리 장치(197)의 구성들 및 기능들을 포함할 수 있다. 설명의 편의를 위해, 클록 주파수 확산부(192), 메모리 컨트롤러(195), 및 메모리 장치(197)의 구성들 및 기능들에 관한 중복되는 설명들은 생략된다.
본 발명의 실시 예에 따른 클록 주파수 확산부는 다양하게 구현될 수 있다. 예로서, 도 7에 나타낸 것과 같이, 클록 주파수 확산부(191)는 메모리 시스템(190a)에 포함될 수 있다. 다른 예로서, 도 12에 나타낸 것과 같이, 클록 주파수 확산부(192)는 메모리 시스템(190c)과 별개로 구비될 수 있다.
즉, 메모리 시스템 또는 타이밍 컨트롤러의 설계에 따라, 클록 주파수 확산부는 메모리 시스템의 내부에 포함되거나 메모리 시스템과 별개로 구비될 수 있다. 도 12에 나타낸 것과 같이 클록 주파수 확산부(192)가 메모리 시스템(190c)과 별개로 구비되는 경우, 도 3의 타이밍 컨트롤러(100)는 기준 클록 신호(rCLK)를 변조하기 위한 클록 주파수 확산부(192)를 더 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 타이밍 컨트롤러, 메모리 시스템, 및 클록 주파수 확산부를 보여주는 블록도이다. 도 13을 참조하면, 타이밍 컨트롤러(200)는 수신부(210), 정지 영상 관리부(230), 데이터 처리부(250), 및 송신부(270)를 포함할 수 있다. 실시 예로서, 메모리 시스템(290) 및 클록 주파수 확산부(292)는 타이밍 컨트롤러(200)와 별개로 구비될 수 있다. 예로서, 도 1의 타이밍 컨트롤러(1200)는 도 13의 타이밍 컨트롤러(200)를 포함할 수 있다. 예로서, 타이밍 컨트롤러(1200)는 도 1의 표시 장치(1000)를 구동할 수 있다.
도 13의 타이밍 컨트롤러(200), 수신부(210), 정지 영상 관리부(230), 데이터 처리부(250), 및 송신부(270)의 구성들 및 기능들은 각각 도 3의 타이밍 컨트롤러(100), 수신부(110), 정지 영상 관리부(130), 데이터 처리부(150), 및 송신부(170)의 구성들 및 기능들을 포함할 수 있다. 설명의 편의를 위해, 타이밍 컨트롤러(200), 수신부(210), 정지 영상 관리부(230), 데이터 처리부(250), 및 송신부(270)의 구성들 및 기능들에 관한 중복되는 설명들은 생략된다.
본 발명의 실시 예에 따른 메모리 시스템은 다양하게 구현될 수 있다. 예로서, 도 3에 나타낸 것과 같이, 메모리 시스템(190)은 타이밍 컨트롤러(100)에 포함될 수 있다. 다른 예로서, 도 13에 나타낸 것과 같이, 메모리 시스템(290)은 타이밍 컨트롤러(200)와 별개로 구비될 수 있다.
즉, 메모리 시스템 또는 타이밍 컨트롤러의 설계에 따라, 메모리 시스템은 타이밍 컨트롤러의 내부에 포함되거나 타이밍 컨트롤러와 별개로 구비될 수 있다. 예로서, 도 13에 나타낸 것과 같이 메모리 시스템(290)이 타이밍 컨트롤러(200)와 별개로 구비되는 경우, 메모리 시스템(290)은 SDRAM 시스템으로 구현될 수 있다. 그러나, 본 발명은 이 예에 의해 제한되지 않는다. 메모리 시스템(290)의 종류는 필요에 따라 다양하게 변경 또는 수정될 수 있다.
예로서, 도 13에 나타낸 것과 같이, 본 발명의 실시 예에 따라 확산 클록 신호(sCLK)를 생성하는 클록 주파수 확산부(292)는 메모리 시스템(290)과 별개로 구비될 수 있다. 이 예에서, 메모리 시스템(290)은 메모리 컨트롤러 및 메모리 장치를 포함할 수 있다. 이 예에 따르면, 메모리 시스템(290)은 도 12의 메모리 시스템(190c)과 유사하게 구성될 수 있다.
다른 예로서, 도 13에 나타낸 것과 달리, 클록 주파수 확산부(292)는 메모리 컨트롤러 및 메모리 장치와 함께 메모리 시스템(290)에 포함될 수 있다. 즉, 본 발명은 도 13에 나타낸 구성에 의해 제한되지 않는다. 이 예에 따르면, 메모리 시스템(290)은 도 7의 메모리 시스템(190a)과 유사하게 구성될 수 있다.
도 13의 메모리 시스템(290) 및 클록 주파수 확산부(292)의 구성들 및 기능들은 각각 도 7 내지 도 12에 대한 참조와 함께 설명된 메모리 시스템(190a 또는 190c) 및 클록 주파수 확산부(191 또는 192)의 구성들 및 기능들을 포함할 수 있다. 설명의 편의를 위해, 메모리 시스템(290) 및 클록 주파수 확산부(292)의 구성들 및 기능들에 관한 중복되는 설명들은 생략된다. 필요에 따라, 메모리 시스템(290)은 도 11에 대한 참조와 함께 설명된 변조 제어부(193)를 더 포함할 수 있다.
각각의 개념도에 나타낸 구성은 단지 개념적인 관점에서 이해되어야 한다. 본 발명의 이해를 돕기 위해, 개념도에 나타낸 구성 요소 각각의 형태, 구조, 크기 등은 과장 또는 축소되어 표현되었다. 실제로 구현되는 구성은 각각의 개념도에 나타낸 것과 다른 물리적 형상을 가질 수 있다. 각각의 개념도는 구성 요소의 물리적 형상을 제한하기 위한 것이 아니다.
각각의 블록도에 나타낸 장치 구성은 발명의 이해를 돕기 위한 것이다. 각각의 블록은 기능에 따라 더 작은 단위의 블록들로 형성될 수 있다. 또는, 복수의 블록들은 기능에 따라 더 큰 단위의 블록을 형성할 수 있다. 즉, 본 발명의 기술 사상은 블록도에 도시된 구성에 의해 한정되지 않는다.
이상에서 본 발명에 대한 실시 예를 중심으로 본 발명이 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성상, 본 발명이 이루고자 하는 목적은 본 발명의 요지를 포함하면서도 위 실시 예들과 다른 형태로 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 측면에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 본 발명과 같은 목적을 달성할 수 있는 기술 사상은 본 발명의 기술 사상에 포함되는 것으로 해석되어야 한다.
따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 수정 또는 변형된 기술 사상은 본 발명이 청구하는 보호 범위에 포함되는 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되는 것이 아니다.
100 : 타이밍 컨트롤러 110 : 수신부
130 : 정지 영상 관리부 150 : 데이터 처리부
170 : 송신부
190, 190a, 190b, 190c : 메모리 시스템
191, 192 : 클록 주파수 확산부 193 : 변조 제어부
195 : 메모리 컨트롤러 197 : 메모리 장치
193 : 변조 제어부
200 : 타이밍 컨트롤러 210 : 수신부
230 : 정지 영상 관리부 250 : 데이터 처리부
270 : 송신부
290 : 메모리 시스템 292 : 클록 주파수 확산부
1000 : 표시 장치 1100 : 표시 패널
1110 : 하부 기판 1120 : 상부 기판
1130 : 액정 층 1200 : 타이밍 컨트롤러
1300 : 게이트 드라이버 1400 : 데이터 드라이버

Claims (19)

  1. 표시 장치를 구동하도록 구성되는 타이밍 컨트롤러에 있어서,
    상기 표시 장치의 표시 패널에 표시될 영상이 정지 영상임을 나타내는 정지 영상 신호를 제공받는 수신부;
    상기 표시 패널에 영상들을 표시하기 위해 이용되는 출력 데이터를 출력하는 송신부;
    기준 클록 신호를 변조하여 제 1 및 제 2 주파수 값들 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하는 클록 주파수 확산부;
    상기 표시 패널에 표시되는 영상의 제 1 프레임에 대응하고 상기 수신부를 통해 제공된 제 1 영상 데이터를 저장하고, 상기 확산 클록 신호에 응답하여 상기 제 1 영상 데이터를 출력하는 메모리 시스템; 및
    상기 정지 영상 신호에 응답하여, 상기 제 1 영상 데이터를 상기 출력 데이터로서 출력하기 위해 상기 메모리 시스템과 통신하는 정지 영상 관리부; 를 포함하고,
    상기 메모리 시스템은 상기 확산 클록 신호에 응답하여 상기 제 1 영상 데이터를 저장하도록 구성되는 타이밍 컨트롤러.
  2. 제 1 항에 있어서,
    상기 클록 주파수 확산부의 제어에 따라, 상기 확산 클록 신호는 변조 주기마다 상기 제 1 주파수 값을 갖는 타이밍 컨트롤러.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 주파수 값들, 및 상기 변조 주기는 상기 메모리 시스템의 동작 환경에 기초하여 변경되는 타이밍 컨트롤러.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 수신부는 eDP 인터페이스 규약에 따라 동작하도록 구성되는 타이밍 컨트롤러.
  6. 제 1 항에 있어서,
    상기 메모리 시스템은 임베디드 DRAM 시스템으로 구현되는 타이밍 컨트롤러.
  7. 표시 장치를 구동하도록 구성되는 타이밍 컨트롤러에 있어서,
    상기 표시 장치의 표시 패널에 표시되는 영상의 제 1 프레임에 대응하는 제 1 영상 데이터를 제공받고, 상기 제 1 프레임을 뒤잇는 제 2 프레임에 대응하는 제 2 영상 데이터, 및 상기 제 2 프레임으로서 표시되는 영상이 정지 영상임을 나타내는 정지 영상 신호 중 적어도 하나를 제공받도록 구성되는 수신부;
    상기 제 1 영상 데이터를 저장하도록 구성되는 메모리 시스템;
    상기 정지 영상 신호가 제공되지 않은 경우, 상기 제 2 영상 데이터를 처리하도록 구성되는 데이터 처리부;
    상기 정지 영상 신호에 응답하여, 상기 수신부를 통해 상기 제 2 영상 데이터 신호를 제공받는 대신 상기 메모리 시스템에서 상기 제 1 영상 데이터를 출력하기 위해 상기 메모리 시스템과 통신하도록 구성되는 정지 영상 관리부; 및
    상기 메모리 시스템에서 출력된 상기 제 1 영상 데이터, 및 상기 데이터 처리부에 의해 처리된 상기 제 2 영상 데이터 중 하나를 출력 데이터로서 출력하도록 구성되는 송신부를 포함하되,
    상기 메모리 시스템은:
    제 1 주파수 값과 제 2 주파수 값 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하도록 구성되는 클록 주파수 확산부;
    상기 확산 클록 신호에 응답하여 적어도 상기 제 1 영상 데이터를 저장하도록 구성되는 메모리 장치; 및
    상기 확산 클록 신호에 응답하여, 상기 제 1 영상 데이터의 저장 및 출력을 제어하도록 구성되는 메모리 컨트롤러를 포함하는 타이밍 컨트롤러.
  8. 제 7 항에 있어서,
    상기 메모리 시스템은:
    상기 메모리 시스템의 동작 환경에 따라, 상기 제 1 및 제 2 주파수 값들 및 상기 확산 클록 신호의 주파수 값이 조절되는 주기를 변경시키도록 구성되는 변조 제어부를 더 포함하는 타이밍 컨트롤러.
  9. 제 7 항에 있어서,
    상기 수신부는 상기 정지 영상 신호 및 상기 제 2 프레임으로서 표시되는 영상이 정지 영상이 아님을 나타내는 연속 영상 신호 중 하나를 제공받도록 구성되는 타이밍 컨트롤러.
  10. 제 9 항에 있어서,
    상기 데이터 처리부는 상기 연속 영상 신호에 응답하여 상기 제 2 영상 데이터를 처리하도록 구성되는 타이밍 컨트롤러.
  11. 제 7 항에 있어서,
    상기 정지 영상 신호가 제공되지 않은 경우:
    상기 메모리 시스템의 상기 메모리 장치는 상기 제 2 영상 데이터를 저장하도록 더 구성되고,
    상기 수신부는 상기 제 2 프레임을 뒤잇는 제 3 프레임에 대응하는 제 3 영상 데이터, 및 상기 제 3 프레임으로서 표시되는 영상이 정지 영상임을 나타내는 추가 정지 영상 신호 중 적어도 하나를 제공받도록 더 구성되는 타이밍 컨트롤러.
  12. 제 11 항에 있어서,
    상기 추가 정지 영상 신호가 제공되지 않은 경우, 상기 데이터 처리부는 상기 제 3 영상 데이터를 처리하도록 더 구성되는 타이밍 컨트롤러.
  13. 제 11 항에 있어서,
    상기 정지 영상 관리부는, 상기 추가 정지 영상 신호에 응답하여, 상기 수신부를 통해 상기 제 3 영상 데이터 신호를 제공받는 대신 상기 메모리 시스템에서 상기 제 2 영상 데이터를 출력하기 위해 상기 메모리 시스템과 통신하도록 더 구성되는 타이밍 컨트롤러.
  14. 제 13 항에 있어서,
    상기 메모리 컨트롤러는 상기 확산 클록 신호에 응답하여 상기 제 2 영상 데이터의 저장 및 출력을 제어하도록 더 구성되는 타이밍 컨트롤러.
  15. 영상을 표시하도록 구성되는 표시 패널;
    상기 표시 패널로 게이트 신호들을 제공하도록 구성되는 게이트 드라이버;
    상기 표시 패널로 데이터 전압들을 제공하도록 구성되는 데이터 드라이버;
    호스트로부터 상기 영상의 제 1 프레임에 대응하는 제 1 영상 데이터, 및 상기 제 1 프레임을 뒤잇는 제 2 프레임으로서 표시되는 영상이 정지 영상임을 나타내는 정지 영상 신호를 제공받고, 상기 데이터 전압들을 생성하기 위해 이용되는 출력 데이터를 출력하고, 상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하도록 구성되는 타이밍 컨트롤러;
    기준 클록 신호를 변조함으로써 제 1 및 제 2 주파수 값들 사이에서 조절되는 주파수 값을 갖는 확산 클록 신호를 생성하도록 구성되는 클록 주파수 확산부; 및
    상기 제 1 영상 데이터를 저장하고, 상기 확산 클록 신호에 응답하여 상기 제 1 영상 데이터를 출력하도록 구성되는 메모리 시스템을 포함하되,
    상기 타이밍 컨트롤러는, 상기 정지 영상 신호에 응답하여, 상기 호스트로부터 상기 제 2 프레임에 대응하는 제 2 영상 데이터를 제공받는 대신 상기 메모리 시스템에서 출력된 상기 제 1 영상 데이터를 상기 출력 데이터로서 출력하기 위해 상기 메모리 시스템과 통신하도록 더 구성되고,
    상기 메모리 시스템은 상기 확산 클록 신호에 응답하여 상기 제 1 영상 데이터를 저장하도록 구성되는 표시 장치.
  16. 제 15 항에 있어서,
    상기 클록 주파수 확산부는 SSCG 방식으로 상기 기준 클록 신호를 변조하도록 구성되는 표시 장치.
  17. 제 15 항에 있어서,
    상기 기준 클록 신호는 상기 호스트로부터 제공되거나 상기 타이밍 컨트롤러의 내부에서 생성되는 표시 장치.
  18. 제 15 항에 있어서,
    상기 호스트로부터 상기 정지 영상 신호가 제공되지 않은 경우, 상기 타이밍 컨트롤러는:
    상기 호스트로부터 상기 제 2 영상 데이터를 제공받고;
    상기 제 2 영상 데이터를 처리하고;
    상기 처리된 제 2 영상 데이터를 상기 출력 데이터로서 출력하도록 더 구성되는 표시 장치.
  19. 제 15 항에 있어서,
    상기 메모리 시스템은 SDRAM 시스템으로 구현되는 표시 장치.
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