JPH05189549A - マルチプロセッサによる画像データ処理装置 - Google Patents
マルチプロセッサによる画像データ処理装置Info
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- JPH05189549A JPH05189549A JP3230564A JP23056491A JPH05189549A JP H05189549 A JPH05189549 A JP H05189549A JP 3230564 A JP3230564 A JP 3230564A JP 23056491 A JP23056491 A JP 23056491A JP H05189549 A JPH05189549 A JP H05189549A
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- frame buffer
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- processor
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Abstract
(57)【要約】
【目的】全てのプロセッサがフレームバッファのどの領
域にもプロセッサ間での競合を起こすことなく書き込む
ことができるようにする。 【構成】複数のプロセッサＰと、各プロセッサ毎に設け
られた局所フレームバッファＬＦＢと各局所フレームバ
ッファＬＦＢの内容を周期的に合成して表示部に転送す
る画像合成回路とを備え、局所フレームバッファＬＦＢ
はパッチテーブルと、プロセッサからのアクセス時にア
クセスされたパッチに対して画像メモリの一部を割り付
けるパッチ割付手段とを備える。
域にもプロセッサ間での競合を起こすことなく書き込む
ことができるようにする。 【構成】複数のプロセッサＰと、各プロセッサ毎に設け
られた局所フレームバッファＬＦＢと各局所フレームバ
ッファＬＦＢの内容を周期的に合成して表示部に転送す
る画像合成回路とを備え、局所フレームバッファＬＦＢ
はパッチテーブルと、プロセッサからのアクセス時にア
クセスされたパッチに対して画像メモリの一部を割り付
けるパッチ割付手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、複数の画像データ処理
用のプロセッサを用いてグラフィックス画像を生成する
ための画像データ処理装置に関する。
用のプロセッサを用いてグラフィックス画像を生成する
ための画像データ処理装置に関する。
【０００２】
【従来の技術】マルチプロセッサシステムによってグラ
フィックス画像生成を並列に行う場合、各プロセッサに
おいて生成された結果を画面に出力する段階において、
全てのプロセッサがフレームバッファにアクセスできる
必要が生じる。また、マルチウィンドウシステムにおい
て各プロセッサが別々のウィンドウを処理する場合で
も、同様に全てのプロセッサがフレームバッファにアク
セスできなくてはならない。このような状況において、
全プロセッサが１つのフレームバッファを共有するよう
なハードウェア構成では、フレームバッファへのアクセ
ス競合が生じるために性能低下を招いてしまう。
フィックス画像生成を並列に行う場合、各プロセッサに
おいて生成された結果を画面に出力する段階において、
全てのプロセッサがフレームバッファにアクセスできる
必要が生じる。また、マルチウィンドウシステムにおい
て各プロセッサが別々のウィンドウを処理する場合で
も、同様に全てのプロセッサがフレームバッファにアク
セスできなくてはならない。このような状況において、
全プロセッサが１つのフレームバッファを共有するよう
なハードウェア構成では、フレームバッファへのアクセ
ス競合が生じるために性能低下を招いてしまう。
【０００３】そこで従来では、このフレームバッファア
クセス競合問題を解決するために、画面全域を互いに重
ならないプロセッサ台数分の領域に分割しておき、各プ
ロセッサに分割領域の１つに当たる場所のみのフレーム
バッファを持たせるという方策が取られていた。
クセス競合問題を解決するために、画面全域を互いに重
ならないプロセッサ台数分の領域に分割しておき、各プ
ロセッサに分割領域の１つに当たる場所のみのフレーム
バッファを持たせるという方策が取られていた。
【０００４】
【発明が解決しようとする課題】しかし、上記の従来の
方式は、各プロセッサがフレームバッファに書き込める
領域が、特定の領域だけに制限されているという欠点を
持っている。これは様々なアプリケーションの実行にお
いてプロセッサ間のデータ通信を増加させ、性能劣化を
引き起こす要因となる。
方式は、各プロセッサがフレームバッファに書き込める
領域が、特定の領域だけに制限されているという欠点を
持っている。これは様々なアプリケーションの実行にお
いてプロセッサ間のデータ通信を増加させ、性能劣化を
引き起こす要因となる。
【０００５】例えば、多数の多角形から構成されるモデ
ルからＺバッファ法によって陰影付画像を生成する場合
を考える。各プロセッサは特定のフレームバッファしか
アクセスできないために、必然的にその領域の画像生成
のみを担当することになる。
ルからＺバッファ法によって陰影付画像を生成する場合
を考える。各プロセッサは特定のフレームバッファしか
アクセスできないために、必然的にその領域の画像生成
のみを担当することになる。
【０００６】ところが、それぞれの多角形がフレームバ
ッファのどの領域を占有するかは不明であるために、各
プロセッサがどの多角形に関する形状情報を必要とする
かは定まらない。このため、全てのプロセッサが全ての
多角形の形状データを参照しなければならないことにな
る。形状データを全てのプロセッサを供給するためには
ブロードキャスト通信が必要となるが、この通信に係る
時間はプロセッサ数によらず一定であるために、プロセ
ッサ数が増えるとこの時間が支配的になって性能が飽和
してしまう。
ッファのどの領域を占有するかは不明であるために、各
プロセッサがどの多角形に関する形状情報を必要とする
かは定まらない。このため、全てのプロセッサが全ての
多角形の形状データを参照しなければならないことにな
る。形状データを全てのプロセッサを供給するためには
ブロードキャスト通信が必要となるが、この通信に係る
時間はプロセッサ数によらず一定であるために、プロセ
ッサ数が増えるとこの時間が支配的になって性能が飽和
してしまう。
【０００７】本発明は、上記のような欠点を持たない、
すなわち、全てのプロセッサがフレームバッファのどの
領域にも書き込めるような画像データ処理装置を提供す
ることを目的とする。
すなわち、全てのプロセッサがフレームバッファのどの
領域にも書き込めるような画像データ処理装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、複数の画像デ
ータ処理用のプロセッサと、各プロセッサ毎に設けられ
た局所フレームバッファと、各局所フレームバッファの
内容を周期的に合成して表示部に転送する画像合成回路
と、を備え、前記局所フレームバッファは、画面を一定
の大きさを持った複数の長方形領域に分割した場合の各
領域のアドレス情報および各領域に対するプロセッサか
らのアクセス有無情報を記憶するパッチテーブルと、プ
ロセッサから局所フレームバッファへのアクセス時に、
アクセスされた前記領域に対して画像メモリの一部を割
り付けるパッチ割付手段と、を備えてなることを特徴と
する。また、各局所フレームバッファは画像メモリの読
み出し時に該画像メモリのアドレス端子に接続される走
査カウンタを備え、前記画像合成回路は各局所フレーム
バッファ毎に合成器を備えるとともに、各合成器は前段
の合成器出力と局所フレームバッファ出力とを合成して
次段の合成器に出力するよう直列に接続され、前記各走
査カウンタは少しずつずれてカウントするものであるこ
とを特徴とする。
ータ処理用のプロセッサと、各プロセッサ毎に設けられ
た局所フレームバッファと、各局所フレームバッファの
内容を周期的に合成して表示部に転送する画像合成回路
と、を備え、前記局所フレームバッファは、画面を一定
の大きさを持った複数の長方形領域に分割した場合の各
領域のアドレス情報および各領域に対するプロセッサか
らのアクセス有無情報を記憶するパッチテーブルと、プ
ロセッサから局所フレームバッファへのアクセス時に、
アクセスされた前記領域に対して画像メモリの一部を割
り付けるパッチ割付手段と、を備えてなることを特徴と
する。また、各局所フレームバッファは画像メモリの読
み出し時に該画像メモリのアドレス端子に接続される走
査カウンタを備え、前記画像合成回路は各局所フレーム
バッファ毎に合成器を備えるとともに、各合成器は前段
の合成器出力と局所フレームバッファ出力とを合成して
次段の合成器に出力するよう直列に接続され、前記各走
査カウンタは少しずつずれてカウントするものであるこ
とを特徴とする。
【０００９】
【作用】プロセッサから局所フレームバッファに対しア
クセスがあったときには、アクセスされた画面領域（パ
ッチ）の状態をパッチテーブル上で見る。パッチテーブ
ルには各パッチの状態、すなわち各パッチのアドレス情
報および各パッチに対するプロセッサからのアクセス有
無情報が記憶されているために、パッチテーブルを見る
ことによってアクセスされたパッチに対して画像メモリ
がすでに割り当て済がどうかを知ることができる。未割
当状態であれば、新たに画像メモリの一部をそのパッチ
に対して割り付ける。プロセッサは、その割り付けられ
た画像メモリに対してアクセスしデータを書き込む。
クセスがあったときには、アクセスされた画面領域（パ
ッチ）の状態をパッチテーブル上で見る。パッチテーブ
ルには各パッチの状態、すなわち各パッチのアドレス情
報および各パッチに対するプロセッサからのアクセス有
無情報が記憶されているために、パッチテーブルを見る
ことによってアクセスされたパッチに対して画像メモリ
がすでに割り当て済がどうかを知ることができる。未割
当状態であれば、新たに画像メモリの一部をそのパッチ
に対して割り付ける。プロセッサは、その割り付けられ
た画像メモリに対してアクセスしデータを書き込む。
【００１０】上記の動作を繰り返すことにより、各プロ
セッサ毎に設けられる局所フレームバッファには最小限
の画像メモリだけが割り当てられることになる。すなわ
ち、各プロセッサからのフレームバッファへのアクセス
には、通常、局所性を持つと考えられるために（ある画
素に対する処理を行った後、次の処理対象となる画素は
現在の位置から大きく飛ばない）、各局所フレームバッ
ファに割り当てられる画像メモリの節約を期待すること
ができる。
セッサ毎に設けられる局所フレームバッファには最小限
の画像メモリだけが割り当てられることになる。すなわ
ち、各プロセッサからのフレームバッファへのアクセス
には、通常、局所性を持つと考えられるために（ある画
素に対する処理を行った後、次の処理対象となる画素は
現在の位置から大きく飛ばない）、各局所フレームバッ
ファに割り当てられる画像メモリの節約を期待すること
ができる。
【００１１】また、画像合成回路では、各局所フレーム
バッファ毎に設けられている合成器が直列に接続され、
各合成器に係る走査カウンタの内容が走査方向上に少し
づつずれていくように設定されていることから、画像合
成はパイプライン的な処理となる。すなわち、１つの合
成器においてある画素における合成処理を行っていると
きに、他の合成器では同時に他の画素に対する合成処理
が行われるようになる。
バッファ毎に設けられている合成器が直列に接続され、
各合成器に係る走査カウンタの内容が走査方向上に少し
づつずれていくように設定されていることから、画像合
成はパイプライン的な処理となる。すなわち、１つの合
成器においてある画素における合成処理を行っていると
きに、他の合成器では同時に他の画素に対する合成処理
が行われるようになる。
【００１２】
【実施例】図１は、本発明の実施例の画像データ処理装
置の全体の構成を示すブロック図である。画像データ処
理用のプロセッサＰは合計Ｎ個設けられ、各プロセッサ
には局所フレームバッファＬＦＢが接続されている。ま
た各局所フレームバッファＬＦＢは画像合成回路に接続
され、画像合成回路の出力は大域フレームバッファＧＦ
Ｂに接続され、大域フレームバッファＧＦＢはＣＲＴデ
ィスプレイに接続されている。なお、大域フレームバッ
ファＧＦＢは必ずしも必要でなく、後述のように、プロ
セッサからフレームバッファへのアクセスの局所性が弱
く、その結果画像メモリの割り当てが溢れてしまう可能
性のある場合に性能劣化を防ぐ目的で設けられる。
置の全体の構成を示すブロック図である。画像データ処
理用のプロセッサＰは合計Ｎ個設けられ、各プロセッサ
には局所フレームバッファＬＦＢが接続されている。ま
た各局所フレームバッファＬＦＢは画像合成回路に接続
され、画像合成回路の出力は大域フレームバッファＧＦ
Ｂに接続され、大域フレームバッファＧＦＢはＣＲＴデ
ィスプレイに接続されている。なお、大域フレームバッ
ファＧＦＢは必ずしも必要でなく、後述のように、プロ
セッサからフレームバッファへのアクセスの局所性が弱
く、その結果画像メモリの割り当てが溢れてしまう可能
性のある場合に性能劣化を防ぐ目的で設けられる。
【００１３】図２は、局所フレームバッファＬＦＢのブ
ロック図である。
ロック図である。
【００１４】前述のように、局所フレームバッファはプ
ロセッサからフレームバッファへのアクセスが局所性を
有している点に鑑みて、仮想記憶におけるデマントペー
ジングに類似した機構を持つ。すなわち、フレームバッ
ファへのアクセスのあった部分だけに画像メモリの一部
を割り付けてメモリの節約を図るようにしている。
ロセッサからフレームバッファへのアクセスが局所性を
有している点に鑑みて、仮想記憶におけるデマントペー
ジングに類似した機構を持つ。すなわち、フレームバッ
ファへのアクセスのあった部分だけに画像メモリの一部
を割り付けてメモリの節約を図るようにしている。
【００１５】プロセッサアドレスバスに接続されるマル
チプレクサＭＵＸは、プロセッサのアドレスバスと走査
カウンタＳＣを切り換える。走査カウンタＳＣは画面の
走査方向の画素をカウントする。
チプレクサＭＵＸは、プロセッサのアドレスバスと走査
カウンタＳＣを切り換える。走査カウンタＳＣは画面の
走査方向の画素をカウントする。
【００１６】本実施例の局所フレームバッファでは、画
面を一定の大きさを持った小さな長方形領域（パッチ）
に分割し、プロセッサがアクセスしたパッチのみに画像
メモリの一部（一定の大きさに設定される）を割り当て
る。
面を一定の大きさを持った小さな長方形領域（パッチ）
に分割し、プロセッサがアクセスしたパッチのみに画像
メモリの一部（一定の大きさに設定される）を割り当て
る。
【００１７】パッチテーブルＰＴはパッチの状態を管理
するランダムアクセスメモリである。各パッチ毎に、プ
ロセッサからのアクセスがあったからどうかを示すフラ
グとパッチ左上隅の画素に対する画像メモリＩＭのアド
レスが格納されている。
するランダムアクセスメモリである。各パッチ毎に、プ
ロセッサからのアクセスがあったからどうかを示すフラ
グとパッチ左上隅の画素に対する画像メモリＩＭのアド
レスが格納されている。
【００１８】アドレス変換回路ＡＣは、プロセッサアド
レスバスまたは走査カウンタＳＣから与えられる画面上
のアドレスをパッチ番号とパッチ内のローカルアドレス
に変換する。パッチ番号は、パッチテーブルＰＴのアド
レス線に接続され、パッチ内ローカルアドレスは画像メ
モリＩＭのアドレス線に接続される。なお、アドレス変
換回路ＡＣは上述のように、フレームバッファに対する
アドレスからパッチ番号とパッチ内での局所的なアドレ
スを計算するものであるが、パッチの大きさが２のべき
乗である場合には特別な回路を必要としない。
レスバスまたは走査カウンタＳＣから与えられる画面上
のアドレスをパッチ番号とパッチ内のローカルアドレス
に変換する。パッチ番号は、パッチテーブルＰＴのアド
レス線に接続され、パッチ内ローカルアドレスは画像メ
モリＩＭのアドレス線に接続される。なお、アドレス変
換回路ＡＣは上述のように、フレームバッファに対する
アドレスからパッチ番号とパッチ内での局所的なアドレ
スを計算するものであるが、パッチの大きさが２のべき
乗である場合には特別な回路を必要としない。
【００１９】パッチ割付回路ＰＴＡはアクセスのあった
パッチに対して画像メモリＩＭの一部を割り付けるため
の回路である。本実施例では、専用回路を設けてパッチ
割り付けを行っているが、プロセッサに対して割り込み
をかけることによりソフトウェアで実現することも可能
である。
パッチに対して画像メモリＩＭの一部を割り付けるため
の回路である。本実施例では、専用回路を設けてパッチ
割り付けを行っているが、プロセッサに対して割り込み
をかけることによりソフトウェアで実現することも可能
である。
【００２０】画像メモリＩＭのデータ線にはバスバッフ
ァＢＦが接続され、プロセッサから渡されるデータをバ
スバッファＢＦを介して画像メモリＩＭに書き込む。ま
た、読み出し時には、画像メモリＩＭのデータ線に接続
された並列−直列変換器ＰＳから画像データが取り出さ
れ、後述の画像合成回路の端子（１）に出力される。
ァＢＦが接続され、プロセッサから渡されるデータをバ
スバッファＢＦを介して画像メモリＩＭに書き込む。ま
た、読み出し時には、画像メモリＩＭのデータ線に接続
された並列−直列変換器ＰＳから画像データが取り出さ
れ、後述の画像合成回路の端子（１）に出力される。
【００２１】なお、パッチ割付回路ＰＴＡおよびパッチ
テーブルＰＴからは、画像合成回路の端子（２）へ出力
されるＩＭ未割当信号が出ており、読み出し時に走査カ
ウンタＳＣでアクセスされたアドレスに対するパッチの
割り付けがない場合にこの信号が出るようになってい
る。
テーブルＰＴからは、画像合成回路の端子（２）へ出力
されるＩＭ未割当信号が出ており、読み出し時に走査カ
ウンタＳＣでアクセスされたアドレスに対するパッチの
割り付けがない場合にこの信号が出るようになってい
る。
【００２２】上記の構成において、プロセッサからフレ
ームバッファに対し、アクセスがあったときにはアドレ
ス変換回路ＡＣにプロセッサのアドレスバスが接続され
る。
ームバッファに対し、アクセスがあったときにはアドレ
ス変換回路ＡＣにプロセッサのアドレスバスが接続され
る。
【００２３】そして、先ずパッチ番号が求められ、その
パッチに対して画像メモリＩＭの一部がすでに割り当て
済みかどうかが調べられる。割り当て済であった場合に
は、パッチテーブルＰＴの内容から画像メモリＩＭのア
ドレスが求められ、画像メモリＩＭ中の該当部分にデー
タがバスバッファＢＦを介して書き込まれる。また割り
当てられていないパッチの場合には、パッチ割付回路Ｐ
ＴＡにより新たなパッチが割り付けられた上で、画像メ
モリＩＭにデータが書き込まれる。
パッチに対して画像メモリＩＭの一部がすでに割り当て
済みかどうかが調べられる。割り当て済であった場合に
は、パッチテーブルＰＴの内容から画像メモリＩＭのア
ドレスが求められ、画像メモリＩＭ中の該当部分にデー
タがバスバッファＢＦを介して書き込まれる。また割り
当てられていないパッチの場合には、パッチ割付回路Ｐ
ＴＡにより新たなパッチが割り付けられた上で、画像メ
モリＩＭにデータが書き込まれる。
【００２４】図３は、画面上の幾つかのパッチに対して
画像メモリＩＭの一部が割り付けられている状態を示し
ている。プロセッサが図のハッチングで示す局所的な領
域にのみアクセスする場合には局所フレームバッファに
割り当てられる画像メモリＩＭの大きさはかなり小さな
ものでよいことになる。
画像メモリＩＭの一部が割り付けられている状態を示し
ている。プロセッサが図のハッチングで示す局所的な領
域にのみアクセスする場合には局所フレームバッファに
割り当てられる画像メモリＩＭの大きさはかなり小さな
ものでよいことになる。
【００２５】局所フレームバッファＬＦＢの内容は走査
カウンタＳＣの値に従って順次走査方向に読み出されて
画像合成回路に送られるが、このときはアドレス変換回
路ＡＣに走査カウンタＳＣが接続される。そして、プロ
セッサからのアクセスの場合と同様に画像メモリＩＭの
アドレス計算がなされた後データが読み出される。但
し、未割当のパッチだった場合にはパッチ割り付けは行
われず、代わりにその部分のデータがないことを示す信
号（ＩＭ未割当信号）が画像合成回路の端子（２）へ送
られる。
カウンタＳＣの値に従って順次走査方向に読み出されて
画像合成回路に送られるが、このときはアドレス変換回
路ＡＣに走査カウンタＳＣが接続される。そして、プロ
セッサからのアクセスの場合と同様に画像メモリＩＭの
アドレス計算がなされた後データが読み出される。但
し、未割当のパッチだった場合にはパッチ割り付けは行
われず、代わりにその部分のデータがないことを示す信
号（ＩＭ未割当信号）が画像合成回路の端子（２）へ送
られる。
【００２６】図４は、画像合成回路のブロック図であ
る。
る。
【００２７】この画像合成回路は各局所フレームバッフ
ァＬＦＢから順次送られてくる画素値を合成してＣＲＴ
ディスプレイまたは大域フレームバッファＧＦＢがある
場合にはそのＧＦＢに転送する機能を持っている。
ァＬＦＢから順次送られてくる画素値を合成してＣＲＴ
ディスプレイまたは大域フレームバッファＧＦＢがある
場合にはそのＧＦＢに転送する機能を持っている。
【００２８】合成器ＭＸは各局所フレームバッファＬＦ
Ｂ毎に存在し、それらは直線状に（直列）に結合されて
いる。合成器ＭＸは２つの画素値を合成して１つにす
る。例えばＺバッファ法による画像生成の場合、合成器
ＭＸの出力は２つの画素値のうち深さ情報（視点からの
距離）の小さい方の画素値である。
Ｂ毎に存在し、それらは直線状に（直列）に結合されて
いる。合成器ＭＸは２つの画素値を合成して１つにす
る。例えばＺバッファ法による画像生成の場合、合成器
ＭＸの出力は２つの画素値のうち深さ情報（視点からの
距離）の小さい方の画素値である。
【００２９】図５は合成器ＭＸのブロック図を示してい
る。図に示すように、比較器ＣＯＭとデータセレクタＳ
ＥＬとで構成され、端子（１）には図２の並列直列変換
器ＰＳの出力が接続され、端子（３）には前段の合成器
の出力が接続される。データセレクタＳＥＬは、端子
（２）のデータに応じて端子（１）または端子（３）を
選択して後段に出力する。データセレクタＳＥＬの端子
（２）には比較器ＣＯＭの出力とＬＦＢ（２）の信号、
すなわちＩＭ未割当信号を入力とするＡＮＤゲートの出
力が接続されている。したがって、ＩＭ未割当信号が出
されていて、ＡＮＤゲートが開いていないときにはデー
タセレクタＳＥＬは端子（３）を選択し、前段からの画
素値が素通りするようにする。ＡＮＤゲートが開いてい
るときには、比較器ＣＯＭによって２つの深さ情報を比
較するために、２つの画素値のうち深さ情報のより小さ
い方の画素値が選択されて後段に出力される。
る。図に示すように、比較器ＣＯＭとデータセレクタＳ
ＥＬとで構成され、端子（１）には図２の並列直列変換
器ＰＳの出力が接続され、端子（３）には前段の合成器
の出力が接続される。データセレクタＳＥＬは、端子
（２）のデータに応じて端子（１）または端子（３）を
選択して後段に出力する。データセレクタＳＥＬの端子
（２）には比較器ＣＯＭの出力とＬＦＢ（２）の信号、
すなわちＩＭ未割当信号を入力とするＡＮＤゲートの出
力が接続されている。したがって、ＩＭ未割当信号が出
されていて、ＡＮＤゲートが開いていないときにはデー
タセレクタＳＥＬは端子（３）を選択し、前段からの画
素値が素通りするようにする。ＡＮＤゲートが開いてい
るときには、比較器ＣＯＭによって２つの深さ情報を比
較するために、２つの画素値のうち深さ情報のより小さ
い方の画素値が選択されて後段に出力される。
【００３０】上記の回路における画像合成は次のように
パイプライン的に行われる。
パイプライン的に行われる。
【００３１】初め、図４において最左端の合成器ＭＸに
バックグラウンドの色と無限大の深さ情報が入力され、
画面左上の画素情報が最左端の局所フレームバッファＬ
ＦＢから読み出される。そして、合成結果は左から２番
目の合成器ＭＸに渡され、２番目のＬＦＢにおいて同じ
く画面左側上の画素情報の読み出しが開始されるが、そ
のとき１番目のＬＦＢでは次の画素の読み出しが同時に
開始されている。つまり、ＬＦＢ内に存在する走査カウ
ンタＳＣの内容は全てのＬＦＢで同一の値を持つもので
はなく、図１において右側にいくほど小さな値になって
いる。このようなパイプライン処理を行うことにより１
画面分の転送をωｐ＋（ｎ−１）ｐの時間で行うことが
できる。但し、ωは画素数、ｐはパイプラインのピッ
チ、ｎはプロセッサ数である。
バックグラウンドの色と無限大の深さ情報が入力され、
画面左上の画素情報が最左端の局所フレームバッファＬ
ＦＢから読み出される。そして、合成結果は左から２番
目の合成器ＭＸに渡され、２番目のＬＦＢにおいて同じ
く画面左側上の画素情報の読み出しが開始されるが、そ
のとき１番目のＬＦＢでは次の画素の読み出しが同時に
開始されている。つまり、ＬＦＢ内に存在する走査カウ
ンタＳＣの内容は全てのＬＦＢで同一の値を持つもので
はなく、図１において右側にいくほど小さな値になって
いる。このようなパイプライン処理を行うことにより１
画面分の転送をωｐ＋（ｎ−１）ｐの時間で行うことが
できる。但し、ωは画素数、ｐはパイプラインのピッ
チ、ｎはプロセッサ数である。
【００３２】なお、局所フレームバッファＬＦＢにおい
てパッチ割り付けの際、全ての画像メモリＩＭの部分が
使用尽くされている可能性があるが、このときの対処法
は、大域フレームバッファＧＦＢがある場合とない場合
とで異なる。ＧＦＢがある場合にはＬＦＢの内容がＧＦ
Ｂに転送されるまで待てば良い。ＧＦＢがない場合には
プロセッサ間通信によって他のプロセッサに画素データ
を転送する。
てパッチ割り付けの際、全ての画像メモリＩＭの部分が
使用尽くされている可能性があるが、このときの対処法
は、大域フレームバッファＧＦＢがある場合とない場合
とで異なる。ＧＦＢがある場合にはＬＦＢの内容がＧＦ
Ｂに転送されるまで待てば良い。ＧＦＢがない場合には
プロセッサ間通信によって他のプロセッサに画素データ
を転送する。
【００３３】
【発明の効果】本発明では、全てのプロセッサが画面の
どの領域でも書き込むことができ、且つアクセス競合が
起きないという優れた効果を持つ。これによって、例え
ば多角形からなるモデルの描画の場合、多角形単位で処
理を割り振ることが可能となる。アニメーション作成の
ように１つのモデルから連続した多数の画像を生成する
ような応用では多角形のデータを一度プロセッサのロー
カルメモリにロードしておけば、その後はほとんどデー
タ通信が必要なくなるために、１画面生成する毎に全多
角形のデータをブロードキャストする必要がある従来の
方式に比べかなりの性能向上が望める。
どの領域でも書き込むことができ、且つアクセス競合が
起きないという優れた効果を持つ。これによって、例え
ば多角形からなるモデルの描画の場合、多角形単位で処
理を割り振ることが可能となる。アニメーション作成の
ように１つのモデルから連続した多数の画像を生成する
ような応用では多角形のデータを一度プロセッサのロー
カルメモリにロードしておけば、その後はほとんどデー
タ通信が必要なくなるために、１画面生成する毎に全多
角形のデータをブロードキャストする必要がある従来の
方式に比べかなりの性能向上が望める。
【図１】本発明の実施例の全体の構成図である。
【図２】局所フレームバッファのブロック図を示す。
【図３】パッチに対する画像メモリＩＭの割当状態を示
す図。
す図。
【図４】画像合成回路のブロック図を示す。
【図５】合成器の一例を示す図。
Ｐ−プロセッサ ＬＦＢ−局所フレームバッファ ＰＴ−パッチテーブル ＰＴＡ−パッチ割付回路 ＩＭ−画像メモリ ＳＣ−走査カウンタ ＭＸ−合成器
Claims (2)
- 【請求項１】複数の画像データ処理用のプロセッサと、 各プロセッサ毎に設けられた局所フレームバッファと、 各局所フレームバッファの内容を周期的に合成して表示
部に転送する画像合成回路と、を備え、 前記局所フレームバッファは、 画面を一定の大きさを持った複数の長方形領域に分割し
た場合の各領域のアドレス情報および各領域に対するプ
ロセッサからのアクセス有無情報を記憶するパッチテー
ブルと、 プロセッサから局所フレームバッファへのアクセス時
に、アクセスされた前記領域に対して画像メモリの一部
を割り付けるパッチ割付手段と、 を備えてなる、マルチプロセッサによる画像データ処理
装置。 - 【請求項２】請求項１において、各局所フレームバッフ
ァは画像メモリの読み出し時に該画像メモリのアドレス
端子に接続される走査カウンタを備え、前記画像合成回
路は各局所フレームバッファ毎に合成器を備えるととも
に、各合成器は前段の合成器出力と局所フレームバッフ
ァ出力とを合成して次段の合成器に出力するよう直列に
接続され、前記各走査カウンタは少しずつずれてカウン
トするものであることを特徴とする、マルチプロセッサ
による画像データ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230564A JPH05189549A (ja) | 1991-09-10 | 1991-09-10 | マルチプロセッサによる画像データ処理装置 |
| US08/188,359 US5434968A (en) | 1991-09-10 | 1994-01-27 | Image data processing device with multi-processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230564A JPH05189549A (ja) | 1991-09-10 | 1991-09-10 | マルチプロセッサによる画像データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189549A true JPH05189549A (ja) | 1993-07-30 |
Family
ID=16909731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230564A Pending JPH05189549A (ja) | 1991-09-10 | 1991-09-10 | マルチプロセッサによる画像データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5434968A (ja) |
| JP (1) | JPH05189549A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5434968A (en) | 1995-07-18 |
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