JP2003195847A - グラフィック処理装置 - Google Patents
グラフィック処理装置Info
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- JP2003195847A JP2003195847A JP2001391538A JP2001391538A JP2003195847A JP 2003195847 A JP2003195847 A JP 2003195847A JP 2001391538 A JP2001391538 A JP 2001391538A JP 2001391538 A JP2001391538 A JP 2001391538A JP 2003195847 A JP2003195847 A JP 2003195847A
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Abstract
(57)【要約】
【課題】 複雑なグラフィック描画処理を高速に実行す
ることができるグラフィック処理を提供することを目的
とする。 【解決手段】 描画コマンドに基づいて描画データを生
成する２以上のグラフィックコントローラと、生成され
た描画データのランダム書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができる各グラフィ
ックコントローラに共通のフレームメモリとを備えて構
成される。
ることができるグラフィック処理を提供することを目的
とする。 【解決手段】 描画コマンドに基づいて描画データを生
成する２以上のグラフィックコントローラと、生成され
た描画データのランダム書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができる各グラフィ
ックコントローラに共通のフレームメモリとを備えて構
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、グラフィック処理
装置に係り、更に詳しくは、グラフィック画像の描画処
理、特に、重ね合わせによる描画処理を高速に実行する
ためのグラフィック処理装置に関する。
装置に係り、更に詳しくは、グラフィック画像の描画処
理、特に、重ね合わせによる描画処理を高速に実行する
ためのグラフィック処理装置に関する。
【０００２】
【従来の技術】図１２は、従来のグラフィック処理装置
の構成を示したブロック図である。図中の１は装置全体
及び各ブロックの動作制御を行う中央演算処理装置（Ｃ
ＰＵ）、２はメインバス、３は画像の表示制御を行うグ
ラフィックコントローラ（ＧＤＣ）、４はローカルバ
ス、１１は画像情報を記憶するフレームメモリ、７は画
像情報を直列変換する並列直列変換部、８は画像情報を
色変換する変換テーブル（ＬＵＴ：Look-Up Table）で
ある。
の構成を示したブロック図である。図中の１は装置全体
及び各ブロックの動作制御を行う中央演算処理装置（Ｃ
ＰＵ）、２はメインバス、３は画像の表示制御を行うグ
ラフィックコントローラ（ＧＤＣ）、４はローカルバ
ス、１１は画像情報を記憶するフレームメモリ、７は画
像情報を直列変換する並列直列変換部、８は画像情報を
色変換する変換テーブル（ＬＵＴ：Look-Up Table）で
ある。
【０００３】メインバス２には、ＣＰＵ１及びグラフィ
ックコントローラ３が接続され、ＣＰＵ１が、メインバ
ス２を介してグラフィックコントローラ３へ描画コマン
ドを出力すると、グラフィックコントローラ３は、描画
コマンドに基づいて描画処理を行って描画データを生成
する。生成された描画データは、ローカルバス４を介し
てフレームメモリ１１へ書き込まれる。また、ＣＰＵ１
が、描画データを生成し、メインバス２及びローカルバ
ス４を介して、この描画データをフレームメモリ１１へ
書き込むこともできる。フレームメモリ１１は、フレー
ムを構成する各ピクセルごとのデータを記憶することが
でき、１又は２以上の描画データが書き込まれることに
より、これらの描画データが合成されたフレーム画像デ
ータがフレームメモリ１１内に生成される。
ックコントローラ３が接続され、ＣＰＵ１が、メインバ
ス２を介してグラフィックコントローラ３へ描画コマン
ドを出力すると、グラフィックコントローラ３は、描画
コマンドに基づいて描画処理を行って描画データを生成
する。生成された描画データは、ローカルバス４を介し
てフレームメモリ１１へ書き込まれる。また、ＣＰＵ１
が、描画データを生成し、メインバス２及びローカルバ
ス４を介して、この描画データをフレームメモリ１１へ
書き込むこともできる。フレームメモリ１１は、フレー
ムを構成する各ピクセルごとのデータを記憶することが
でき、１又は２以上の描画データが書き込まれることに
より、これらの描画データが合成されたフレーム画像デ
ータがフレームメモリ１１内に生成される。
【０００４】ローカルバス４には、グラフィックコント
ローラ３、フレームメモリ１１及び並列直列変換部７が
接続されている。フレームメモリ１１に記憶されたフレ
ーム画像データは、ローカルバス４を介して並列直列変
換部７へ出力され、その出力フォーマットに応じて直列
データに変換された後、ＬＵＴ８で色情報に変換され、
ＬＣＤ，ＣＲＴ等の表示デバイス（不図示）へ出力さ
れ、所望の画像が表示される。
ローラ３、フレームメモリ１１及び並列直列変換部７が
接続されている。フレームメモリ１１に記憶されたフレ
ーム画像データは、ローカルバス４を介して並列直列変
換部７へ出力され、その出力フォーマットに応じて直列
データに変換された後、ＬＵＴ８で色情報に変換され、
ＬＣＤ，ＣＲＴ等の表示デバイス（不図示）へ出力さ
れ、所望の画像が表示される。
【０００５】フレームメモリ１１は、一般に、グラフィ
ックＲＡＭ（ＧＲＡＭ）と呼ばれるシングルポートメモ
リが用いられている。この場合、グラフィックコントロ
ーラ３による描画データの書き込みと、並列直列変換部
７によるフレーム画像データの読み出しが、同一の入出
力ポートを介して行われ、グラフィックコントローラ３
および並列直列変換部７のフレームメモリ１１に対する
アクセスは、時分割で行われることになる。
ックＲＡＭ（ＧＲＡＭ）と呼ばれるシングルポートメモ
リが用いられている。この場合、グラフィックコントロ
ーラ３による描画データの書き込みと、並列直列変換部
７によるフレーム画像データの読み出しが、同一の入出
力ポートを介して行われ、グラフィックコントローラ３
および並列直列変換部７のフレームメモリ１１に対する
アクセスは、時分割で行われることになる。
【０００６】従って、フレームメモリが並列直列変換部
７へデータ出力を行っている期間は、グラフィックコン
トローラ３が描画データを書き込むことができない待ち
時間が発生し、グラフィック処理装置全体として、グラ
フィック処理能力の低下を引き起こしていた。つまり、
ＣＰＵ１側からフレームメモリ１１へアクセスできない
デッドタイムが発生し、描画処理速度を低下させるとい
う問題があった。
７へデータ出力を行っている期間は、グラフィックコン
トローラ３が描画データを書き込むことができない待ち
時間が発生し、グラフィック処理装置全体として、グラ
フィック処理能力の低下を引き起こしていた。つまり、
ＣＰＵ１側からフレームメモリ１１へアクセスできない
デッドタイムが発生し、描画処理速度を低下させるとい
う問題があった。
【０００７】また、２以上の描画データを合成してフレ
ーム画像データを生成する場合など、複雑なグラフィッ
ク描画処理を実行させる場合には高速な描画処理が求め
られるが、グラフィックコントローラの描画処理速度に
は限界があるため、単一のグラフィックコントローラを
用いてグラフィック処理装置を構成した場合、描画処理
の高速化には限界があった。
ーム画像データを生成する場合など、複雑なグラフィッ
ク描画処理を実行させる場合には高速な描画処理が求め
られるが、グラフィックコントローラの描画処理速度に
は限界があるため、単一のグラフィックコントローラを
用いてグラフィック処理装置を構成した場合、描画処理
の高速化には限界があった。
【０００８】
【発明が解決しようとする課題】この発明は上記事情を
考慮してなされたものであり、複雑なグラフィック描画
処理を高速に実行することができるグラフィック処理を
提供することを目的とする。特に、２以上の描画データ
を合成してフレーム画像データを生成するグラフィック
描画処理を高速に実行することができるグラフィック処
理装置を提供することを目的とする。また、グラフィッ
ク描画処理の複雑さに応じて、スケーラブルに処理能力
を向上させることができるグラフィック処理装置を提供
とすることを目的とする。
考慮してなされたものであり、複雑なグラフィック描画
処理を高速に実行することができるグラフィック処理を
提供することを目的とする。特に、２以上の描画データ
を合成してフレーム画像データを生成するグラフィック
描画処理を高速に実行することができるグラフィック処
理装置を提供することを目的とする。また、グラフィッ
ク描画処理の複雑さに応じて、スケーラブルに処理能力
を向上させることができるグラフィック処理装置を提供
とすることを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
によるグラフィック処理装置は、描画コマンドに基づい
て描画データを生成する２以上のグラフィックコントロ
ーラと、生成された描画データのランダム書き込み及び
フレーム画像データの順次読み出しを同時に行うことが
できる各グラフィックコントローラに共通のフレームメ
モリとを備えて構成される。
によるグラフィック処理装置は、描画コマンドに基づい
て描画データを生成する２以上のグラフィックコントロ
ーラと、生成された描画データのランダム書き込み及び
フレーム画像データの順次読み出しを同時に行うことが
できる各グラフィックコントローラに共通のフレームメ
モリとを備えて構成される。
【００１０】請求項２に記載の本発明によるグラフィッ
ク処理装置は、フレーム画像データを生成する２以上の
グラフィック処理部と、各グラフィック処理部から出力
されるフレーム画像データを合成する合成処理部とを備
え、上記グラフィック処理部が、描画コマンドに基づい
て描画データを生成するグラフィックコントローラと、
生成された描画データの書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができるフレームメ
モリからなる。
ク処理装置は、フレーム画像データを生成する２以上の
グラフィック処理部と、各グラフィック処理部から出力
されるフレーム画像データを合成する合成処理部とを備
え、上記グラフィック処理部が、描画コマンドに基づい
て描画データを生成するグラフィックコントローラと、
生成された描画データの書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができるフレームメ
モリからなる。
【００１１】請求項３に記載の本発明によるグラフィッ
ク処理装置は、上記グラフィック処理部が、描画コマン
ドに基づいて描画データを生成する２以上のグラフィッ
クコントローラと、生成された描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができる各グラフィックコントローラに共通の
フレームメモリとを備えて構成される。
ク処理装置は、上記グラフィック処理部が、描画コマン
ドに基づいて描画データを生成する２以上のグラフィッ
クコントローラと、生成された描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができる各グラフィックコントローラに共通の
フレームメモリとを備えて構成される。
【００１２】請求項４に記載の本発明によるグラフィッ
ク処理装置は、上記フレームメモリが、各グラフィック
コントローラから同時にランダム書き込みを行うことが
できるように構成される。
ク処理装置は、上記フレームメモリが、各グラフィック
コントローラから同時にランダム書き込みを行うことが
できるように構成される。
【００１３】請求項５に記載の本発明によるグラフィッ
ク処理装置は、フレーム画像を構成するピクセルごとの
描画時刻を記憶する各グラフィックコントローラに共通
のオフスクリーンメモリを備え、各グラフィックコント
ローラが、オフスクリーンメモリから読み出した描画時
刻に基づいて描画処理の有効性を判定するとともに、生
成された描画データをフレームメモリへ書き込む際に上
記オフスクリーンメモリへ描画時刻を書き込むように構
成される。
ク処理装置は、フレーム画像を構成するピクセルごとの
描画時刻を記憶する各グラフィックコントローラに共通
のオフスクリーンメモリを備え、各グラフィックコント
ローラが、オフスクリーンメモリから読み出した描画時
刻に基づいて描画処理の有効性を判定するとともに、生
成された描画データをフレームメモリへ書き込む際に上
記オフスクリーンメモリへ描画時刻を書き込むように構
成される。
【００１４】請求項６に記載の本発明によるグラフィッ
ク処理装置は、描画フラグを記憶する各グラフィックコ
ントローラに共通のオフスクリーンメモリを備え、各グ
ラフィックコントローラが、描画コマンドに基づき生成
した描画フラグをオフスクリーンメモリへ書き込み、上
記オフスクリーンメモリから読み出した描画フラグデー
タに基づいて描画処理の有効性を判定するように構成さ
れる。
ク処理装置は、描画フラグを記憶する各グラフィックコ
ントローラに共通のオフスクリーンメモリを備え、各グ
ラフィックコントローラが、描画コマンドに基づき生成
した描画フラグをオフスクリーンメモリへ書き込み、上
記オフスクリーンメモリから読み出した描画フラグデー
タに基づいて描画処理の有効性を判定するように構成さ
れる。
【００１５】請求項７に記載の本発明によるグラフィッ
ク処理装置は、各グラフィックコントローラは、描画フ
ラグをオフスクリーンメモリへ書き込む際に他のグラフ
ィックコントローラが既に書き込んだ描画フラグを読み
出し、当該読み出された描画フラグの有効性を判定し、
当該判定結果に基づいて、当該読み出された描画フラグ
オフスクリーンメモリから削除するように構成される。
ク処理装置は、各グラフィックコントローラは、描画フ
ラグをオフスクリーンメモリへ書き込む際に他のグラフ
ィックコントローラが既に書き込んだ描画フラグを読み
出し、当該読み出された描画フラグの有効性を判定し、
当該判定結果に基づいて、当該読み出された描画フラグ
オフスクリーンメモリから削除するように構成される。
【００１６】請求項８に記載の本発明によるグラフィッ
ク処理装置は、上記描画フラグが、グラフィックコント
ローラによって生成される描画データの及ぶ描画領域
と、描画処理の順序を示す描画順序からなり、上記グラ
フィックコントローラは、描画領域に基づいて描画デー
タ間の重複を判別し、描画順序に基づいて描画処理の有
効性を判別するように構成される。
ク処理装置は、上記描画フラグが、グラフィックコント
ローラによって生成される描画データの及ぶ描画領域
と、描画処理の順序を示す描画順序からなり、上記グラ
フィックコントローラは、描画領域に基づいて描画デー
タ間の重複を判別し、描画順序に基づいて描画処理の有
効性を判別するように構成される。
【００１７】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１によるグラフィック処理装置の一構成例を
示したブロック図である。図中の１は装置全体及び各ブ
ロックの動作制御を行う中央演算処理装置（ＣＰＵ）、
２はメインバス、３は画像の表示制御を行うグラフィッ
クコントローラ（ＧＤＣ）、４はローカルバス、５は画
像情報を記憶するフレームメモリ、７は画像情報を直列
変換する並列直列変換部、８は画像情報を色変換する変
換テーブル（ＬＵＴ）である。
実施の形態１によるグラフィック処理装置の一構成例を
示したブロック図である。図中の１は装置全体及び各ブ
ロックの動作制御を行う中央演算処理装置（ＣＰＵ）、
２はメインバス、３は画像の表示制御を行うグラフィッ
クコントローラ（ＧＤＣ）、４はローカルバス、５は画
像情報を記憶するフレームメモリ、７は画像情報を直列
変換する並列直列変換部、８は画像情報を色変換する変
換テーブル（ＬＵＴ）である。
【００１８】メインバス２には、ＣＰＵ１及びグラフィ
ックコントローラ３が続され、ＣＰＵ１が、メインバス
２を介してグラフィックコントローラ３へ描画コマンド
を出力すると、グラフィックコントローラ３は、描画コ
マンドに基づいて描画処理を行って描画データを生成す
る。生成された描画データは、ローカルバス４を介して
フレームメモリ５へ書き込まれる。また、ＣＰＵ１が、
描画データを生成し、メインバス２及びローカルバス４
を介して、この描画データをフレームメモリ５へ書き込
むこともできる。フレームメモリ５は、１又は２以上の
描画データが書き込まれることにより、これらの描画デ
ータが合成されたフレーム画像データがフレームメモリ
５内に生成される。
ックコントローラ３が続され、ＣＰＵ１が、メインバス
２を介してグラフィックコントローラ３へ描画コマンド
を出力すると、グラフィックコントローラ３は、描画コ
マンドに基づいて描画処理を行って描画データを生成す
る。生成された描画データは、ローカルバス４を介して
フレームメモリ５へ書き込まれる。また、ＣＰＵ１が、
描画データを生成し、メインバス２及びローカルバス４
を介して、この描画データをフレームメモリ５へ書き込
むこともできる。フレームメモリ５は、１又は２以上の
描画データが書き込まれることにより、これらの描画デ
ータが合成されたフレーム画像データがフレームメモリ
５内に生成される。
【００１９】フレームメモリ５は、フレームを構成する
各ピクセルごとのデータを記憶することができる半導体
記憶装置であり、グラフィックコントローラから描画デ
ータのランダム書き込みを行うための第１ポートと並列
直列変換部７へフレーム画像データの順次読み出しを行
うための第２ポートを有する、いわゆるデュアルポート
メモリである。この様なデュアルポートメモリでは、フ
レームメモリ５上の異なるアドレスに対し、データ書き
込みと、データ読み出しとを同時に行うことができる。
各ピクセルごとのデータを記憶することができる半導体
記憶装置であり、グラフィックコントローラから描画デ
ータのランダム書き込みを行うための第１ポートと並列
直列変換部７へフレーム画像データの順次読み出しを行
うための第２ポートを有する、いわゆるデュアルポート
メモリである。この様なデュアルポートメモリでは、フ
レームメモリ５上の異なるアドレスに対し、データ書き
込みと、データ読み出しとを同時に行うことができる。
【００２０】フレームメモリ５に記憶されたフレーム画
像データは、フレームごとに順次に並列直列変換部７へ
出力され直列変換された後、ＬＵＴ８で色情報に変換さ
れ、ＬＣＤ，ＣＲＴ等の表示デバイス（不図示）へ出力
され、所望の画像が表示される。
像データは、フレームごとに順次に並列直列変換部７へ
出力され直列変換された後、ＬＵＴ８で色情報に変換さ
れ、ＬＣＤ，ＣＲＴ等の表示デバイス（不図示）へ出力
され、所望の画像が表示される。
【００２１】本実施の形態によれば、フレームメモリ５
から並列直列変換部７へのデータ出力によって、ＣＰＵ
１及びグラフィックコントローラ３がフレームメモリ５
へアクセスできないデッドタイムが発生しない。このた
め、ＣＰＵ１側からフレームメモリ５に常に描画データ
を書き込むことができ、グラフィック処理能力の低下を
防止することができる。つまり、グラフィック処理装置
の処理能力の向上を図ることができる。
から並列直列変換部７へのデータ出力によって、ＣＰＵ
１及びグラフィックコントローラ３がフレームメモリ５
へアクセスできないデッドタイムが発生しない。このた
め、ＣＰＵ１側からフレームメモリ５に常に描画データ
を書き込むことができ、グラフィック処理能力の低下を
防止することができる。つまり、グラフィック処理装置
の処理能力の向上を図ることができる。
【００２２】実施の形態２．実施の形態１では、１組の
グラフィックコントローラ３及びフレームメモリ５を有
するグラフィック処理装置の例について説明したが、本
実施の形態では、２以上のグラフィックコントローラ３
及び２以上のフレームメモリ５を有するグラフィック処
理装置について説明する。
グラフィックコントローラ３及びフレームメモリ５を有
するグラフィック処理装置の例について説明したが、本
実施の形態では、２以上のグラフィックコントローラ３
及び２以上のフレームメモリ５を有するグラフィック処
理装置について説明する。
【００２３】図２は、本発明の実施の形態２によるグラ
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、２１
〜２ｎは画像情報を生成するグラフィック処理部、６は
画像情報を合成するフレーム合成回路、７は画像情報を
直列変換する並列直列変換部、８は画像情報を色変換す
る変換テーブル（ＬＵＴ）である。
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、２１
〜２ｎは画像情報を生成するグラフィック処理部、６は
画像情報を合成するフレーム合成回路、７は画像情報を
直列変換する並列直列変換部、８は画像情報を色変換す
る変換テーブル（ＬＵＴ）である。
【００２４】このグラフィック処理装置は、ｎ個のグラ
フィック処理部２１〜２ｎを備え（ｎは２以上の整
数）、各グラフィック処理部２１〜２ｎは、ローカルバ
ス４を介して接続されたグラフィックコントローラ３及
びフレームメモリ５により構成される。フレームメモリ
５には、実施の形態１と同様のデュアルポートメモリが
使用され、第２ポートから順次に出力されるフレーム画
像データはフレーム合成回路６へ入力される。
フィック処理部２１〜２ｎを備え（ｎは２以上の整
数）、各グラフィック処理部２１〜２ｎは、ローカルバ
ス４を介して接続されたグラフィックコントローラ３及
びフレームメモリ５により構成される。フレームメモリ
５には、実施の形態１と同様のデュアルポートメモリが
使用され、第２ポートから順次に出力されるフレーム画
像データはフレーム合成回路６へ入力される。
【００２５】フレーム合成回路６は、各グラフィック処
理部２１〜２ｎからの出力データについてピクセルごと
に合成処理を行うハードウエア回路であり、合成された
画像データが並列直列変換部７へ出力される。このた
め、２以上の画像データを合成する場合に、合成前の画
像データの描画を各グラフィック処理部２１〜２ｎにお
いて分散処理させるとともに、フレーム合成回路６にお
いてハードウエア合成し、高速に処理することができ
る。
理部２１〜２ｎからの出力データについてピクセルごと
に合成処理を行うハードウエア回路であり、合成された
画像データが並列直列変換部７へ出力される。このた
め、２以上の画像データを合成する場合に、合成前の画
像データの描画を各グラフィック処理部２１〜２ｎにお
いて分散処理させるとともに、フレーム合成回路６にお
いてハードウエア合成し、高速に処理することができ
る。
【００２６】また、各グラフィック処理部２１〜２ｎか
らのデータについて所定の論理演算を行うようにフレー
ム合成回路６を構成すれば、各グラフィック処理部２１
〜２ｎで生成された画像データの重なり具合の制御を行
うこともできる。
らのデータについて所定の論理演算を行うようにフレー
ム合成回路６を構成すれば、各グラフィック処理部２１
〜２ｎで生成された画像データの重なり具合の制御を行
うこともできる。
【００２７】従来のグラフィック処理装置では、１つの
グラフィックコントローラ３しか有していないため、合
成前の画像データを１つのグラフィックコントローラ３
が生成するとともに、ＣＰＵ１又はグラフィックコント
ローラ３が合成前の各画像データについてピクセルごと
の演算処理を行っていたために、グラフィック処理能力
を低下させていた。
グラフィックコントローラ３しか有していないため、合
成前の画像データを１つのグラフィックコントローラ３
が生成するとともに、ＣＰＵ１又はグラフィックコント
ローラ３が合成前の各画像データについてピクセルごと
の演算処理を行っていたために、グラフィック処理能力
を低下させていた。
【００２８】本実施の形態によれば、グラフィックコン
トローラ３及びフレームメモリ５からなる２以上のグラ
フィック処理部２１〜２ｎと、各グラフィック処理部２
１〜２ｎの出力データをピクセル単位でハードウエア合
成するフレーム合成回路６を備えることにより、合成前
のフレーム画像データを各グラフィック処理部２１〜２
ｎにおいて分散処理するとともに、フレーム合成回路６
において高速に合成することができる。
トローラ３及びフレームメモリ５からなる２以上のグラ
フィック処理部２１〜２ｎと、各グラフィック処理部２
１〜２ｎの出力データをピクセル単位でハードウエア合
成するフレーム合成回路６を備えることにより、合成前
のフレーム画像データを各グラフィック処理部２１〜２
ｎにおいて分散処理するとともに、フレーム合成回路６
において高速に合成することができる。
【００２９】実施の形態３．実施の形態２では、複数組
のグラフィックコントローラ３及びフレームメモリ５を
有するグラフィック処理装置の例について説明したが、
本実施の形態では、２以上のグラフィックコントローラ
３が１つのフレームメモリ５を共用するグラフィック処
理装置について説明する。
のグラフィックコントローラ３及びフレームメモリ５を
有するグラフィック処理装置の例について説明したが、
本実施の形態では、２以上のグラフィックコントローラ
３が１つのフレームメモリ５を共用するグラフィック処
理装置について説明する。
【００３０】図３は、本発明の実施の形態３によるグラ
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像の表示制御を行うグラフィックコントロー
ラ（ＧＤＣ）、４はローカルバス、５は画像情報を記憶
するフレームメモリ、７は画像情報を直列変換する並列
直列変換部、８は画像情報を色変換する変換テーブル
（ＬＵＴ）である。
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像の表示制御を行うグラフィックコントロー
ラ（ＧＤＣ）、４はローカルバス、５は画像情報を記憶
するフレームメモリ、７は画像情報を直列変換する並列
直列変換部、８は画像情報を色変換する変換テーブル
（ＬＵＴ）である。
【００３１】メインバス２には、ＣＰＵ１及びｎ個のグ
ラフィックコントローラ３１〜３ｎが接続され、ＣＰＵ
１が、メインバス２を介して各グラフィックコントロー
ラ３１〜３ｎへ描画コマンドを出力すると、グラフィッ
クコントローラ３１〜３ｎは、描画コマンドに基づいて
描画処理を行って描画データを生成する。生成された描
画データは、ローカルバス４を介してフレームメモリ５
へ書き込まれる。
ラフィックコントローラ３１〜３ｎが接続され、ＣＰＵ
１が、メインバス２を介して各グラフィックコントロー
ラ３１〜３ｎへ描画コマンドを出力すると、グラフィッ
クコントローラ３１〜３ｎは、描画コマンドに基づいて
描画処理を行って描画データを生成する。生成された描
画データは、ローカルバス４を介してフレームメモリ５
へ書き込まれる。
【００３２】１又は２以上の描画データがフレームメモ
リ５に書き込まれることにより、これらの描画データが
合成されたフレーム画像データがフレームメモリ５内に
生成される。フレームメモリ５には、実施の形態１と同
様のデュアルポートメモリが使用され、第２ポートから
順次に出力されるフレーム画像データは並列直列変換部
７へ出力される。
リ５に書き込まれることにより、これらの描画データが
合成されたフレーム画像データがフレームメモリ５内に
生成される。フレームメモリ５には、実施の形態１と同
様のデュアルポートメモリが使用され、第２ポートから
順次に出力されるフレーム画像データは並列直列変換部
７へ出力される。
【００３３】このグラフィック処理装置は、ｎ個のグラ
フィックコントローラ３１〜３ｎを備え、各グラフィッ
クコントローラ３１〜３ｎは、共通のフレームメモリ５
にアクセスすることができる。このため、ＣＰＵ１は、
互いに相関又は依存関係のない描画データを異なるグラ
フィックコントローラに分散して描画処理させて、グラ
フィック処理能力を向上させることができる。
フィックコントローラ３１〜３ｎを備え、各グラフィッ
クコントローラ３１〜３ｎは、共通のフレームメモリ５
にアクセスすることができる。このため、ＣＰＵ１は、
互いに相関又は依存関係のない描画データを異なるグラ
フィックコントローラに分散して描画処理させて、グラ
フィック処理能力を向上させることができる。
【００３４】図４は、図３のグラフィック処理装置にお
ける動作の一例について説明する説明図であり、（ａ）
〜（ｃ）には表示デバイス上でのイメージが示されてい
る。図中の（ａ）は表示デバイスに表示させたいフレー
ム画像、（ｂ）はグラフィックコントローラ３１が描画
するグラフィック画像、（ｃ）はグラフィックコントロ
ーラ３２が描画するグラフィック画像である。描画すべ
き２個のオブジェクト５１，５２の間に相関や依存関係
がない場合、ＣＰＵ１は、各オブジェクトを異なるグラ
フィックコントローラ３１，３２に割り当てるように描
画コマンドを生成する。そして、各グラフィックコント
ローラ３１，３２からの描画データが、共通のフレーム
メモリ５に書き込まれることにより合成され、所望のフ
レーム画像データが得られる。
ける動作の一例について説明する説明図であり、（ａ）
〜（ｃ）には表示デバイス上でのイメージが示されてい
る。図中の（ａ）は表示デバイスに表示させたいフレー
ム画像、（ｂ）はグラフィックコントローラ３１が描画
するグラフィック画像、（ｃ）はグラフィックコントロ
ーラ３２が描画するグラフィック画像である。描画すべ
き２個のオブジェクト５１，５２の間に相関や依存関係
がない場合、ＣＰＵ１は、各オブジェクトを異なるグラ
フィックコントローラ３１，３２に割り当てるように描
画コマンドを生成する。そして、各グラフィックコント
ローラ３１，３２からの描画データが、共通のフレーム
メモリ５に書き込まれることにより合成され、所望のフ
レーム画像データが得られる。
【００３５】本実施の形態によれば、２以上のグラフィ
ックコントローラ３１〜３ｎと、各グラフィックコント
ローラによってアクセスされ、描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができるフレームメモリ５とを備えている。こ
のため、描画処理を各グラフィックコントローラ３１〜
３ｎに分散させて高速に処理することができ、グラフィ
ック処理装置の処理能力の向上を図ることができる。
ックコントローラ３１〜３ｎと、各グラフィックコント
ローラによってアクセスされ、描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができるフレームメモリ５とを備えている。こ
のため、描画処理を各グラフィックコントローラ３１〜
３ｎに分散させて高速に処理することができ、グラフィ
ック処理装置の処理能力の向上を図ることができる。
【００３６】実施の形態４．本実施の形態では、２以上
のグラフィック処理部２１〜２ｎで描画された画像デー
タをハードウエア合成する実施の形態２のグラフィック
処理装置において、各グラフィック処理部２１〜２ｎを
２以上のグラフィックコントローラ及び１つのフレーム
メモリで構成する実施の形態３の構成を適用する場合に
ついて説明する。
のグラフィック処理部２１〜２ｎで描画された画像デー
タをハードウエア合成する実施の形態２のグラフィック
処理装置において、各グラフィック処理部２１〜２ｎを
２以上のグラフィックコントローラ及び１つのフレーム
メモリで構成する実施の形態３の構成を適用する場合に
ついて説明する。
【００３７】図５は、本発明の実施の形態４によるグラ
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、２１
〜２ｎは画像情報を生成するグラフィック処理部、６は
画像情報を合成するフレーム合成回路、７は画像情報を
直列変換する並列直列変換部、８は画像情報を色変換す
る変換テーブル（ＬＵＴ）である。
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、２１
〜２ｎは画像情報を生成するグラフィック処理部、６は
画像情報を合成するフレーム合成回路、７は画像情報を
直列変換する並列直列変換部、８は画像情報を色変換す
る変換テーブル（ＬＵＴ）である。
【００３８】このグラフィック処理装置は、ｎ個のグラ
フィック処理部２１〜２ｎを備え（ｎは２以上の整
数）、各グラフィック処理部２１〜２ｎは、ローカルバ
ス４を介して接続されたｍ個のグラフィックコントロー
ラ３１〜３ｍ及び１つのフレームメモリ５により構成さ
れる（ｍは２以上の整数）。フレームメモリ５には、実
施の形態１と同様のデュアルポートメモリが使用され、
第１ポートは、グラフィックコントローラ３１〜３ｍに
よる描画データの書き込みに共用され、第２ポートから
順次に出力されるフレーム画像データはフレーム合成回
路６へ入力され、実施の形態２と同様のハードウエア合
成が行われる。
フィック処理部２１〜２ｎを備え（ｎは２以上の整
数）、各グラフィック処理部２１〜２ｎは、ローカルバ
ス４を介して接続されたｍ個のグラフィックコントロー
ラ３１〜３ｍ及び１つのフレームメモリ５により構成さ
れる（ｍは２以上の整数）。フレームメモリ５には、実
施の形態１と同様のデュアルポートメモリが使用され、
第１ポートは、グラフィックコントローラ３１〜３ｍに
よる描画データの書き込みに共用され、第２ポートから
順次に出力されるフレーム画像データはフレーム合成回
路６へ入力され、実施の形態２と同様のハードウエア合
成が行われる。
【００３９】図２のグラフィック処理装置（実施の形態
２）では、フレーム合成回路７においてハードウエア合
成を行っているが、合成前の画像データの描画処理に時
間を要するグラフィック処理の場合には、各グラフィッ
ク処理部２１〜２ｎの処理能力、すなわち、１つのグラ
フィックコントローラ３の処理能力がボトルネックとな
り、それ以上にグラフィック処理装置の処理能力を向上
させることができない。
２）では、フレーム合成回路７においてハードウエア合
成を行っているが、合成前の画像データの描画処理に時
間を要するグラフィック処理の場合には、各グラフィッ
ク処理部２１〜２ｎの処理能力、すなわち、１つのグラ
フィックコントローラ３の処理能力がボトルネックとな
り、それ以上にグラフィック処理装置の処理能力を向上
させることができない。
【００４０】これに対し、図５のグラフィック処理装置
では、各グラフィック処理部２１〜２ｎが、２以上のグ
ラフィックコントローラ３１〜３ｍを有するため、各グ
ラフィックコントローラ３１〜３ｍによる分散処理によ
り、各グラフィック処理部２１〜２ｎの描画処理能力を
向上させることができる。
では、各グラフィック処理部２１〜２ｎが、２以上のグ
ラフィックコントローラ３１〜３ｍを有するため、各グ
ラフィックコントローラ３１〜３ｍによる分散処理によ
り、各グラフィック処理部２１〜２ｎの描画処理能力を
向上させることができる。
【００４１】本実施の形態によれば、グラフィック描画
処理が、２以上のグラフィック処理部２１〜２ｎにおい
て分散処理され、さらに、各グラフィック処理部２１〜
２ｎ内において、２以上のグラフィックコントローラ３
１〜３ｍにより分散処理される。このため、ハードウエ
ア合成前の描画処理を各グラフィックコントローラに分
散させて高速に処理することができ、グラフィック処理
装置の処理能力の向上を図ることができる。
処理が、２以上のグラフィック処理部２１〜２ｎにおい
て分散処理され、さらに、各グラフィック処理部２１〜
２ｎ内において、２以上のグラフィックコントローラ３
１〜３ｍにより分散処理される。このため、ハードウエ
ア合成前の描画処理を各グラフィックコントローラに分
散させて高速に処理することができ、グラフィック処理
装置の処理能力の向上を図ることができる。
【００４２】実施の形態５．実施の形態３及び４では、
２以上のグラフィックコントローラが、共通のフレーム
メモリにアクセスする場合について説明した。各グラフ
ィックコントローラに割り当てられた処理が、相互に相
関や依存関係のない描画データであれば、実施の形態３
及び４の回路構成により、ハードウエアに応じたパフォ
ーマンスを得ることができる。
２以上のグラフィックコントローラが、共通のフレーム
メモリにアクセスする場合について説明した。各グラフ
ィックコントローラに割り当てられた処理が、相互に相
関や依存関係のない描画データであれば、実施の形態３
及び４の回路構成により、ハードウエアに応じたパフォ
ーマンスを得ることができる。
【００４３】ところが、最近の３次元描画処理では、陰
線消去などの様に描画順序が規定される処理が少なくな
い。このような処理順序が規定されている描画処理を分
散化して実行する場合、描画シーケンスによっては、無
効な処理が発生する可能性が高くなる。また、このよう
な制御をＣＰＵ１が行うとすれば、結果として描画性能
の劣化を招くことになる。
線消去などの様に描画順序が規定される処理が少なくな
い。このような処理順序が規定されている描画処理を分
散化して実行する場合、描画シーケンスによっては、無
効な処理が発生する可能性が高くなる。また、このよう
な制御をＣＰＵ１が行うとすれば、結果として描画性能
の劣化を招くことになる。
【００４４】そこで、本実施の形態では、描画順序を有
する描画処理を２以上のグラフィックコントローラによ
り分散処理する際に、描画時刻を記憶するオフスクリー
ンメモリを用いて、描画処理を高速化するグラフィック
処理装置について説明する。
する描画処理を２以上のグラフィックコントローラによ
り分散処理する際に、描画時刻を記憶するオフスクリー
ンメモリを用いて、描画処理を高速化するグラフィック
処理装置について説明する。
【００４５】図６は、本発明の実施の形態５によるグラ
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像情報を生成するグラフィックコントローラ
（ＧＤＣ）、４はローカルバス、５は画像情報を記憶す
るフレームメモリ、７は画像情報を直列変換する並列直
列変換部、８は画像情報を色変換する変換テーブル（Ｌ
ＵＴ）、９は描画時刻を記憶するオフスクリーンメモリ
である。図３のグラフィック処理装置（実施の形態３）
と比較すれば、オフスクリーンメモリ９を備えている点
で異なる。
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像情報を生成するグラフィックコントローラ
（ＧＤＣ）、４はローカルバス、５は画像情報を記憶す
るフレームメモリ、７は画像情報を直列変換する並列直
列変換部、８は画像情報を色変換する変換テーブル（Ｌ
ＵＴ）、９は描画時刻を記憶するオフスクリーンメモリ
である。図３のグラフィック処理装置（実施の形態３）
と比較すれば、オフスクリーンメモリ９を備えている点
で異なる。
【００４６】オフスクリーンメモリ９は、フレーム画像
のピクセルごとに、当該ピクセルの描画処理が行われた
時刻が書き込まれる記憶装置であり、オフスクリーンメ
モリ９に記憶された描画時刻は、フレームメモリ７の各
ピクセルに対応している。この描画時刻は、各グラフィ
ックコントローラ３１〜３ｎが、描画データをフレーム
メモリ５へ書き込む際に、ローカルバス４を介してオフ
スクリーンメモリ９へ書き込まれる。
のピクセルごとに、当該ピクセルの描画処理が行われた
時刻が書き込まれる記憶装置であり、オフスクリーンメ
モリ９に記憶された描画時刻は、フレームメモリ７の各
ピクセルに対応している。この描画時刻は、各グラフィ
ックコントローラ３１〜３ｎが、描画データをフレーム
メモリ５へ書き込む際に、ローカルバス４を介してオフ
スクリーンメモリ９へ書き込まれる。
【００４７】各グラフィックコントローラ３１〜３ｎ
は、描画コマンドに基づく描画処理の実行に先立ち、オ
フスクリーンメモリ９から描画時刻データを読み出し
て、当該描画処理の必要性を判定する。描画処理に順序
関係がある場合には、順序のより後の処理が先に行われ
ていれば、順序が前の処理を行う必要がないことを判定
できる場合がある。この結果、描画が不要である場合に
は、グラフィックコントローラ３１〜３ｎは当該描画処
理を省略して、次の描画処理に移行することができる。
は、描画コマンドに基づく描画処理の実行に先立ち、オ
フスクリーンメモリ９から描画時刻データを読み出し
て、当該描画処理の必要性を判定する。描画処理に順序
関係がある場合には、順序のより後の処理が先に行われ
ていれば、順序が前の処理を行う必要がないことを判定
できる場合がある。この結果、描画が不要である場合に
は、グラフィックコントローラ３１〜３ｎは当該描画処
理を省略して、次の描画処理に移行することができる。
【００４８】例えば、グラフィックコントローラ３１に
よる描画処理後に、グラフィックコントローラ３２の描
画処理が行われるという順序関係が規定されている場
合、グラフィックコントローラ３２が、描画データをフ
レームメモリ９に書き込むとともに、オフスクリーンメ
モリ９に描画時刻を書き込めば、その後にグラフィック
コントローラ３１が描画処理を行う際、オフスクリーン
メモリ９から上記描画時刻を読み出せば、不要となった
描画処理をピクセルごとに判定することができる。この
様にして描画処理の有効性を判断することにより、不要
な描画処理を省略して描画処理能力を向上させることが
できる。
よる描画処理後に、グラフィックコントローラ３２の描
画処理が行われるという順序関係が規定されている場
合、グラフィックコントローラ３２が、描画データをフ
レームメモリ９に書き込むとともに、オフスクリーンメ
モリ９に描画時刻を書き込めば、その後にグラフィック
コントローラ３１が描画処理を行う際、オフスクリーン
メモリ９から上記描画時刻を読み出せば、不要となった
描画処理をピクセルごとに判定することができる。この
様にして描画処理の有効性を判断することにより、不要
な描画処理を省略して描画処理能力を向上させることが
できる。
【００４９】本実施の形態によれば、フレーム画像を構
成するピクセルごとの描画時刻データを記憶するオフス
クリーンメモリ９を備え、各グラフィックコントローラ
３１〜３ｎが、フレームメモリ５へ書き込みを行う際に
共通のオフスクリーンメモリ９へ描画時刻データを書き
込むとともに、オフスクリーンメモリ９から読み出した
描画時刻データに基づいて描画処理を行う。このため、
描画順序を有する描画処理を２以上のグラフィックコン
トローラ３１〜３ｎにより分散処理させる場合に、不要
な描画処理を判別して省略して描画処理性能を向上させ
ることができる。
成するピクセルごとの描画時刻データを記憶するオフス
クリーンメモリ９を備え、各グラフィックコントローラ
３１〜３ｎが、フレームメモリ５へ書き込みを行う際に
共通のオフスクリーンメモリ９へ描画時刻データを書き
込むとともに、オフスクリーンメモリ９から読み出した
描画時刻データに基づいて描画処理を行う。このため、
描画順序を有する描画処理を２以上のグラフィックコン
トローラ３１〜３ｎにより分散処理させる場合に、不要
な描画処理を判別して省略して描画処理性能を向上させ
ることができる。
【００５０】実施の形態６．本実施の形態では、依存関
係を有する描画処理、つまり、後続する描画コマンドに
よって先行して処理されている描画データが無効になる
ような描画処理を２以上のグラフィックコントローラに
より分散処理する際に、描画フラグを記憶するオフスク
リーンメモリを用いて、描画処理を高速化するグラフィ
ック処理装置について説明する。
係を有する描画処理、つまり、後続する描画コマンドに
よって先行して処理されている描画データが無効になる
ような描画処理を２以上のグラフィックコントローラに
より分散処理する際に、描画フラグを記憶するオフスク
リーンメモリを用いて、描画処理を高速化するグラフィ
ック処理装置について説明する。
【００５１】図７は、本発明の実施の形態６によるグラ
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像情報を生成するグラフィックコントローラ
（ＧＤＣ）、４はローカルバス、５は画像情報を記憶す
るフレームメモリ、７は画像情報を直列変換する並列直
列変換部、８は画像情報を色変換する変換テーブル（Ｌ
ＵＴ）、９’は描画フラグを記憶するオフスクリーンメ
モリである。図６のグラフィック処理装置（実施の形態
５）と比較すれば、描画フラグを記憶するオフスクリー
ンメモリ９’を備えている点で異なる。
フィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像情報を生成するグラフィックコントローラ
（ＧＤＣ）、４はローカルバス、５は画像情報を記憶す
るフレームメモリ、７は画像情報を直列変換する並列直
列変換部、８は画像情報を色変換する変換テーブル（Ｌ
ＵＴ）、９’は描画フラグを記憶するオフスクリーンメ
モリである。図６のグラフィック処理装置（実施の形態
５）と比較すれば、描画フラグを記憶するオフスクリー
ンメモリ９’を備えている点で異なる。
【００５２】オフスクリーンメモリ９’には、描画コマ
ンドに基づく描画処理の実行に先立ち、各グラフィック
コントローラ３１〜３ｎによって描画処理の依存関係が
書き込まれる。各グラフィックコントローラ３１〜３ｎ
は、オフスクリーンメモリ９’に依存関係を書き込んだ
後、描画処理実行時にオフスクリーンメモリ９’にアク
セスして、描画処理の有効性を判断する。この結果、描
画処理が無効である場合、グラフィックコントローラ３
１〜３ｎは、当該描画処理を省略して、次の描画処理に
移行することができる。
ンドに基づく描画処理の実行に先立ち、各グラフィック
コントローラ３１〜３ｎによって描画処理の依存関係が
書き込まれる。各グラフィックコントローラ３１〜３ｎ
は、オフスクリーンメモリ９’に依存関係を書き込んだ
後、描画処理実行時にオフスクリーンメモリ９’にアク
セスして、描画処理の有効性を判断する。この結果、描
画処理が無効である場合、グラフィックコントローラ３
１〜３ｎは、当該描画処理を省略して、次の描画処理に
移行することができる。
【００５３】オフスクリーンメモリ９’には、描画順
序、描画領域などが描画フラグとして書き込まれる。グ
ラフィックコントローラ３１〜３ｎは、重複する描画領
域について描画順序がより若い描画フラグが既に書き込
まれている場合には、自分自身の描画フラグを書き込む
際に、描画順序の若い当該描画フラグを消去する。この
ため、全てのグラフィックコントローラ３１〜３ｎが描
画フラグを書き込んだ後は、無効な描画処理の描画フラ
グは、オフスクリーンメモリ９’から消去されている。
序、描画領域などが描画フラグとして書き込まれる。グ
ラフィックコントローラ３１〜３ｎは、重複する描画領
域について描画順序がより若い描画フラグが既に書き込
まれている場合には、自分自身の描画フラグを書き込む
際に、描画順序の若い当該描画フラグを消去する。この
ため、全てのグラフィックコントローラ３１〜３ｎが描
画フラグを書き込んだ後は、無効な描画処理の描画フラ
グは、オフスクリーンメモリ９’から消去されている。
【００５４】各グラフィックコントローラ３１〜３ｎ
は、描画処理実行時にオフスクリーンメモリ９’に記憶
された描画フラグを読み出して、描画処理の有効性を判
定する。この結果、描画処理が有効である場合には、当
該描画処理を開始し、描画処理が無効である場合には、
当該描画処理を省略して、次の描画処理に移行する。
は、描画処理実行時にオフスクリーンメモリ９’に記憶
された描画フラグを読み出して、描画処理の有効性を判
定する。この結果、描画処理が有効である場合には、当
該描画処理を開始し、描画処理が無効である場合には、
当該描画処理を省略して、次の描画処理に移行する。
【００５５】図８は、図７のグラフィック処理装置によ
って描画処理されるグラフィック画像の表示デバイス上
でのイメージの一例を示した図である。図中のＡ１，Ａ
２，Ｂ１，Ｂ２は、それぞれが個別に描画処理されるオ
ブジェクトであり、Ａ１，Ａ２は、グラフィックコント
ローラ３１により描画処理され、Ｂ１，Ｂ２は、グラフ
ィックコントローラ３２により描画処理される。
って描画処理されるグラフィック画像の表示デバイス上
でのイメージの一例を示した図である。図中のＡ１，Ａ
２，Ｂ１，Ｂ２は、それぞれが個別に描画処理されるオ
ブジェクトであり、Ａ１，Ａ２は、グラフィックコント
ローラ３１により描画処理され、Ｂ１，Ｂ２は、グラフ
ィックコントローラ３２により描画処理される。
【００５６】これらのオブジェクトの描画順序は、Ｂ１
→Ａ１→Ｂ２→Ａ２の順であり、オブジェクトの重複領
域では、描画順序がより後のオブジェクトのみが表示さ
れる。このため、オブジェクトＡ１，Ａ２の重複領域で
は、オブジェクトＡ２が表示される。また、オブジェク
トＢ１は、完全にオブジェクトＡ１と重複しているため
表示されず、オブジェクトＢ１の描画処理は、オブジェ
クトＡ１の描画処理によって無効とされる処理である。
→Ａ１→Ｂ２→Ａ２の順であり、オブジェクトの重複領
域では、描画順序がより後のオブジェクトのみが表示さ
れる。このため、オブジェクトＡ１，Ａ２の重複領域で
は、オブジェクトＡ２が表示される。また、オブジェク
トＢ１は、完全にオブジェクトＡ１と重複しているため
表示されず、オブジェクトＢ１の描画処理は、オブジェ
クトＡ１の描画処理によって無効とされる処理である。
【００５７】図９は、図８のグラフィック画像を生成す
る動作の一例を示したタイミングチャートである。描画
処理の開始前にオフスクリーンメモリ９’への書込期間
が設けられ、各グラフィックコントローラ３１，３２
は、ＣＰＵ１から描画コマンドを受け取ると、まずオフ
スクリーンメモリ９’へ描画フラグの書き込みを行う。
そして、全ての描画フラグがオフスクリーンメモリ９’
に書き込まれた後に、描画処理が開始される。この描画
処理は、オフスクリーンメモリ９’の描画フラグを参照
して行われる。なお、実際のオフスクリーンメモリ９’
への書込期間は、描画時間に比べて十分に短い時間であ
る。
る動作の一例を示したタイミングチャートである。描画
処理の開始前にオフスクリーンメモリ９’への書込期間
が設けられ、各グラフィックコントローラ３１，３２
は、ＣＰＵ１から描画コマンドを受け取ると、まずオフ
スクリーンメモリ９’へ描画フラグの書き込みを行う。
そして、全ての描画フラグがオフスクリーンメモリ９’
に書き込まれた後に、描画処理が開始される。この描画
処理は、オフスクリーンメモリ９’の描画フラグを参照
して行われる。なお、実際のオフスクリーンメモリ９’
への書込期間は、描画時間に比べて十分に短い時間であ
る。
【００５８】ＣＰＵ１は、描画順序に従って、Ｂ１，Ａ
１，Ｂ２，Ａ２の順に描画コマンドを発行し、これを受
け取ったグラフィックコントローラ３１，３２が、オフ
スクリーンメモリ９’へ描画フラグを書き込む。描画フ
ラグは、描画コマンドに基づいて生成され、順序ＩＤ、
描画領域および実行ＧＤＣからなる。
１，Ｂ２，Ａ２の順に描画コマンドを発行し、これを受
け取ったグラフィックコントローラ３１，３２が、オフ
スクリーンメモリ９’へ描画フラグを書き込む。描画フ
ラグは、描画コマンドに基づいて生成され、順序ＩＤ、
描画領域および実行ＧＤＣからなる。
【００５９】順序ＩＤは、描画コマンドの発行順を示す
一連の番号であり、例えば、オブジェクトＢ１＝１、オ
ブジェクトＡ１＝１、オブジェクトＢ２＝３、オブジェ
クトＡ２＝４となる描画順序を示すデータである。描画
領域は、描画されるオブジェクトが及ぶ領域を示すデー
タであり、例えば、矩形であれば対向する頂点（左上及
び右下）の座標、円形で有れば中心座標と半径からな
る。実行ＧＤＣは、当該描画処理を実行するグラフィッ
クコントローラの識別名である。
一連の番号であり、例えば、オブジェクトＢ１＝１、オ
ブジェクトＡ１＝１、オブジェクトＢ２＝３、オブジェ
クトＡ２＝４となる描画順序を示すデータである。描画
領域は、描画されるオブジェクトが及ぶ領域を示すデー
タであり、例えば、矩形であれば対向する頂点（左上及
び右下）の座標、円形で有れば中心座標と半径からな
る。実行ＧＤＣは、当該描画処理を実行するグラフィッ
クコントローラの識別名である。
【００６０】まず最初に、ＣＰＵ１がオブジェクトＢ１
の描画コマンドを発行し、グラフィックコントローラ３
２がこれを受け取る（Ｂ１ＲＣＶ）。グラフィックコン
トローラ３２は、この描画コマンドに基づいて描画フラ
グを生成し、オフスクリーンメモリ９’に書き込む（Ｂ
１ＦＬＧＷ）。次に、グラフィックコントローラ３１
が、ＣＰＵ１の発行するオブジェクトＡ１の描画コマン
ドを受け取り（Ａ１ＲＣＶ）、その描画フラグをオフス
クリーンメモリ９’に書き込む（Ａ１ＦＬＧＷ）。この
とき、既に書き込まれているオブジェクトＢ１の描画フ
ラグをオフスクリーンメモリ９’から読み出し、その順
序ＩＤ及び描画領域に基づいて、オブジェクトＢ１の描
画処理が無効となることを判定し、オブジェクトＢ１の
描画フラグを消去する。
の描画コマンドを発行し、グラフィックコントローラ３
２がこれを受け取る（Ｂ１ＲＣＶ）。グラフィックコン
トローラ３２は、この描画コマンドに基づいて描画フラ
グを生成し、オフスクリーンメモリ９’に書き込む（Ｂ
１ＦＬＧＷ）。次に、グラフィックコントローラ３１
が、ＣＰＵ１の発行するオブジェクトＡ１の描画コマン
ドを受け取り（Ａ１ＲＣＶ）、その描画フラグをオフス
クリーンメモリ９’に書き込む（Ａ１ＦＬＧＷ）。この
とき、既に書き込まれているオブジェクトＢ１の描画フ
ラグをオフスクリーンメモリ９’から読み出し、その順
序ＩＤ及び描画領域に基づいて、オブジェクトＢ１の描
画処理が無効となることを判定し、オブジェクトＢ１の
描画フラグを消去する。
【００６１】この様にして、全てのオブジェクトＢ１，
Ａ１，Ｂ２，Ａ２について、描画フラグが書き込まれた
後に描画処理が開始される。このとき、オブジェクトＢ
１の描画フラグは消去されているため、グラフィックコ
ントローラ３２は、Ｂ１の描画を省略してＢ２の描画を
実行する。一方、グラフィックコントローラＡは、オブ
ジェクトＡ１，Ａ２の描画を順次に実行する。
Ａ１，Ｂ２，Ａ２について、描画フラグが書き込まれた
後に描画処理が開始される。このとき、オブジェクトＢ
１の描画フラグは消去されているため、グラフィックコ
ントローラ３２は、Ｂ１の描画を省略してＢ２の描画を
実行する。一方、グラフィックコントローラＡは、オブ
ジェクトＡ１，Ａ２の描画を順次に実行する。
【００６２】図１０は、実施の形態３による描画処理と
比較したタイミングチャートである。図中の（ａ）が実
施の形態３による場合であり、（ｂ）が本実施の形態に
よる場合である。実施の形態３では、描画処理を分散化
しても、各描画処理は、描画順序に従って順に実行され
ているのに対し、（ｂ）では、無効な描画を省略すると
ともに、並列処理を行っている。
比較したタイミングチャートである。図中の（ａ）が実
施の形態３による場合であり、（ｂ）が本実施の形態に
よる場合である。実施の形態３では、描画処理を分散化
しても、各描画処理は、描画順序に従って順に実行され
ているのに対し、（ｂ）では、無効な描画を省略すると
ともに、並列処理を行っている。
【００６３】この場合、オブジェクトＡ１，Ａ２の描画
処理時間をそれぞれｔA、オブジェクトＢ１，Ｂ２の描
画処理時間をそれぞれｔBとすれば、（ａ）では、全描
画時間が２ｔA＋２ｔBであるのに対し、（ｂ）では、全
描画時間が２ｔAに短縮されていることがわかる。
処理時間をそれぞれｔA、オブジェクトＢ１，Ｂ２の描
画処理時間をそれぞれｔBとすれば、（ａ）では、全描
画時間が２ｔA＋２ｔBであるのに対し、（ｂ）では、全
描画時間が２ｔAに短縮されていることがわかる。
【００６４】本実施の形態によれば、描画順序及び描画
領域からなる描画フラグを記憶するオフスクリーンメモ
リ９’を備え、各グラフィックコントローラ３１〜３ｎ
が、描画処理の開始前にオフスクリーンメモリ９’へ描
画フラグを書き込むとともに、描画処理実行時にオフス
クリーンメモリ９’の描画フラグを参照して描画処理を
行う。このため、不要な描画処理を判別して省略して描
画処理性能を向上させるとともに、並列に描画処理を実
行し、グラフィック描画処理を高速に実行することがで
きる。
領域からなる描画フラグを記憶するオフスクリーンメモ
リ９’を備え、各グラフィックコントローラ３１〜３ｎ
が、描画処理の開始前にオフスクリーンメモリ９’へ描
画フラグを書き込むとともに、描画処理実行時にオフス
クリーンメモリ９’の描画フラグを参照して描画処理を
行う。このため、不要な描画処理を判別して省略して描
画処理性能を向上させるとともに、並列に描画処理を実
行し、グラフィック描画処理を高速に実行することがで
きる。
【００６５】実施の形態７．実施の形態３、５及び６で
は、グラフィック処理装置が２以上のグラフィックコン
トローラと、各グラフィックコントローラに共通のフレ
ームメモリにより構成されている。各グラフィックコン
トローラが、共通のフレームメモリにアクセスする場合
には、グラフィックコントローラ数が増大するに従っ
て、アクセスの衝突が生ずる可能性が高くなる。つま
り、あるグラフィックコントローラの描画処理が終了し
ていても、他のグラフィックコントローラがフレームメ
モリにアクセスしているために、フレームメモリにアク
セスできないデッドタイムが生じる。このため、グラフ
ィック処理装置としての描画処理能力を向上させること
が困難な場合が生じ得る。
は、グラフィック処理装置が２以上のグラフィックコン
トローラと、各グラフィックコントローラに共通のフレ
ームメモリにより構成されている。各グラフィックコン
トローラが、共通のフレームメモリにアクセスする場合
には、グラフィックコントローラ数が増大するに従っ
て、アクセスの衝突が生ずる可能性が高くなる。つま
り、あるグラフィックコントローラの描画処理が終了し
ていても、他のグラフィックコントローラがフレームメ
モリにアクセスしているために、フレームメモリにアク
セスできないデッドタイムが生じる。このため、グラフ
ィック処理装置としての描画処理能力を向上させること
が困難な場合が生じ得る。
【００６６】図１１は、本発明の実施の形態７によるグ
ラフィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像情報を生成するグラフィックコントローラ
（ＧＤＣ）、１０は画像情報を記憶するフレームメモ
リ、７は画像情報を直列変換する並列直列変換部、８は
画像情報を色変換する変換テーブル（ＬＵＴ）である。
図３のグラフィック処理装置（実施の形態３）と比較す
れば、各グラフィックコントローラ３１〜３ｎがローカ
ルバスを介することなくフレームメモリ１０に接続され
ている点で異なる。
ラフィック処理装置の一構成例を示したブロック図であ
る。図中の１は装置全体及び各ブロックの動作制御を行
う中央演算処理装置（ＣＰＵ）、２はメインバス、３１
〜３ｎは画像情報を生成するグラフィックコントローラ
（ＧＤＣ）、１０は画像情報を記憶するフレームメモ
リ、７は画像情報を直列変換する並列直列変換部、８は
画像情報を色変換する変換テーブル（ＬＵＴ）である。
図３のグラフィック処理装置（実施の形態３）と比較す
れば、各グラフィックコントローラ３１〜３ｎがローカ
ルバスを介することなくフレームメモリ１０に接続され
ている点で異なる。
【００６７】フレームメモリ１０は、ｎ個のグラフィッ
クコントローラ３１〜３ｎが同時にランダム書込を行う
ことができるｎ個の書込ポートと、並列直列変換部７へ
対し画像データを順次に出力する順次読出ポートからな
るｎ＋１個の入出力ポートを備えている。
クコントローラ３１〜３ｎが同時にランダム書込を行う
ことができるｎ個の書込ポートと、並列直列変換部７へ
対し画像データを順次に出力する順次読出ポートからな
るｎ＋１個の入出力ポートを備えている。
【００６８】このため、各グラフィックコントローラ３
１〜３ｎは、常にフレームメモリ１０へアクセスするこ
とができ、デッドタイムが発生しない。このため、デッ
ドタイムの発生による描画処理能力の低下を防止するこ
とができる。
１〜３ｎは、常にフレームメモリ１０へアクセスするこ
とができ、デッドタイムが発生しない。このため、デッ
ドタイムの発生による描画処理能力の低下を防止するこ
とができる。
【００６９】
【発明の効果】本発明によれば、２以上のグラフィック
コントローラと、２以上の入力出ポートを有するフレー
ムメモリを備えることにより、グラフィック描画処理を
高速に実行することができる。特に、２以上のグラフィ
ックコントローラを効率的に動作させることにより、２
以上の描画データを合成してフレーム画像データを生成
するグラフィック描画処理を高速に実行させることがで
きる
コントローラと、２以上の入力出ポートを有するフレー
ムメモリを備えることにより、グラフィック描画処理を
高速に実行することができる。特に、２以上のグラフィ
ックコントローラを効率的に動作させることにより、２
以上の描画データを合成してフレーム画像データを生成
するグラフィック描画処理を高速に実行させることがで
きる
【図１】 本発明の実施の形態１によるグラフィック処
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
【図２】 本発明の実施の形態２によるグラフィック処
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
【図３】 本発明の実施の形態３によるグラフィック処
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
【図４】 図３のグラフィック処理装置における動作の
一例について説明する説明図であり、（ａ）〜（ｃ）に
は表示デバイス上でのイメージが示されている。
一例について説明する説明図であり、（ａ）〜（ｃ）に
は表示デバイス上でのイメージが示されている。
【図５】 本発明の実施の形態４によるグラフィック処
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
【図６】 本発明の実施の形態５によるグラフィック処
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
【図７】 本発明の実施の形態６によるグラフィック処
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
【図８】 図７のグラフィック処理装置によって描画処
理されるグラフィック画像の表示デバイス上でのイメー
ジの一例を示した図である。
理されるグラフィック画像の表示デバイス上でのイメー
ジの一例を示した図である。
【図９】 図８のグラフィック画像を生成する動作の一
例を示したタイミングチャートである。
例を示したタイミングチャートである。
【図１０】 実施の形態３による描画処理と比較したタ
イミングチャートである。図中の（ａ）が実施の形態３
による場合であり、（ｂ）が実施の形態６による場合で
ある。
イミングチャートである。図中の（ａ）が実施の形態３
による場合であり、（ｂ）が実施の形態６による場合で
ある。
【図１１】 本発明の実施の形態７によるグラフィック
処理装置の一構成例を示したブロック図である。
処理装置の一構成例を示したブロック図である。
【図１２】 従来のグラフィック処理装置の構成を示し
たブロック図である。
たブロック図である。
１ 中央演算処理装置（ＣＰＵ）、２ メインバス、
３，３１〜３ｎ，３１〜３ｍ グラフィックコントロー
ラ（ＧＤＣ）、 ４ ローカルバス、５ フレームメモリ（デュアルポー
ト）、 ６ フレーム合成回路、 ７ 並列直列変換部、８ 色変換テーブル（ＬＵＴ）、 ９，９’ オフスクリーンメモリ、１０ フレームメモ
リ（ｎ＋１ポート） １１ フレームメモリ（シングルポート） ２１〜２ｎ グラフィック処理部
ラ（ＧＤＣ）、 ４ ローカルバス、５ フレームメモリ（デュアルポー
ト）、 ６ フレーム合成回路、 ７ 並列直列変換部、８ 色変換テーブル（ＬＵＴ）、 ９，９’ オフスクリーンメモリ、１０ フレームメモ
リ（ｎ＋１ポート） １１ フレームメモリ（シングルポート） ２１〜２ｎ グラフィック処理部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 5/377 Ｇ０９Ｇ 5/36 ５２０Ｂ
Claims (8)
- 【請求項１】 描画コマンドに基づいて描画データを生
成する２以上のグラフィックコントローラと、生成され
た描画データのランダム書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができる各グラフィ
ックコントローラに共通のフレームメモリとを備えたこ
とを特徴とするグラフィック処理装置。 - 【請求項２】 フレーム画像データを生成する２以上の
グラフィック処理部と、各グラフィック処理部から出力
されるフレーム画像データを合成する合成処理部とを備
え、上記グラフィック処理部が、描画コマンドに基づい
て描画データを生成するグラフィックコントローラと、
生成された描画データの書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができるフレームメ
モリからなることを特徴とするグラフィック処理装置。 - 【請求項３】 上記グラフィック処理部が、描画コマン
ドに基づいて描画データを生成する２以上のグラフィッ
クコントローラと、生成された描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができる各グラフィックコントローラに共通の
フレームメモリとを備えたことを特徴とする請求項２に
記載のグラフィック処理装置。 - 【請求項４】 上記フレームメモリが、各グラフィック
コントローラから同時にランダム書き込みを行うことが
できることを特徴とする請求項１に記載のグラフィック
処理装置。 - 【請求項５】 フレーム画像を構成するピクセルごとの
描画時刻を記憶する各グラフィックコントローラに共通
のオフスクリーンメモリを備え、各グラフィックコント
ローラが、オフスクリーンメモリから読み出した描画時
刻に基づいて描画処理の有効性を判定するとともに、生
成された描画データをフレームメモリへ書き込む際に上
記オフスクリーンメモリへ描画時刻を書き込むことを特
徴とする請求項１に記載のグラフィック処理装置。 - 【請求項６】 描画フラグを記憶する各グラフィックコ
ントローラに共通のオフスクリーンメモリを備え、各グ
ラフィックコントローラが、描画コマンドに基づき生成
した描画フラグをオフスクリーンメモリへ書き込み、上
記オフスクリーンメモリから読み出した描画フラグデー
タに基づいて描画処理の有効性を判定することを特徴と
する請求項１に記載のグラフィック処理装置。 - 【請求項７】 各グラフィックコントローラは、描画フ
ラグをオフスクリーンメモリへ書き込む際に他のグラフ
ィックコントローラが既に書き込んだ描画フラグを読み
出し、当該読み出された描画フラグの有効性を判定し、
当該判定結果に基づいて、当該読み出された描画フラグ
オフスクリーンメモリから削除することを特徴とする請
求項６に記載のグラフィック処理装置。 - 【請求項８】 上記描画フラグが、グラフィックコント
ローラによって生成される描画データの及ぶ描画領域
と、描画処理の順序を示す描画順序からなり、上記グラ
フィックコントローラは、描画領域に基づいて描画デー
タ間の重複を判別し、描画順序に基づいて描画処理の有
効性を判別することを特徴とする請求項７に記載のグラ
フィック処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391538A JP3740415B2 (ja) | 2001-12-25 | 2001-12-25 | グラフィック処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391538A JP3740415B2 (ja) | 2001-12-25 | 2001-12-25 | グラフィック処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003195847A true JP2003195847A (ja) | 2003-07-09 |
| JP3740415B2 JP3740415B2 (ja) | 2006-02-01 |
Family
ID=27599100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001391538A Expired - Fee Related JP3740415B2 (ja) | 2001-12-25 | 2001-12-25 | グラフィック処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3740415B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350490A (ja) * | 2005-06-14 | 2006-12-28 | Sony Corp | 表示信号処理装置および方法、記録媒体、並びにプログラム |
| WO2017199126A1 (en) * | 2016-05-17 | 2017-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
-
2001
- 2001-12-25 JP JP2001391538A patent/JP3740415B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350490A (ja) * | 2005-06-14 | 2006-12-28 | Sony Corp | 表示信号処理装置および方法、記録媒体、並びにプログラム |
| WO2017199126A1 (en) * | 2016-05-17 | 2017-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
| US10629113B2 (en) | 2016-05-17 | 2020-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3740415B2 (ja) | 2006-02-01 |
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