JP2003195847A - グラフィック処理装置 - Google Patents
グラフィック処理装置Info
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Abstract
ることができるグラフィック処理を提供することを目的
とする。 【解決手段】 描画コマンドに基づいて描画データを生
成する2以上のグラフィックコントローラと、生成され
た描画データのランダム書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができる各グラフィ
ックコントローラに共通のフレームメモリとを備えて構
成される。
Description
装置に係り、更に詳しくは、グラフィック画像の描画処
理、特に、重ね合わせによる描画処理を高速に実行する
ためのグラフィック処理装置に関する。
の構成を示したブロック図である。図中の1は装置全体
及び各ブロックの動作制御を行う中央演算処理装置(C
PU)、2はメインバス、3は画像の表示制御を行うグ
ラフィックコントローラ(GDC)、4はローカルバ
ス、11は画像情報を記憶するフレームメモリ、7は画
像情報を直列変換する並列直列変換部、8は画像情報を
色変換する変換テーブル(LUT:Look-Up Table)で
ある。
ックコントローラ3が接続され、CPU1が、メインバ
ス2を介してグラフィックコントローラ3へ描画コマン
ドを出力すると、グラフィックコントローラ3は、描画
コマンドに基づいて描画処理を行って描画データを生成
する。生成された描画データは、ローカルバス4を介し
てフレームメモリ11へ書き込まれる。また、CPU1
が、描画データを生成し、メインバス2及びローカルバ
ス4を介して、この描画データをフレームメモリ11へ
書き込むこともできる。フレームメモリ11は、フレー
ムを構成する各ピクセルごとのデータを記憶することが
でき、1又は2以上の描画データが書き込まれることに
より、これらの描画データが合成されたフレーム画像デ
ータがフレームメモリ11内に生成される。
ローラ3、フレームメモリ11及び並列直列変換部7が
接続されている。フレームメモリ11に記憶されたフレ
ーム画像データは、ローカルバス4を介して並列直列変
換部7へ出力され、その出力フォーマットに応じて直列
データに変換された後、LUT8で色情報に変換され、
LCD,CRT等の表示デバイス(不図示)へ出力さ
れ、所望の画像が表示される。
ックRAM(GRAM)と呼ばれるシングルポートメモ
リが用いられている。この場合、グラフィックコントロ
ーラ3による描画データの書き込みと、並列直列変換部
7によるフレーム画像データの読み出しが、同一の入出
力ポートを介して行われ、グラフィックコントローラ3
および並列直列変換部7のフレームメモリ11に対する
アクセスは、時分割で行われることになる。
7へデータ出力を行っている期間は、グラフィックコン
トローラ3が描画データを書き込むことができない待ち
時間が発生し、グラフィック処理装置全体として、グラ
フィック処理能力の低下を引き起こしていた。つまり、
CPU1側からフレームメモリ11へアクセスできない
デッドタイムが発生し、描画処理速度を低下させるとい
う問題があった。
ーム画像データを生成する場合など、複雑なグラフィッ
ク描画処理を実行させる場合には高速な描画処理が求め
られるが、グラフィックコントローラの描画処理速度に
は限界があるため、単一のグラフィックコントローラを
用いてグラフィック処理装置を構成した場合、描画処理
の高速化には限界があった。
考慮してなされたものであり、複雑なグラフィック描画
処理を高速に実行することができるグラフィック処理を
提供することを目的とする。特に、2以上の描画データ
を合成してフレーム画像データを生成するグラフィック
描画処理を高速に実行することができるグラフィック処
理装置を提供することを目的とする。また、グラフィッ
ク描画処理の複雑さに応じて、スケーラブルに処理能力
を向上させることができるグラフィック処理装置を提供
とすることを目的とする。
によるグラフィック処理装置は、描画コマンドに基づい
て描画データを生成する2以上のグラフィックコントロ
ーラと、生成された描画データのランダム書き込み及び
フレーム画像データの順次読み出しを同時に行うことが
できる各グラフィックコントローラに共通のフレームメ
モリとを備えて構成される。
ク処理装置は、フレーム画像データを生成する2以上の
グラフィック処理部と、各グラフィック処理部から出力
されるフレーム画像データを合成する合成処理部とを備
え、上記グラフィック処理部が、描画コマンドに基づい
て描画データを生成するグラフィックコントローラと、
生成された描画データの書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができるフレームメ
モリからなる。
ク処理装置は、上記グラフィック処理部が、描画コマン
ドに基づいて描画データを生成する2以上のグラフィッ
クコントローラと、生成された描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができる各グラフィックコントローラに共通の
フレームメモリとを備えて構成される。
ク処理装置は、上記フレームメモリが、各グラフィック
コントローラから同時にランダム書き込みを行うことが
できるように構成される。
ク処理装置は、フレーム画像を構成するピクセルごとの
描画時刻を記憶する各グラフィックコントローラに共通
のオフスクリーンメモリを備え、各グラフィックコント
ローラが、オフスクリーンメモリから読み出した描画時
刻に基づいて描画処理の有効性を判定するとともに、生
成された描画データをフレームメモリへ書き込む際に上
記オフスクリーンメモリへ描画時刻を書き込むように構
成される。
ク処理装置は、描画フラグを記憶する各グラフィックコ
ントローラに共通のオフスクリーンメモリを備え、各グ
ラフィックコントローラが、描画コマンドに基づき生成
した描画フラグをオフスクリーンメモリへ書き込み、上
記オフスクリーンメモリから読み出した描画フラグデー
タに基づいて描画処理の有効性を判定するように構成さ
れる。
ク処理装置は、各グラフィックコントローラは、描画フ
ラグをオフスクリーンメモリへ書き込む際に他のグラフ
ィックコントローラが既に書き込んだ描画フラグを読み
出し、当該読み出された描画フラグの有効性を判定し、
当該判定結果に基づいて、当該読み出された描画フラグ
オフスクリーンメモリから削除するように構成される。
ク処理装置は、上記描画フラグが、グラフィックコント
ローラによって生成される描画データの及ぶ描画領域
と、描画処理の順序を示す描画順序からなり、上記グラ
フィックコントローラは、描画領域に基づいて描画デー
タ間の重複を判別し、描画順序に基づいて描画処理の有
効性を判別するように構成される。
実施の形態1によるグラフィック処理装置の一構成例を
示したブロック図である。図中の1は装置全体及び各ブ
ロックの動作制御を行う中央演算処理装置(CPU)、
2はメインバス、3は画像の表示制御を行うグラフィッ
クコントローラ(GDC)、4はローカルバス、5は画
像情報を記憶するフレームメモリ、7は画像情報を直列
変換する並列直列変換部、8は画像情報を色変換する変
換テーブル(LUT)である。
ックコントローラ3が続され、CPU1が、メインバス
2を介してグラフィックコントローラ3へ描画コマンド
を出力すると、グラフィックコントローラ3は、描画コ
マンドに基づいて描画処理を行って描画データを生成す
る。生成された描画データは、ローカルバス4を介して
フレームメモリ5へ書き込まれる。また、CPU1が、
描画データを生成し、メインバス2及びローカルバス4
を介して、この描画データをフレームメモリ5へ書き込
むこともできる。フレームメモリ5は、1又は2以上の
描画データが書き込まれることにより、これらの描画デ
ータが合成されたフレーム画像データがフレームメモリ
5内に生成される。
各ピクセルごとのデータを記憶することができる半導体
記憶装置であり、グラフィックコントローラから描画デ
ータのランダム書き込みを行うための第1ポートと並列
直列変換部7へフレーム画像データの順次読み出しを行
うための第2ポートを有する、いわゆるデュアルポート
メモリである。この様なデュアルポートメモリでは、フ
レームメモリ5上の異なるアドレスに対し、データ書き
込みと、データ読み出しとを同時に行うことができる。
像データは、フレームごとに順次に並列直列変換部7へ
出力され直列変換された後、LUT8で色情報に変換さ
れ、LCD,CRT等の表示デバイス(不図示)へ出力
され、所望の画像が表示される。
から並列直列変換部7へのデータ出力によって、CPU
1及びグラフィックコントローラ3がフレームメモリ5
へアクセスできないデッドタイムが発生しない。このた
め、CPU1側からフレームメモリ5に常に描画データ
を書き込むことができ、グラフィック処理能力の低下を
防止することができる。つまり、グラフィック処理装置
の処理能力の向上を図ることができる。
グラフィックコントローラ3及びフレームメモリ5を有
するグラフィック処理装置の例について説明したが、本
実施の形態では、2以上のグラフィックコントローラ3
及び2以上のフレームメモリ5を有するグラフィック処
理装置について説明する。
フィック処理装置の一構成例を示したブロック図であ
る。図中の1は装置全体及び各ブロックの動作制御を行
う中央演算処理装置(CPU)、2はメインバス、21
〜2nは画像情報を生成するグラフィック処理部、6は
画像情報を合成するフレーム合成回路、7は画像情報を
直列変換する並列直列変換部、8は画像情報を色変換す
る変換テーブル(LUT)である。
フィック処理部21〜2nを備え(nは2以上の整
数)、各グラフィック処理部21〜2nは、ローカルバ
ス4を介して接続されたグラフィックコントローラ3及
びフレームメモリ5により構成される。フレームメモリ
5には、実施の形態1と同様のデュアルポートメモリが
使用され、第2ポートから順次に出力されるフレーム画
像データはフレーム合成回路6へ入力される。
理部21〜2nからの出力データについてピクセルごと
に合成処理を行うハードウエア回路であり、合成された
画像データが並列直列変換部7へ出力される。このた
め、2以上の画像データを合成する場合に、合成前の画
像データの描画を各グラフィック処理部21〜2nにお
いて分散処理させるとともに、フレーム合成回路6にお
いてハードウエア合成し、高速に処理することができ
る。
らのデータについて所定の論理演算を行うようにフレー
ム合成回路6を構成すれば、各グラフィック処理部21
〜2nで生成された画像データの重なり具合の制御を行
うこともできる。
グラフィックコントローラ3しか有していないため、合
成前の画像データを1つのグラフィックコントローラ3
が生成するとともに、CPU1又はグラフィックコント
ローラ3が合成前の各画像データについてピクセルごと
の演算処理を行っていたために、グラフィック処理能力
を低下させていた。
トローラ3及びフレームメモリ5からなる2以上のグラ
フィック処理部21〜2nと、各グラフィック処理部2
1〜2nの出力データをピクセル単位でハードウエア合
成するフレーム合成回路6を備えることにより、合成前
のフレーム画像データを各グラフィック処理部21〜2
nにおいて分散処理するとともに、フレーム合成回路6
において高速に合成することができる。
のグラフィックコントローラ3及びフレームメモリ5を
有するグラフィック処理装置の例について説明したが、
本実施の形態では、2以上のグラフィックコントローラ
3が1つのフレームメモリ5を共用するグラフィック処
理装置について説明する。
フィック処理装置の一構成例を示したブロック図であ
る。図中の1は装置全体及び各ブロックの動作制御を行
う中央演算処理装置(CPU)、2はメインバス、31
〜3nは画像の表示制御を行うグラフィックコントロー
ラ(GDC)、4はローカルバス、5は画像情報を記憶
するフレームメモリ、7は画像情報を直列変換する並列
直列変換部、8は画像情報を色変換する変換テーブル
(LUT)である。
ラフィックコントローラ31〜3nが接続され、CPU
1が、メインバス2を介して各グラフィックコントロー
ラ31〜3nへ描画コマンドを出力すると、グラフィッ
クコントローラ31〜3nは、描画コマンドに基づいて
描画処理を行って描画データを生成する。生成された描
画データは、ローカルバス4を介してフレームメモリ5
へ書き込まれる。
リ5に書き込まれることにより、これらの描画データが
合成されたフレーム画像データがフレームメモリ5内に
生成される。フレームメモリ5には、実施の形態1と同
様のデュアルポートメモリが使用され、第2ポートから
順次に出力されるフレーム画像データは並列直列変換部
7へ出力される。
フィックコントローラ31〜3nを備え、各グラフィッ
クコントローラ31〜3nは、共通のフレームメモリ5
にアクセスすることができる。このため、CPU1は、
互いに相関又は依存関係のない描画データを異なるグラ
フィックコントローラに分散して描画処理させて、グラ
フィック処理能力を向上させることができる。
ける動作の一例について説明する説明図であり、(a)
〜(c)には表示デバイス上でのイメージが示されてい
る。図中の(a)は表示デバイスに表示させたいフレー
ム画像、(b)はグラフィックコントローラ31が描画
するグラフィック画像、(c)はグラフィックコントロ
ーラ32が描画するグラフィック画像である。描画すべ
き2個のオブジェクト51,52の間に相関や依存関係
がない場合、CPU1は、各オブジェクトを異なるグラ
フィックコントローラ31,32に割り当てるように描
画コマンドを生成する。そして、各グラフィックコント
ローラ31,32からの描画データが、共通のフレーム
メモリ5に書き込まれることにより合成され、所望のフ
レーム画像データが得られる。
ックコントローラ31〜3nと、各グラフィックコント
ローラによってアクセスされ、描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができるフレームメモリ5とを備えている。こ
のため、描画処理を各グラフィックコントローラ31〜
3nに分散させて高速に処理することができ、グラフィ
ック処理装置の処理能力の向上を図ることができる。
のグラフィック処理部21〜2nで描画された画像デー
タをハードウエア合成する実施の形態2のグラフィック
処理装置において、各グラフィック処理部21〜2nを
2以上のグラフィックコントローラ及び1つのフレーム
メモリで構成する実施の形態3の構成を適用する場合に
ついて説明する。
フィック処理装置の一構成例を示したブロック図であ
る。図中の1は装置全体及び各ブロックの動作制御を行
う中央演算処理装置(CPU)、2はメインバス、21
〜2nは画像情報を生成するグラフィック処理部、6は
画像情報を合成するフレーム合成回路、7は画像情報を
直列変換する並列直列変換部、8は画像情報を色変換す
る変換テーブル(LUT)である。
フィック処理部21〜2nを備え(nは2以上の整
数)、各グラフィック処理部21〜2nは、ローカルバ
ス4を介して接続されたm個のグラフィックコントロー
ラ31〜3m及び1つのフレームメモリ5により構成さ
れる(mは2以上の整数)。フレームメモリ5には、実
施の形態1と同様のデュアルポートメモリが使用され、
第1ポートは、グラフィックコントローラ31〜3mに
よる描画データの書き込みに共用され、第2ポートから
順次に出力されるフレーム画像データはフレーム合成回
路6へ入力され、実施の形態2と同様のハードウエア合
成が行われる。
2)では、フレーム合成回路7においてハードウエア合
成を行っているが、合成前の画像データの描画処理に時
間を要するグラフィック処理の場合には、各グラフィッ
ク処理部21〜2nの処理能力、すなわち、1つのグラ
フィックコントローラ3の処理能力がボトルネックとな
り、それ以上にグラフィック処理装置の処理能力を向上
させることができない。
では、各グラフィック処理部21〜2nが、2以上のグ
ラフィックコントローラ31〜3mを有するため、各グ
ラフィックコントローラ31〜3mによる分散処理によ
り、各グラフィック処理部21〜2nの描画処理能力を
向上させることができる。
処理が、2以上のグラフィック処理部21〜2nにおい
て分散処理され、さらに、各グラフィック処理部21〜
2n内において、2以上のグラフィックコントローラ3
1〜3mにより分散処理される。このため、ハードウエ
ア合成前の描画処理を各グラフィックコントローラに分
散させて高速に処理することができ、グラフィック処理
装置の処理能力の向上を図ることができる。
2以上のグラフィックコントローラが、共通のフレーム
メモリにアクセスする場合について説明した。各グラフ
ィックコントローラに割り当てられた処理が、相互に相
関や依存関係のない描画データであれば、実施の形態3
及び4の回路構成により、ハードウエアに応じたパフォ
ーマンスを得ることができる。
線消去などの様に描画順序が規定される処理が少なくな
い。このような処理順序が規定されている描画処理を分
散化して実行する場合、描画シーケンスによっては、無
効な処理が発生する可能性が高くなる。また、このよう
な制御をCPU1が行うとすれば、結果として描画性能
の劣化を招くことになる。
する描画処理を2以上のグラフィックコントローラによ
り分散処理する際に、描画時刻を記憶するオフスクリー
ンメモリを用いて、描画処理を高速化するグラフィック
処理装置について説明する。
フィック処理装置の一構成例を示したブロック図であ
る。図中の1は装置全体及び各ブロックの動作制御を行
う中央演算処理装置(CPU)、2はメインバス、31
〜3nは画像情報を生成するグラフィックコントローラ
(GDC)、4はローカルバス、5は画像情報を記憶す
るフレームメモリ、7は画像情報を直列変換する並列直
列変換部、8は画像情報を色変換する変換テーブル(L
UT)、9は描画時刻を記憶するオフスクリーンメモリ
である。図3のグラフィック処理装置(実施の形態3)
と比較すれば、オフスクリーンメモリ9を備えている点
で異なる。
のピクセルごとに、当該ピクセルの描画処理が行われた
時刻が書き込まれる記憶装置であり、オフスクリーンメ
モリ9に記憶された描画時刻は、フレームメモリ7の各
ピクセルに対応している。この描画時刻は、各グラフィ
ックコントローラ31〜3nが、描画データをフレーム
メモリ5へ書き込む際に、ローカルバス4を介してオフ
スクリーンメモリ9へ書き込まれる。
は、描画コマンドに基づく描画処理の実行に先立ち、オ
フスクリーンメモリ9から描画時刻データを読み出し
て、当該描画処理の必要性を判定する。描画処理に順序
関係がある場合には、順序のより後の処理が先に行われ
ていれば、順序が前の処理を行う必要がないことを判定
できる場合がある。この結果、描画が不要である場合に
は、グラフィックコントローラ31〜3nは当該描画処
理を省略して、次の描画処理に移行することができる。
よる描画処理後に、グラフィックコントローラ32の描
画処理が行われるという順序関係が規定されている場
合、グラフィックコントローラ32が、描画データをフ
レームメモリ9に書き込むとともに、オフスクリーンメ
モリ9に描画時刻を書き込めば、その後にグラフィック
コントローラ31が描画処理を行う際、オフスクリーン
メモリ9から上記描画時刻を読み出せば、不要となった
描画処理をピクセルごとに判定することができる。この
様にして描画処理の有効性を判断することにより、不要
な描画処理を省略して描画処理能力を向上させることが
できる。
成するピクセルごとの描画時刻データを記憶するオフス
クリーンメモリ9を備え、各グラフィックコントローラ
31〜3nが、フレームメモリ5へ書き込みを行う際に
共通のオフスクリーンメモリ9へ描画時刻データを書き
込むとともに、オフスクリーンメモリ9から読み出した
描画時刻データに基づいて描画処理を行う。このため、
描画順序を有する描画処理を2以上のグラフィックコン
トローラ31〜3nにより分散処理させる場合に、不要
な描画処理を判別して省略して描画処理性能を向上させ
ることができる。
係を有する描画処理、つまり、後続する描画コマンドに
よって先行して処理されている描画データが無効になる
ような描画処理を2以上のグラフィックコントローラに
より分散処理する際に、描画フラグを記憶するオフスク
リーンメモリを用いて、描画処理を高速化するグラフィ
ック処理装置について説明する。
フィック処理装置の一構成例を示したブロック図であ
る。図中の1は装置全体及び各ブロックの動作制御を行
う中央演算処理装置(CPU)、2はメインバス、31
〜3nは画像情報を生成するグラフィックコントローラ
(GDC)、4はローカルバス、5は画像情報を記憶す
るフレームメモリ、7は画像情報を直列変換する並列直
列変換部、8は画像情報を色変換する変換テーブル(L
UT)、9’は描画フラグを記憶するオフスクリーンメ
モリである。図6のグラフィック処理装置(実施の形態
5)と比較すれば、描画フラグを記憶するオフスクリー
ンメモリ9’を備えている点で異なる。
ンドに基づく描画処理の実行に先立ち、各グラフィック
コントローラ31〜3nによって描画処理の依存関係が
書き込まれる。各グラフィックコントローラ31〜3n
は、オフスクリーンメモリ9’に依存関係を書き込んだ
後、描画処理実行時にオフスクリーンメモリ9’にアク
セスして、描画処理の有効性を判断する。この結果、描
画処理が無効である場合、グラフィックコントローラ3
1〜3nは、当該描画処理を省略して、次の描画処理に
移行することができる。
序、描画領域などが描画フラグとして書き込まれる。グ
ラフィックコントローラ31〜3nは、重複する描画領
域について描画順序がより若い描画フラグが既に書き込
まれている場合には、自分自身の描画フラグを書き込む
際に、描画順序の若い当該描画フラグを消去する。この
ため、全てのグラフィックコントローラ31〜3nが描
画フラグを書き込んだ後は、無効な描画処理の描画フラ
グは、オフスクリーンメモリ9’から消去されている。
は、描画処理実行時にオフスクリーンメモリ9’に記憶
された描画フラグを読み出して、描画処理の有効性を判
定する。この結果、描画処理が有効である場合には、当
該描画処理を開始し、描画処理が無効である場合には、
当該描画処理を省略して、次の描画処理に移行する。
って描画処理されるグラフィック画像の表示デバイス上
でのイメージの一例を示した図である。図中のA1,A
2,B1,B2は、それぞれが個別に描画処理されるオ
ブジェクトであり、A1,A2は、グラフィックコント
ローラ31により描画処理され、B1,B2は、グラフ
ィックコントローラ32により描画処理される。
→A1→B2→A2の順であり、オブジェクトの重複領
域では、描画順序がより後のオブジェクトのみが表示さ
れる。このため、オブジェクトA1,A2の重複領域で
は、オブジェクトA2が表示される。また、オブジェク
トB1は、完全にオブジェクトA1と重複しているため
表示されず、オブジェクトB1の描画処理は、オブジェ
クトA1の描画処理によって無効とされる処理である。
る動作の一例を示したタイミングチャートである。描画
処理の開始前にオフスクリーンメモリ9’への書込期間
が設けられ、各グラフィックコントローラ31,32
は、CPU1から描画コマンドを受け取ると、まずオフ
スクリーンメモリ9’へ描画フラグの書き込みを行う。
そして、全ての描画フラグがオフスクリーンメモリ9’
に書き込まれた後に、描画処理が開始される。この描画
処理は、オフスクリーンメモリ9’の描画フラグを参照
して行われる。なお、実際のオフスクリーンメモリ9’
への書込期間は、描画時間に比べて十分に短い時間であ
る。
1,B2,A2の順に描画コマンドを発行し、これを受
け取ったグラフィックコントローラ31,32が、オフ
スクリーンメモリ9’へ描画フラグを書き込む。描画フ
ラグは、描画コマンドに基づいて生成され、順序ID、
描画領域および実行GDCからなる。
一連の番号であり、例えば、オブジェクトB1=1、オ
ブジェクトA1=1、オブジェクトB2=3、オブジェ
クトA2=4となる描画順序を示すデータである。描画
領域は、描画されるオブジェクトが及ぶ領域を示すデー
タであり、例えば、矩形であれば対向する頂点(左上及
び右下)の座標、円形で有れば中心座標と半径からな
る。実行GDCは、当該描画処理を実行するグラフィッ
クコントローラの識別名である。
の描画コマンドを発行し、グラフィックコントローラ3
2がこれを受け取る(B1RCV)。グラフィックコン
トローラ32は、この描画コマンドに基づいて描画フラ
グを生成し、オフスクリーンメモリ9’に書き込む(B
1FLGW)。次に、グラフィックコントローラ31
が、CPU1の発行するオブジェクトA1の描画コマン
ドを受け取り(A1RCV)、その描画フラグをオフス
クリーンメモリ9’に書き込む(A1FLGW)。この
とき、既に書き込まれているオブジェクトB1の描画フ
ラグをオフスクリーンメモリ9’から読み出し、その順
序ID及び描画領域に基づいて、オブジェクトB1の描
画処理が無効となることを判定し、オブジェクトB1の
描画フラグを消去する。
A1,B2,A2について、描画フラグが書き込まれた
後に描画処理が開始される。このとき、オブジェクトB
1の描画フラグは消去されているため、グラフィックコ
ントローラ32は、B1の描画を省略してB2の描画を
実行する。一方、グラフィックコントローラAは、オブ
ジェクトA1,A2の描画を順次に実行する。
比較したタイミングチャートである。図中の(a)が実
施の形態3による場合であり、(b)が本実施の形態に
よる場合である。実施の形態3では、描画処理を分散化
しても、各描画処理は、描画順序に従って順に実行され
ているのに対し、(b)では、無効な描画を省略すると
ともに、並列処理を行っている。
処理時間をそれぞれtA、オブジェクトB1,B2の描
画処理時間をそれぞれtBとすれば、(a)では、全描
画時間が2tA+2tBであるのに対し、(b)では、全
描画時間が2tAに短縮されていることがわかる。
領域からなる描画フラグを記憶するオフスクリーンメモ
リ9’を備え、各グラフィックコントローラ31〜3n
が、描画処理の開始前にオフスクリーンメモリ9’へ描
画フラグを書き込むとともに、描画処理実行時にオフス
クリーンメモリ9’の描画フラグを参照して描画処理を
行う。このため、不要な描画処理を判別して省略して描
画処理性能を向上させるとともに、並列に描画処理を実
行し、グラフィック描画処理を高速に実行することがで
きる。
は、グラフィック処理装置が2以上のグラフィックコン
トローラと、各グラフィックコントローラに共通のフレ
ームメモリにより構成されている。各グラフィックコン
トローラが、共通のフレームメモリにアクセスする場合
には、グラフィックコントローラ数が増大するに従っ
て、アクセスの衝突が生ずる可能性が高くなる。つま
り、あるグラフィックコントローラの描画処理が終了し
ていても、他のグラフィックコントローラがフレームメ
モリにアクセスしているために、フレームメモリにアク
セスできないデッドタイムが生じる。このため、グラフ
ィック処理装置としての描画処理能力を向上させること
が困難な場合が生じ得る。
ラフィック処理装置の一構成例を示したブロック図であ
る。図中の1は装置全体及び各ブロックの動作制御を行
う中央演算処理装置(CPU)、2はメインバス、31
〜3nは画像情報を生成するグラフィックコントローラ
(GDC)、10は画像情報を記憶するフレームメモ
リ、7は画像情報を直列変換する並列直列変換部、8は
画像情報を色変換する変換テーブル(LUT)である。
図3のグラフィック処理装置(実施の形態3)と比較す
れば、各グラフィックコントローラ31〜3nがローカ
ルバスを介することなくフレームメモリ10に接続され
ている点で異なる。
クコントローラ31〜3nが同時にランダム書込を行う
ことができるn個の書込ポートと、並列直列変換部7へ
対し画像データを順次に出力する順次読出ポートからな
るn+1個の入出力ポートを備えている。
1〜3nは、常にフレームメモリ10へアクセスするこ
とができ、デッドタイムが発生しない。このため、デッ
ドタイムの発生による描画処理能力の低下を防止するこ
とができる。
コントローラと、2以上の入力出ポートを有するフレー
ムメモリを備えることにより、グラフィック描画処理を
高速に実行することができる。特に、2以上のグラフィ
ックコントローラを効率的に動作させることにより、2
以上の描画データを合成してフレーム画像データを生成
するグラフィック描画処理を高速に実行させることがで
きる
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
一例について説明する説明図であり、(a)〜(c)に
は表示デバイス上でのイメージが示されている。
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
理装置の一構成例を示したブロック図である。
理されるグラフィック画像の表示デバイス上でのイメー
ジの一例を示した図である。
例を示したタイミングチャートである。
イミングチャートである。図中の(a)が実施の形態3
による場合であり、(b)が実施の形態6による場合で
ある。
処理装置の一構成例を示したブロック図である。
たブロック図である。
ラ(GDC)、 4 ローカルバス、5 フレームメモリ(デュアルポー
ト)、 6 フレーム合成回路、 7 並列直列変換部、8 色変換テーブル(LUT)、 9,9’ オフスクリーンメモリ、10 フレームメモ
リ(n+1ポート) 11 フレームメモリ(シングルポート) 21〜2n グラフィック処理部
Claims (8)
- 【請求項1】 描画コマンドに基づいて描画データを生
成する2以上のグラフィックコントローラと、生成され
た描画データのランダム書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができる各グラフィ
ックコントローラに共通のフレームメモリとを備えたこ
とを特徴とするグラフィック処理装置。 - 【請求項2】 フレーム画像データを生成する2以上の
グラフィック処理部と、各グラフィック処理部から出力
されるフレーム画像データを合成する合成処理部とを備
え、上記グラフィック処理部が、描画コマンドに基づい
て描画データを生成するグラフィックコントローラと、
生成された描画データの書き込み及びフレーム画像デー
タの順次読み出しを同時に行うことができるフレームメ
モリからなることを特徴とするグラフィック処理装置。 - 【請求項3】 上記グラフィック処理部が、描画コマン
ドに基づいて描画データを生成する2以上のグラフィッ
クコントローラと、生成された描画データのランダム書
き込み及びフレーム画像データの順次読み出しを同時に
行うことができる各グラフィックコントローラに共通の
フレームメモリとを備えたことを特徴とする請求項2に
記載のグラフィック処理装置。 - 【請求項4】 上記フレームメモリが、各グラフィック
コントローラから同時にランダム書き込みを行うことが
できることを特徴とする請求項1に記載のグラフィック
処理装置。 - 【請求項5】 フレーム画像を構成するピクセルごとの
描画時刻を記憶する各グラフィックコントローラに共通
のオフスクリーンメモリを備え、各グラフィックコント
ローラが、オフスクリーンメモリから読み出した描画時
刻に基づいて描画処理の有効性を判定するとともに、生
成された描画データをフレームメモリへ書き込む際に上
記オフスクリーンメモリへ描画時刻を書き込むことを特
徴とする請求項1に記載のグラフィック処理装置。 - 【請求項6】 描画フラグを記憶する各グラフィックコ
ントローラに共通のオフスクリーンメモリを備え、各グ
ラフィックコントローラが、描画コマンドに基づき生成
した描画フラグをオフスクリーンメモリへ書き込み、上
記オフスクリーンメモリから読み出した描画フラグデー
タに基づいて描画処理の有効性を判定することを特徴と
する請求項1に記載のグラフィック処理装置。 - 【請求項7】 各グラフィックコントローラは、描画フ
ラグをオフスクリーンメモリへ書き込む際に他のグラフ
ィックコントローラが既に書き込んだ描画フラグを読み
出し、当該読み出された描画フラグの有効性を判定し、
当該判定結果に基づいて、当該読み出された描画フラグ
オフスクリーンメモリから削除することを特徴とする請
求項6に記載のグラフィック処理装置。 - 【請求項8】 上記描画フラグが、グラフィックコント
ローラによって生成される描画データの及ぶ描画領域
と、描画処理の順序を示す描画順序からなり、上記グラ
フィックコントローラは、描画領域に基づいて描画デー
タ間の重複を判別し、描画順序に基づいて描画処理の有
効性を判別することを特徴とする請求項7に記載のグラ
フィック処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001391538A JP3740415B2 (ja) | 2001-12-25 | 2001-12-25 | グラフィック処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001391538A JP3740415B2 (ja) | 2001-12-25 | 2001-12-25 | グラフィック処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003195847A true JP2003195847A (ja) | 2003-07-09 |
JP3740415B2 JP3740415B2 (ja) | 2006-02-01 |
Family
ID=27599100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001391538A Expired - Fee Related JP3740415B2 (ja) | 2001-12-25 | 2001-12-25 | グラフィック処理装置 |
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Country | Link |
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JP (1) | JP3740415B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006350490A (ja) * | 2005-06-14 | 2006-12-28 | Sony Corp | 表示信号処理装置および方法、記録媒体、並びにプログラム |
WO2017199126A1 (en) * | 2016-05-17 | 2017-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
-
2001
- 2001-12-25 JP JP2001391538A patent/JP3740415B2/ja not_active Expired - Fee Related
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WO2017199126A1 (en) * | 2016-05-17 | 2017-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
US10629113B2 (en) | 2016-05-17 | 2020-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
Also Published As
Publication number | Publication date |
---|---|
JP3740415B2 (ja) | 2006-02-01 |
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