JP3137486B2 - 多画面分割表示装置 - Google Patents
多画面分割表示装置Info
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- JP3137486B2 JP3137486B2 JP05013052A JP1305293A JP3137486B2 JP 3137486 B2 JP3137486 B2 JP 3137486B2 JP 05013052 A JP05013052 A JP 05013052A JP 1305293 A JP1305293 A JP 1305293A JP 3137486 B2 JP3137486 B2 JP 3137486B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/2624—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects for obtaining an image which is composed of whole input images, e.g. splitscreen
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- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の映像を縮小し、
その縮小した複数の映像を１つの画面に同時に分割表示
する多画面分割表示装置に関する。
その縮小した複数の映像を１つの画面に同時に分割表示
する多画面分割表示装置に関する。
【０００２】
【従来の技術】図５は従来の４分割表示装置の構成を示
している。図５において、５０、５１、５２、５３はそ
れぞれ位相、周波数が異なるデジタル化された入力映像
信号であり、それぞれ画面の１／４に相当するメモリ５
４、５５、５６、５７に接続されている。映像信号５０
〜５３は、それぞれ４分の１に縮小されてメモリ５４〜
５７に書き込まれる。そして、書き込みタイミングとぶ
つからないような読み出し（表示）タイミングで、１画
面サイズになるようにメモリ５４〜５７をつなげて映像
信号を読み出し、４分割された出力信号５８により、１
つの画面に４分割画面を表示する。
している。図５において、５０、５１、５２、５３はそ
れぞれ位相、周波数が異なるデジタル化された入力映像
信号であり、それぞれ画面の１／４に相当するメモリ５
４、５５、５６、５７に接続されている。映像信号５０
〜５３は、それぞれ４分の１に縮小されてメモリ５４〜
５７に書き込まれる。そして、書き込みタイミングとぶ
つからないような読み出し（表示）タイミングで、１画
面サイズになるようにメモリ５４〜５７をつなげて映像
信号を読み出し、４分割された出力信号５８により、１
つの画面に４分割画面を表示する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の４分割表示装置では、メモリ５４〜５７が４ブロッ
クに分かれているため、比較的小容量のメモリを少なく
とも４個以上使用することになり、ビット単価の安くな
る大容量のメモリが使用できないため、メモリ価格が増
大するとともに、部品点数が増加するという問題があっ
た。また、９分割または１６分割等の多画面分割表示で
は、比較的小容量のメモリを少なくとも９個以上または
１６個以上使用することになり、同様の問題があった。
来の４分割表示装置では、メモリ５４〜５７が４ブロッ
クに分かれているため、比較的小容量のメモリを少なく
とも４個以上使用することになり、ビット単価の安くな
る大容量のメモリが使用できないため、メモリ価格が増
大するとともに、部品点数が増加するという問題があっ
た。また、９分割または１６分割等の多画面分割表示で
は、比較的小容量のメモリを少なくとも９個以上または
１６個以上使用することになり、同様の問題があった。
【０００４】本発明は、このような従来の問題を解決す
るものであり、大容量のメモリを使用することにより安
価にかつ部品点数の少ない優れた多画面分割表示装置を
提供することを目的とするものである。
るものであり、大容量のメモリを使用することにより安
価にかつ部品点数の少ない優れた多画面分割表示装置を
提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、デジタル化された、位相、周波数がそれ
ぞれ異なる複数の入力映像信号をメモリへ書き込む前段
に、各入力映像信号に対して複数の異なる遅延量で遅延
させた複数の遅延映像信号を出力する複数のデータ遅延
部と、前記各入力映像信号に対応する書き込みアドレス
に対して、前記異なる遅延量で遅延させた複数の遅延ア
ドレスを出力する複数のアドレス遅延部と、遅延させた
その遅延映像信号およびその遅延アドレスを選択するセ
レクタをそれぞれ設け、遅延映像信号のデータ位置を検
出し、その情報を保持しておく位置検出保持部と、その
保持されている情報を各セレクタに合うように変換する
デコーダとをそれぞれ設け、そのデコーダ出力でセレク
タを選択切り換えするようにし、その選択切り換えされ
たデータとアドレスで前記デジタル化された、位相、周
波数がそれぞれ異なる複数の入力映像信号をメモリへ書
き込むようにしたものである。
成するために、デジタル化された、位相、周波数がそれ
ぞれ異なる複数の入力映像信号をメモリへ書き込む前段
に、各入力映像信号に対して複数の異なる遅延量で遅延
させた複数の遅延映像信号を出力する複数のデータ遅延
部と、前記各入力映像信号に対応する書き込みアドレス
に対して、前記異なる遅延量で遅延させた複数の遅延ア
ドレスを出力する複数のアドレス遅延部と、遅延させた
その遅延映像信号およびその遅延アドレスを選択するセ
レクタをそれぞれ設け、遅延映像信号のデータ位置を検
出し、その情報を保持しておく位置検出保持部と、その
保持されている情報を各セレクタに合うように変換する
デコーダとをそれぞれ設け、そのデコーダ出力でセレク
タを選択切り換えするようにし、その選択切り換えされ
たデータとアドレスで前記デジタル化された、位相、周
波数がそれぞれ異なる複数の入力映像信号をメモリへ書
き込むようにしたものである。
【０００６】
【作用】したがって、本発明によれば、各入力映像信号
に同期した各データ位置パルスとメモリ駆動パルスに同
期したメモリ同期パルスから各データの位置を検出し、
その検出信号をデコードした結果により、各入力映像信
号の遅延映像信号および遅延アドレスをセレクタで選択
して、複数の入力映像信号を１つのメモリへ書き込むよ
うにしたので、大容量のメモリが使用できるようにな
り、安価で部品点数を少ない多画面分割表示装置を実現
することができるという効果を有する。
に同期した各データ位置パルスとメモリ駆動パルスに同
期したメモリ同期パルスから各データの位置を検出し、
その検出信号をデコードした結果により、各入力映像信
号の遅延映像信号および遅延アドレスをセレクタで選択
して、複数の入力映像信号を１つのメモリへ書き込むよ
うにしたので、大容量のメモリが使用できるようにな
り、安価で部品点数を少ない多画面分割表示装置を実現
することができるという効果を有する。
【０００７】
【実施例】図１は本発明の一実施例の構成を示すもので
ある。本実施例は、１つのメモリに２つの入力映像信号
（Ａ）、（Ｂ）を接続した場合の例あり、１、２は位
相、周波数が異なるデジタル化された入力映像信号であ
り、それぞれデータ遅延部３および４に接続され、デー
タの遅延量に応じた複数の出力がそれぞれデータセレク
タ５および６に接続されている。７、８はデジタル化さ
れた入力映像信号１、２に対応したアドレスであり、そ
れぞれアドレス遅延部９および１０に接続され、アドレ
スの遅延量に応じた複数の出力がそれぞれアドレスセレ
クタ１１および１２に接続されている。１７、１８、１
９は入力映像信号１を遅延させた遅延映像信号のデータ
位置を示すデータ位置パルスであり、位置検出保持部１
３に接続され、その出力がデコーダ１５に接続されてい
る。２０、２１、２２は入力映像信号２を遅延させた遅
延映像信号のデータ位置を示すデータ位置パルスであ
り、位置検出保持部１４に接続され、その出力がデコー
ダ１６に接続されている。デコーダ１５、１６の出力
は、それぞれデータセレクタ５、６に接続され、その出
力がさらにセレクタ／ラッチ２３に接続され、メモリ２
５のデータ入力に加えられる。同様にデコーダ１５、１
６の出力は、それぞれアドレスセレクタ１１、１２に接
続され、その出力がさらにセレクタ／ラッチ２４に接続
され、メモリ２５のアドレスに加えられる。
ある。本実施例は、１つのメモリに２つの入力映像信号
（Ａ）、（Ｂ）を接続した場合の例あり、１、２は位
相、周波数が異なるデジタル化された入力映像信号であ
り、それぞれデータ遅延部３および４に接続され、デー
タの遅延量に応じた複数の出力がそれぞれデータセレク
タ５および６に接続されている。７、８はデジタル化さ
れた入力映像信号１、２に対応したアドレスであり、そ
れぞれアドレス遅延部９および１０に接続され、アドレ
スの遅延量に応じた複数の出力がそれぞれアドレスセレ
クタ１１および１２に接続されている。１７、１８、１
９は入力映像信号１を遅延させた遅延映像信号のデータ
位置を示すデータ位置パルスであり、位置検出保持部１
３に接続され、その出力がデコーダ１５に接続されてい
る。２０、２１、２２は入力映像信号２を遅延させた遅
延映像信号のデータ位置を示すデータ位置パルスであ
り、位置検出保持部１４に接続され、その出力がデコー
ダ１６に接続されている。デコーダ１５、１６の出力
は、それぞれデータセレクタ５、６に接続され、その出
力がさらにセレクタ／ラッチ２３に接続され、メモリ２
５のデータ入力に加えられる。同様にデコーダ１５、１
６の出力は、それぞれアドレスセレクタ１１、１２に接
続され、その出力がさらにセレクタ／ラッチ２４に接続
され、メモリ２５のアドレスに加えられる。
【０００８】次に上記実施例の動作について説明する。
上記実施例において、入力映像信号１は、データ遅延部
３で、図２に示すようなタイミングで遅延映像信号２
７、２８、２９のように遅延され、データセレクタ５に
入力される。入力映像信号２についても入力映像信号１
と同様に、データ遅延部４で遅延され、データセレクタ
６に入力される。各入力映像信号１、２に対応するアド
レス７、８も、入力映像信号１、２とそれぞれ同じ量だ
けアドレス遅延部９、１０で遅延され、アドレスセレク
タ１１、１２に入力される。
上記実施例において、入力映像信号１は、データ遅延部
３で、図２に示すようなタイミングで遅延映像信号２
７、２８、２９のように遅延され、データセレクタ５に
入力される。入力映像信号２についても入力映像信号１
と同様に、データ遅延部４で遅延され、データセレクタ
６に入力される。各入力映像信号１、２に対応するアド
レス７、８も、入力映像信号１、２とそれぞれ同じ量だ
けアドレス遅延部９、１０で遅延され、アドレスセレク
タ１１、１２に入力される。
【０００９】図３はデータ遅延部３の詳細なブロック図
あり、３０、３１はフリップフロップであり、入力映像
信号１から３個の遅延映像信号２７、２８、２９が得ら
れる。本実施例では、各遅延部３、４、９、１０の遅延
出力が３個の場合なので、データ遅延部４、アドレス遅
延部９、１０も図３と同様な構成である。また、３個以
上の遅延出力が必要なときは、フリップフロップの段数
を増加させればよい。
あり、３０、３１はフリップフロップであり、入力映像
信号１から３個の遅延映像信号２７、２８、２９が得ら
れる。本実施例では、各遅延部３、４、９、１０の遅延
出力が３個の場合なので、データ遅延部４、アドレス遅
延部９、１０も図３と同様な構成である。また、３個以
上の遅延出力が必要なときは、フリップフロップの段数
を増加させればよい。
【００１０】図１に示すように、それぞれの遅延映像信
号２７、２８、２９に対応するデータ位置パルス１７、
１８、１９とメモリ同期パルス２６とから入力映像信号
１のデータ位置を検出し、デコーダ入力３２、３３、３
４をデコーダ１５へ加えると、そのデコーダ１５のデコ
ード出力によって、データセレクタ５およびアドレスセ
レクタ１１でメモリ２５の駆動パルスに合った遅延映像
信号２７、２８、２９のいずれかおよび遅延アドレスの
いずれかが選択され、また入力映像信号２およびアドレ
ス８についても同様にいずれかが選択されるため、セレ
クタ／ラッチ２３、２４を介して周波数、位相の異なる
２つの入力映像信号１、２をひとつのメモリ２５へ書き
込むことができる。
号２７、２８、２９に対応するデータ位置パルス１７、
１８、１９とメモリ同期パルス２６とから入力映像信号
１のデータ位置を検出し、デコーダ入力３２、３３、３
４をデコーダ１５へ加えると、そのデコーダ１５のデコ
ード出力によって、データセレクタ５およびアドレスセ
レクタ１１でメモリ２５の駆動パルスに合った遅延映像
信号２７、２８、２９のいずれかおよび遅延アドレスの
いずれかが選択され、また入力映像信号２およびアドレ
ス８についても同様にいずれかが選択されるため、セレ
クタ／ラッチ２３、２４を介して周波数、位相の異なる
２つの入力映像信号１、２をひとつのメモリ２５へ書き
込むことができる。
【００１１】図４は位置検出保持部１３の詳細な回路図
であり、３５、３６、３７、３８、３９、４０はフリッ
プフロップで、４１、４２はＡＮＤゲートであり、４３
は例えば水平同期信号等適切な周期でフリップフロップ
３５、３６、３７の動作をリセットするクリアパルスで
ある。また、位置検出保持部１４の回路構成も図４と同
様である。
であり、３５、３６、３７、３８、３９、４０はフリッ
プフロップで、４１、４２はＡＮＤゲートであり、４３
は例えば水平同期信号等適切な周期でフリップフロップ
３５、３６、３７の動作をリセットするクリアパルスで
ある。また、位置検出保持部１４の回路構成も図４と同
様である。
【００１２】このように、上記実施例によれば、データ
位置パルス１７、１８、１９とメモリ同期パルス２６お
よびデータ位置パルス２０、２１、２２とメモリ同期パ
ルス２６とで入力映像信号１、２のデータ位置を検出す
ると、その検出信号によってメモリ２５のタイミングに
合う入力映像信号１、２とアドレス７、８とがデータセ
レクタ５、６とアドレスセレクタ１１、１２とによって
選択されるため、２つの入力映像信号１、２を１つのメ
モリ２５に書き込むことができるという利点を有する。
位置パルス１７、１８、１９とメモリ同期パルス２６お
よびデータ位置パルス２０、２１、２２とメモリ同期パ
ルス２６とで入力映像信号１、２のデータ位置を検出す
ると、その検出信号によってメモリ２５のタイミングに
合う入力映像信号１、２とアドレス７、８とがデータセ
レクタ５、６とアドレスセレクタ１１、１２とによって
選択されるため、２つの入力映像信号１、２を１つのメ
モリ２５に書き込むことができるという利点を有する。
【００１３】なお、上記実施例では、入力映像信号が、
入力映像信号１、２と２つの場合について説明している
が、入力映像信号が２つ以上であってもよい。この場合
はそれに伴いデータ遅延部、データセレクタ、アドレス
遅延部、アドレスセレクタ、位置検出保持部、デコーダ
も２つ以上にすれば、同様の効果が得られる。
入力映像信号１、２と２つの場合について説明している
が、入力映像信号が２つ以上であってもよい。この場合
はそれに伴いデータ遅延部、データセレクタ、アドレス
遅延部、アドレスセレクタ、位置検出保持部、デコーダ
も２つ以上にすれば、同様の効果が得られる。
【００１４】
【発明の効果】本発明は、上記実施例から明らかなよう
に、デジタル化された、位相、周波数がそれぞれ異なる
複数の入力映像信号をメモリへ書き込む前段に、各入力
映像信号に対して複数の異なる遅延量で遅延させた複数
の遅延映像信号を出力する複数のデータ遅延部と、前記
各入力映像信号に対応する書き込みアドレスに対して、
前記異なる遅延量で遅延させた複数の遅延アドレスを出
力する複数のアドレス遅延部と、遅延させたその遅延映
像信号およびその遅延アドレスを選択するセレクタをそ
れぞれ設け、遅延映像信号のデータ位置を検出し、その
情報を保持しておく位置検出保持部と、その保持されて
いる情報を各セレクタに合うように変換するデコーダと
をそれぞれ設け、複数の入力信号のデータ位置パルスと
メモリ同期パルスからデータ位置を検出し、メモリのタ
イミングに合う入力信号とアドレスをセレクタで選択す
るようにしたので、複数の入力信号を１つのメモリへ書
き込むことができるため、大容量のメモリが使用でき、
安価で部品点数の少ない多画面分割表示装置を実現する
ことができるという効果を有する。
に、デジタル化された、位相、周波数がそれぞれ異なる
複数の入力映像信号をメモリへ書き込む前段に、各入力
映像信号に対して複数の異なる遅延量で遅延させた複数
の遅延映像信号を出力する複数のデータ遅延部と、前記
各入力映像信号に対応する書き込みアドレスに対して、
前記異なる遅延量で遅延させた複数の遅延アドレスを出
力する複数のアドレス遅延部と、遅延させたその遅延映
像信号およびその遅延アドレスを選択するセレクタをそ
れぞれ設け、遅延映像信号のデータ位置を検出し、その
情報を保持しておく位置検出保持部と、その保持されて
いる情報を各セレクタに合うように変換するデコーダと
をそれぞれ設け、複数の入力信号のデータ位置パルスと
メモリ同期パルスからデータ位置を検出し、メモリのタ
イミングに合う入力信号とアドレスをセレクタで選択す
るようにしたので、複数の入力信号を１つのメモリへ書
き込むことができるため、大容量のメモリが使用でき、
安価で部品点数の少ない多画面分割表示装置を実現する
ことができるという効果を有する。
【図１】本発明の一実施例における多画面分割表示装置
の概略ブロック図
の概略ブロック図
【図２】同装置における映像信号とデータ位置パルスの
一例を示すタイムチャート
一例を示すタイムチャート
【図３】同装置におけるデータ遅延部の詳細ブロック図
【図４】同装置における位置検出保持部の詳細回路図
【図５】従来の４分割表示装置の概略ブロック図
１、２ 入力映像信号 ３、４ データ遅延部 ５、６ データセレクタ ７、８ アドレス ９、１０ アドレス遅延部 １１、１２ アドレスセレクタ １３、１４ 位置検出保持部 １５、１６ デコーダ １７〜２２ データ位置パルス ２３、２４ セレクタ／ラッチ ２５ メモリ ２７〜２９ 遅延映像信号 ３０、３１ フリップフロップ ３２〜３４ デコーダ入力 ３５〜４０ フリップフロップ ４１、４２ ＡＮＤゲート ４３ クリアパルス
Claims (1)
- 【請求項１】 デジタル化された、位相、周波数がそれ
ぞれ異なる復数の入力映像信号をメモリへ書き込む前段
に、各入力映像信号に対して複数の異なる遅延量で遅延
させた複数の遅延映像信号を出力する複数のデータ遅延
部と、前記各入力映像信号に対応する書き込みアドレス
に対して、前記異なる遅延量で遅延させた複数の遅延ア
ドレスを出力する複数のアドレス遅延部と、前記複数の
遅延映像信号のそれぞれから得られる複数の各データ位
置パルスとメモリ駆動パルスに同期したメモリ同期パル
スとからそれぞれのデータ位置を検出保持する複数の位
置検出保持部と、前記各位置検出保持部の結果に基づい
てそれぞれデコードする複数のデコーダと、前記デコー
ダの出力に従って前記複数の遅延映像信号および前記複
数の遅延アドレスの中からメモリの駆動パルスに同期し
た前記遅延映像信号および前記遅延アドレスを選択する
複数のデータセレクタおよび複数のアドレスセレクタ
と、前記複数のデータセレクタおよびアドレスセレクタ
の出力信号の中からいずれかの前記データセレクタおよ
びアドレスセレクタの出力信号を選択するセレクタまた
はラッチとを備えた多画面分割表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05013052A JP3137486B2 (ja) | 1993-01-29 | 1993-01-29 | 多画面分割表示装置 |
| US08/183,954 US5434624A (en) | 1993-01-29 | 1994-01-19 | Apparatus for producing a multi-scene video signal |
| DE4402447A DE4402447C2 (de) | 1993-01-29 | 1994-01-27 | Vorrichtung zum Erzeugen eines Mehrszenen-Videosignals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05013052A JP3137486B2 (ja) | 1993-01-29 | 1993-01-29 | 多画面分割表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06233185A JPH06233185A (ja) | 1994-08-19 |
| JP3137486B2 true JP3137486B2 (ja) | 2001-02-19 |
Family
ID=11822364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05013052A Expired - Fee Related JP3137486B2 (ja) | 1993-01-29 | 1993-01-29 | 多画面分割表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5434624A (ja) |
| JP (1) | JP3137486B2 (ja) |
| DE (1) | DE4402447C2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69523321T2 (de) * | 1994-04-15 | 2002-07-04 | Koninklijke Philips Electronics N.V., Eindhoven | Vorrichtung zur dekodierung von digitalen videosignalen |
| JP3499302B2 (ja) * | 1994-09-20 | 2004-02-23 | 株式会社東芝 | テレビジョン受信機 |
| JPH09247614A (ja) * | 1996-03-14 | 1997-09-19 | Matsushita Electric Ind Co Ltd | 画像信号処理装置 |
| US6028643A (en) * | 1997-09-03 | 2000-02-22 | Colorgraphic Communications Corporation | Multiple-screen video adapter with television tuner |
| US6429903B1 (en) | 1997-09-03 | 2002-08-06 | Colorgraphic Communications Corporation | Video adapter for supporting at least one television monitor |
| DE19847403B4 (de) * | 1997-10-22 | 2004-09-02 | Püllen, Rainer | Bildaufzeichnungssystem (interaktive Raumbilderfassung) |
| KR100287728B1 (ko) * | 1998-01-17 | 2001-04-16 | 구자홍 | 영상프레임동기화장치및그방법 |
| JO2123B1 (en) | 1998-07-20 | 2000-05-21 | كانال + سوسيته انونيم | Communication system for digital multi-channel TV system |
| US8073955B1 (en) | 1999-01-27 | 2011-12-06 | The Directv Group, Inc. | Method and apparatus for tuning used in a broadcast data system |
| US7765568B1 (en) | 1999-01-27 | 2010-07-27 | The Directv Group, Inc. | Graphical tuning bar |
| US6522342B1 (en) | 1999-01-27 | 2003-02-18 | Hughes Electronics Corporation | Graphical tuning bar for a multi-program data stream |
| JP2007094391A (ja) * | 2005-08-31 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 動画像表示装置 |
| AU2010206161B2 (en) | 2009-01-21 | 2014-08-07 | Basilea Pharmaceutica Ag | Novel bicyclic antibiotics |
| US8448210B2 (en) | 2009-09-30 | 2013-05-21 | Echostar Technologies L.L.C. | Apparatus, systems and methods for rich media electronic program guides |
| EP3029950A1 (en) | 2014-12-03 | 2016-06-08 | Advanced Digital Broadcast S.A. | System and method for graphical user interface mosaic |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219079A (ja) * | 1988-07-06 | 1990-01-23 | Pioneer Electron Corp | 映像信号処理装置 |
| KR950010887B1 (en) * | 1988-07-08 | 1995-09-25 | Samsung Electronics Co Ltd | Multi-screen producting image control circuit |
| DE3925501A1 (de) * | 1988-07-30 | 1990-02-01 | Samsung Electronics Co Ltd | Mehrfachbildschirm-erzeugungsschaltkreis |
| JP2771858B2 (ja) * | 1989-08-23 | 1998-07-02 | 富士通株式会社 | 多画面合成装置 |
-
1993
- 1993-01-29 JP JP05013052A patent/JP3137486B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-19 US US08/183,954 patent/US5434624A/en not_active Expired - Lifetime
- 1994-01-27 DE DE4402447A patent/DE4402447C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06233185A (ja) | 1994-08-19 |
| US5434624A (en) | 1995-07-18 |
| DE4402447A1 (de) | 1994-08-11 |
| DE4402447C2 (de) | 1995-02-23 |
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