JPS63221387A - スム−ズスクロ−ル方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像メモリから読み出した画素データに基づい
て画面上に表示される画像の位置を一方向へドツト単位
で順次ずらして表示するスムーズスクロール方式に関す
る。

従来の技術 例えばＤＲＡＭよりなる画像メモリの出力を通常のＣＲ
Ｔ　（インターレース走査、水平周波数１５ＫＨｚ　、
　１水平ラインの画素数６４０）へ与えて画像表示する
場合には、該ＣＲＴでの１画素表示期間（約８０ｎｓｅ
ｃ）に比べＤＲＡＭのアクセスタイムが高速なものでも
約１００ｎｓｅｃ　、サイクルタイムが約２００ｎｓｅ
ｃと遅いため囲＾Ｈから複数画素分を１回のリードサイ
クルで、まとめて読み出すと共にシフトレジスタにロー
ドし、該シフトレジスタから１画素表示期間に１画素の
割合で出力させてＣＲＴへ供給するという方法が採られ
ている。

このような画像メモリ表示装置において水平方同ドツト
単位スクロールの機能を付加した従来例として例えば第
４図に示すようなものが存在する。

この従来例では、不図示の０ＲＡＩ’ｌよりなる画像メ
モ　　　　−リから１６６画素のデータ（１画素のデー
タは１ビツト）を一度に読み出し、これを画像メモリの
データバス（１）から分岐したバス（２）　（３）を通
して８画素分ずつ一対の第１シフトレジスタ（４ａ）　
（４ｂ）へロードし、更に、この第１シフトレジスタ（
４ａ）　（４ｂ）のデータをシフトクロック（ＧＫ）に
よって１対の第２シフトレジスタ（５ａ）　（５ｂ）へ
順次、移し変える。

尚、前記第１シフトレジスタ（４ａ）　（４ｂ）並びに
第２シフトレジスタ（５ａ）　（５ｂ）の各々は８個の
レジスタで構成されている。前記第２シフトレジスタ（
５ａ）（５ｂ）の内部の１６個のレジスタの出力のうち
から１つの出力がセレクタ（６）　（７）により選択さ
れて出力路（８）へ出力されている。

選択するレジスタ出力は制御部（９）によって決定され
る。この制御部（９）はシステムバス（１０）からデー
タバス（１１）を通して与えられるデータとアドレスバ
ス（１２）及びデコーダ（１３）を通して与えられるア
ドレスデータに基づいて、その出力値が可変し、その出
力値によって画面上Ｏ〜１５画素分の水平方向ずれを生
じさせることができる。水平方向スムーズスクロールを
行うには、始めに制御部（９）　で設定する値をＯとし
、その後、ｌ、２．３、・・・、１５と変えていく、こ
れによって画像は順次１画素単位ずつずれてスムーズな
水平方向スクロール表示が得られる。　ｔｓｉｓｒ素分
ずらした後、更にずらすには制御部（９）の設定値をＯ
に戻すと共に画像メモリから画素データを読み出すとき
のアドレスをそれ以前に比べ、１６画素分殖やした値に
すればよい０画像メモリからデータを読み出すとき、１
６画素分のデータが一度に読み出される構成であるから
、アドレスを１６画素分殖やした値というのはＤＲＡＭ
に与えるアドレスにおいては１増加させた値である。

発明が解決しようとする問題点 上述の従来例は１画素当り１ビツトの画像メモリを前提
としたものであったが、この従来方式で例えば画像メモ
リが１画素当り２４ビツトの画像メモリであるとすると
、１画素単位のスムーズスクロールを付加するにはセレ
クタ（６）　（７）が上記の場合の２４倍必要となる。

このように従来技術ではセレクタが１ｉｉ！素当りのビ
ット数に比例した個数必要となるため１画素当りのビッ
ト数が多い場合、回路構成が複雑になるという欠点があ
った。

また、１画素単位のスムーズスクロール機能に加えて整
数倍の拡大表示機能を付加する場合を考えてみると、第
４図の回路を育する画像メモリ装置においてｎ倍の拡大
表示を行うにはシフトクロック（ＣＫ）、ＬＯＡＤφ、
更に画像メモリからデータを読み出す単位時間当り回数
を１／ｎにする方法がとられる。これによって連続する
ｎ画素に同じ値が表示され、表示画面には元の画像に比
べｎ倍に拡大された画像が表示されるが、この場合は制
御部（９）の値を変化させてスクロールを行うと、ｎ画
素単位のスクロールしか行えない、このように従来技術
では拡大表示機能と組み合わせ場合、拡大された画素単
位でのスクロールに制限されてしまい、元の１画素単位
のスクロールが行えなくなるという欠点もあった。

それ故に本発明の目的は以上の欠点を除去した新規且つ
有効なスムーズスクロール方式を提供することにある。

問題点を解決するための手段 本発明では、画像メモリから同時に複数画素データ読み
出すと共に該画素データを並直列変損して画像表示手段
に加えることによって表示される画像を一方向にドツト
単位で順次ずらしていくスムーズスクロール方式におい
て、前記画像メモリから前記画素データを読み出すため
の制御信号を制御して前記画素データの位相を、前記画
素データと共に画像表示手段に供給される同期信号に対
し、１画素単位でずらすようにしている。

作用 画像メモリから画素データを読み出すために例えば県、
ハ等の制御信号が必要であるが、この制御信号を例えば
水平同期信号に対しずらすことによって読み出される画
素データのタイミングを前記水平同期信号に対しずらす
ことができる。

そして、そのずれを１画素単位で変えていくことによっ
て水平方向のスクロールが遂行される。このとき、１百
素のビット数が１ビツトであっても、複数ビットであっ
ても同様に遂行される０画像をｎ倍表示する際にも前記
読み出し制御信号の周期をｎ倍遅くすることを要するだ
けで、その制御信号をずらしてスクロールを行う動作は
画像メモリの読み出しアドレスを変える点を除き同じで
ある。

実施例 以下、本発明の実施例を図面を参照して説明する。

第１図において、（１４）は２進カウンタ、（１５）は
ＣＰＵ　（図示せず）からのデータバス（１７）を通し
て与えられる信号に基づいてその設定値が変えられる２
ビツトのフリップフロップよりなるレジスタ、（１６）
は前記２進カウンタ（１４）の出力（Ａ）とレジスタ（
１５）の出力（Ｂ）を比較する比較器である。前記カウ
ンタ（１４）は第２図（ロ）に示す水平同期信号がイン
バータ（１８）を介してそのクリア端子（ＣＬ）に与え
られると共に、前記水平同期信号（ロ）及び比較器（１
６）からの出力信号のＯＲ出力とクロック（ハ）とのＡ
ＮＤ出力が入力として与えられる。（１９）はそのＯＲ
ゲート、（２０）はＡＮＤゲートである。前記比較器（
１６）はカウンタ（１４）の出力値（Ａ）がレジスタ（
１５）の設定値（Ｂ）よりも小さい間はハイレベルを出
力し、それ以外はローレベルとなっている。

（２１）は第１分周器であり、（２２）はインバータ、
（２３）はインバータ（２２）の出力と上記ＯＲゲート
（１９）の出力（ホ）のＮＡＮＤをとって第１分周器（
２１）のクリア端子に与えるＮＡＮＤゲートである。　
ＮＡＮＯゲート（２３）はｍ　１　分Ｊｉｌ器（２１）
の出力がローレベルの時にのみ第１分周器（２１）をク
リアするためのものである。

このためＯＲゲー）　（１９）の信号によって第１分周
器（２１）の出力のハイレベルの期間が短くされてしま
うことはない、即ち第１分周器（２１）につながったイ
ンバータ（２２）のローレベルの期間は常に一定に保た
れる。　（２４）は第２分周器であり、その出力をイン
バータ（２５）によって反転させた信号（ト）は同期信
号発生回路（２６）と映像表示期間信号生成回路（２７
）へ伝送される。

第１、第２分周器（２１）　（２４）は共にクロック（
ハ）を４分周して出力するが、水平同期パルスの発生す
る期間付近で第１分周器（２１）は後述するように特別
な制御を受けることになり、結果として、それ以降、そ
の出力を反転した信号（へ）は第２分周器（２４）の出
力を反転した信号（ト）に比べて位相がずれる。同期信
号発生回路（２６）は前記第２分周器（２４）の出力と
クロック（ハ）とから水平、垂直同期信号を生成し、そ
れらを出力路（２日）を通して画像表示用のＣＲＴ　（
図示せず）に供給すると共に、第２の出力路（２９）に
は前述の水平同期信号（ロ）のみを出力する。（３０）
は画像メモリとしてのＤＲＡＭであり、（３１）はその
メモリの出力を並直列変換するシフトレジスタである。

　（３２）は制御回路であり、第１分周器（２１）の出
力とクロック（）＼）とから前記ＤＲＡＭ　（３０）を
制御する８、ｍ並びにアウトプットイネーブル道、ライ
トイネーブル曜等の制御信号と、シフトレジスタ（３１
）を制御するためのシフトクロック（φＩ）、ロード制
御信号（φ２）等を発生する。更にＤＲＡＭの読み出し
範囲を設定するアドレスカウンタ（３３）に対しカウン
タクロック（ＣＣＫ）も与える。　ＣＰＵからデータバ
ス（３４）を通してレジスタ（３８）にロードされた初
期値設定信号は１フイ一ルド画素データの読み出しスタ
ート時にカウンタ（３３）に与えられてカウンタ（３３
）の初期設定を行う、尚、レジスタ（３８）の駆動信号
は制御回路（３２）から与える。シフトレジスタ（３１
）の出力は前記映像表示期間信号生成回路（２７）の出
力（イ）によって開閉制御されるゲート（３５）を通し
てＤ／Ａコンバータ（３６）に供給され、ここでアナロ
グ信号に変換された後、ローパスフィルタ及び増幅器（
３７）を経てビデオ信号としてＣＲＴへ供給される。

スムーズスクロールはＣＰＵからのデータバス（１７）
　（３４）を通して前述のレジスタ（１５）の設定値と
カウンタ（３３）の初期値、即ちレジスタ（３８）の設
定値を制御することによって行われる。

以下、第１図の動作を説明する。

今、レジスタ（１５）は設定値が３に選ばれているもの
とする。この状態で第２図に示す水平同期信号（ロ）が
インバータ（１８）を通してカウンタ（１４）のクリア
端子に入力されると、クリア端子の入力の立ち下がりの
後、１つ目のクロック（Ｐ、）の入力で、それまでの内
容がクリアされてＡ＜Ｂとなるので比較器（１６）の出
力（ニ）はハイレベルへ変遷する。そして、クリア端子
がローレベルの間はカウント動作しないため比較器（１
６）の出力（ニ）のハイレベル状態は続（、水平同期信
号（ロ）がハイレベルからローレベルへ変化する〔カウ
ンタ（１４）のクリア端子がローレベルからハイレベル
へ変化する〕とカウンタ（１４）は１つの目のクロック
（Ｐｉ）からカウントを開始し、３個目のクロック（Ｐ
、）の立ち上がりではその出力ＡがＡ、Ｂとなるため比
較器（１６）の出力（ニ）はローレベルへ転じる。その
結果、ＯＲグー）　（１９）から第１分周器（２１）に
供給される信号は第２図（ホ）の如くなり、この信号と
クロック（ハ）とにより第１分周器（２１）の出力につ
ながったインバータ（２２）の出力には第２図（へ）の
如き信号が得られる。この信号は水平同期信号（ロ）に
対し３クロツク分の遅れ、即ちずれ（τ）を生じたもの
となっている。このずれ（τ）はレジスタ（１５）の設
定値を１とすれば１クロツク分となり、５に設定すれば
５クロツク分となるが、最小単位は１クロツクである。

これは１画素表示期間（８０ｎ５ｅｃ）に相当する。

一方、第２分周器（２４）の出力につながったインバー
タ（２５）の出力は第２図（ト）の如くなり、当然のこ
とながら前記第１分周器（２１）の出力につながったイ
ンバータ（２２）の出力（へ）とは（τ）のずれを有す
る。この出力に基づいて第２図（ロ）の水平同期信号が
形成されると共に、同図（イ）に示す映像表示期間信号
が生成される。

制御回路（３２）では前記第１分周器（２１）の出力に
つながったインバータ（２２）の出力信号（へ）によっ
て」、ノなどが生成されるが、その関係を第３図に示す
、」、ノはインバータ（２２）の出力信号（へ）を例え
ば適当な時間遅延させることによって作成される。その
遅延時間は一定に設定されるから前述のようにインバー
タ（２２）の出力信号（へ）が（ト）に対しくτ）のず
れを生じると、そのずれ（τ）がそのまま臥１、グーに
も生じることになる。このことは、ＤＲＡＭ　（３０）
から画像データを読み出すタイミングが変わることを意
味する。

ＤＲＡＭ　（３０）が動作するのはｆｅ　、ＣＯの信号
がローレベルの期間である０本実施例の回路は第１分周
器（２１）の出力につながったインバータ（２２）の出
力信号（へ）がハイの期間、即ちＤＲＡＭ　（３０）の
プリチャージの期間を延長するように信号（へ）の位相
をずらすためＤＲＡＭ　（３０）の動作に悪影響を及ぼ
さない、即ちＤＲＡＭを正しく動作させるには、臥１や
ａりのローレベル期間などについて守らなければならな
い規格が種々存するが、県、児のハイレベル期間につい
ては何ら制限がなく、従ってこの期間がいくら長くなっ
ても他の規格が充足されている限りＤＮＡ？ｌは正しく
動作するからである。

上述の如く、信号（へ）のハイレベル期間、従ってＲＡ
Ｓ　、＋ＩＡｓ等のハイレベル期間を延長させる動作は
非映像表示期間である水平ブランキング期間に行われる
。このため表示画像の乱れ等を招来しないという利点を
享受できる。

［ｌＲＡＭ　（３０）から画素データの読み出しは概ね
常時行われていると考えればよく、その画素データを映
像表示期間信号（イ）により制御することによって映像
表示期間とブランキング期間を作っている。具体的には
グー）　（３５）に対し映像表示期間信号（イ）をゲー
ト制御信号として与えてシフトレジスタ（３１）から送
出された画素データの通過を制御する。これによって、
映像表示期間信号（イ）がハイレベルのときＤＲＡＭ　
（３０）から読み出された画素データが表示され、ロー
レベルのときはその画素データはカットされ表示されな
い。

上述の第２分周器（２４）の出力につながったインバー
タ（２５）の出力信号（ト）は常に一定周期で位相のず
れもなく出力されている。従って、この信号（ト）を基
準信号として作成される映像表示期間信号（イ）もＣＲ
Ｔへ供給される水平同期信号と共に常に一定の周期で位
相ずれが全く起こらない信号である。それに比べ第１分
周器（２１）の出力を反転した信号（へ）を基準として
形成された制御信号Ｅｇ　、ｍ　、道、電によって動作
するＤＲＡＭ　（３０）及びシフトレジスタ（３１）か
ら出力される画素データは１画素表示期間の単位で位相
がずれる。このためＣＲＴへ供給される水平同期信号と
画素データとの間の位相のずれによって表示画面上、画
像は位相がずれている画素表示期間分水平方向へずれて
表示される。

ＤＲＡＭ（３０）から表示のために読み出す画素データ
のアドレスとレジスタ（１５）に設定する値とをＣＰＵ
を介して順次コントロールすることによって水平方向１
画素単位のスクロールが行える。このコントロールはア
ドレスに関しては１フィールド画素データ読み出しスタ
ート時におけるカウンタ（３３）の初期値を制御するこ
とによってなされる０次にｎ倍の拡大表示を行うのには
、第１図において第１分周器（２１）のクロック入力端
子に入力される信号を更にｎ分周した信号に置き換える
だけでよくスクロールを行うための動作には何ら影響が
ない。

ただし、カウンタ（３３）の初期値やカウンタ（３３）
によって生成されるアドレスは変える必要があるが、こ
れは従来例でも必要なものである。尚、ＤＲＡＭから同
時に読み出す表示画素データがｍ１ｉＩ素分である場合
、ｎ倍の拡大表示をして本スムーズスクロールを行うに
は、ｍＸｎの値をカウント、比較、記録できるカウンタ
（１４）、比較器（１６）、レジスタ（１５）が必要で
ある。

以上において、本発明を実施例に沿って説明したが、本
発明はこれに限定されるものでなく、特許請求の範囲に
記載した発明の要旨を逸脱しない範囲内で種々の修正、
変更が可能である。

発明の効果 本発明によれば画像メモリから画素データを読み出す制
御信号をコントロールして画素データの位相を同期信号
に対して１画素表示期間の単位でずらすことによって１
画素単位のスクロールを行う方式であるから、その回路
規模は１画素当りのビット数に無関係である。しかも、
その構成は第１図に示したような小規模の回路で済むと
いう長所がある。更に整数倍の拡大表示機能と併用する
場合も拡大された画素単位でなく元の１画素の大きさの
単位でスクロールを行うことができるという効果がある
。

【図面の簡単な説明】 第１図は本発明の方式を実施した画像メモリ表示装置の
ブロック回路図であり、第２図及び第３図はその動作波
形図である。第４図は従来例の回路図である。 （１４）・・・カウンタ、　（１５）・・・レジスタ、
　（１６）・・・比較器、　（２１）・・・第１分周器
、　（２４）・・・第２分周器、　（２６）・・・同期
信号発生回路、　（３０）・・・ＤＲＡ？＋（画像メモ
リ）、　（３１）・・・シフトレジスタ（並直列変換手
段）、　（３２）・・・制御回路、　　（ロ）・・・水
平同期信号。

Claims (1)

【特許請求の範囲】
1. （１）画像メモリから同時に複数画素データを読み出す
   と共に該画素データを並直列変換して画像表示手段に加
   えることによって表示される画像を一方向にドット単位
   で順次ずらしていくスムーズスクロール方式において、
   前記画像メモリから前記画素データを読み出すための制
   御信号を制御して前記画素データの位相を、前記画素デ
   ータと共に画像表示手段に供給される同期信号に対し、
   １画素単位でずらすようにしたことを特徴とするスムー
   ズスクロール方式。