JPH07198825A - 探知信号補間装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】極座標探知信号の繰り返し周期が短い場合、ま
たは高精細度表示のために補間を行う時間的余裕が少な
い場合でも表示用メモリに補間信号を書き込む時間をか
けず完全な映像を表示する。 【構成】極座標探知信号を直交座標探知信号として記憶
する第１の記憶手段４と、第１の記憶手段の各アドレス
に極座標探知信号が直交座標探知信号としてそれぞれ書
き込まれたか否かを記憶する第２の記憶手段５とを設
け、記憶手段４のアドレスとそれに対応する記憶手段５
のアドレスとを同時に読み出し、記憶手段４のアドレス
に極座標探知信号が直交座標探知信号として書き込まれ
たか否かを第２の記憶手段５のアドレスの内容により判
定して、記憶手段４のアドレスに書き込みが行われてい
ない場合には、その記憶手段４のアドレスから以前に読
み出された内容により表示用の補間を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、極座標探知信号を直
交座標探知信号に座標変換するときに生じる書き込みさ
れない表示用メモリアドレスの記憶内容を補間する探知
信号補間装置に関するものである。

【０００２】

【従来の技術】図７はラスタースキャン形式の表示用メ
モリの一部分である。レーダ、ソーナ等の極座標探知信
号を直交座標探知信号に座標変換し表示用メモリに書き
込むとき、図７に示すように画像中心から角度θ毎に極
座標探知信号を距離ｒ方向にサンプリングして直交座標
探知信号に座標変換する。このため画像中心付近の表示
用メモリアドレスは、重複して探知信号が書き込まれる
が、外周に行くほど重複して書き込まれる表示用メモリ
アドレスが少なくなり、ついに１回も書き込まれない表
示用メモリアドレスが生じる。

【０００３】書き込まれない表示用メモリアドレスは、
書き込む角度θおよび書き込みを始める画像中心が一定
であればいつまでも書き込まれることがなく座標変換に
より信号が欠落して表示される。そこでサンプリングの
角度θを小さくして書き込まれない表示用メモリアドレ
スを少なくしたりまたは、書き込まれない表示用メモリ
アドレスの近傍の書き込まれた表示用メモリアドレスの
記憶内容を処理して、書き込まれない表示用メモリアド
レスに信号を書き込むことにより補間をする等余計な時
間をかけ表示用メモリアドレスに信号を書き込むなどし
ているが時間的に完全な補間ができない場合がある。時
間的余裕がない場合は、極座標１回転毎にサンプルする
角度を変え例えば、前回０゜，２゜，４゜，６゜，・・
・・、今回１゜，３゜，５゜，７゜，・・・・等とし
て、前回書き込まれなかった表示用メモリアドレスを今
回書き込んでやるようにしている。この場合は、１回転
前のデータが残る画素が生じる場合がある。

【０００４】

【発明が解決しようとする課題】前述のように極座標探
知信号の繰り返し周期が短い場合または高精細度表示の
ために表示画素が多い表示装置では、完全な補間を行う
時間的余裕が無く完全な補間をしていない映像を表示せ
ざるを得なかった。そこで、表示用メモリに完全な補間
信号を書き込む時間をかけず完全な映像を表示したいと
いう課題がある。

【０００５】

【課題を解決するための手段】極座標探知信号を直交座
標探知信号に座標変換してラスタースキャン形式で表示
するとき、極座標探知信号を直交座標探知信号として記
憶する第１の記憶手段と、前記第１の記憶手段の各アド
レスに極座標探知信号が直交座標探知信号としてそれぞ
れ書き込まれたか否かを記憶する第２の記憶手段とを設
け、前記第１の記憶手段のアドレスとそれに対応する前
記第２の記憶手段のアドレスとを同時に読み出し、当該
第１の記憶手段のアドレスに極座標探知信号が直交座標
探知信号として書き込まれたか否かを当該第２の記憶手
段のアドレスの内容により判定して、当該第１の記憶手
段のアドレスが極座標探知信号が直交座標探知信号とし
て書き込まれなかったアドレスであるときは、当該第１
の記憶手段のアドレスより以前に読み出された、極座標
探知信号が直交座標探知信号として書き込まれた前記第
１の記憶手段のアドレスの内容により表示用の補間を行
う。

【０００６】

【実施例】図１は、この発明の第１の実施例を示すブロ
ック図である。座標変換アドレス作成回路１は、極座標
形式の距離ｒ、角度θ座標から直交座標形式のＸ，Ｙ座
標に座標変換し、極座標探知信号を直交座標形式の表示
用メモリ４（この発明において第１メモリと云う。）に
書き込むアドレスを作成する。

【０００７】表示用アドレス作成回路２は、表示装置の
走査（ラスタースキャン形式）に合わせて第１メモリ４
および第１メモリ４の各アドレスに極座標探知信号が直
交座標探知信号としてそれぞれ書き込まれたか否かを記
憶する補間用メモリ５（この発明において第２メモリと
云う。）の読み出しアドレスを作成する。アドレスセレ
クタ３は、探知信号書き込み時間と表示装置の走査時間
との区別により座標変換アドレス作成回路１の出力また
は、表示用アドレス作成回路２の出力のいずれか一方を
選択出力すると同時に図示しないメモリ制御信号を出力
する。

【０００８】極座標探知信号を直交座標探知信号として
記憶する第１メモリ４は、座標変換アドレス作成回路１
により指示されたアドレスに入力１０より入力される極
座標探知信号を記憶する。また第１メモリ４は、表示用
アドレス作成回路２により指定されたアドレスの内容を
読みだし補間回路８に内容を出力する。

【０００９】第１メモリ４の各アドレスが書き込まれた
か否かを記憶する第２メモリ５は、第１メモリ４と同じ
アドレス構成となっていて第１メモリ４と同時に読み書
きされる。第２メモリ５は、初期状態で全てのアドレス
の内容を１（高レベル）に設定される。入力１１は、初
期状態以外データが０（低レベル）とされる。また、第
２メモリ５は、座標変換アドレス作成回路１により指定
されたアドレスに入力１１より入力される０が書き込ま
れる。すなわち第２メモリ５の各アドレスの内容により
第１メモリ４の各アドレスが書き込まれたか否かを判定
することができる。さらに第２メモリ５は、表示用アド
レス作成回路２により指定されたアドレスの内容を読み
出し、補間回路８に内容を出力する。補間回路８は、読
み出された第２メモリ５のアドレスの内容により第１メ
モリ４の当該アドレスにデータが書き込まれなかったと
判定した場合、第１メモリ４の当該アドレス以前に読み
出された書き込みをされたアドレスの内容により表示画
面上の補間データを作成し補間データ出力１２として出
力する。

【００１０】図２は、第１の実施例の補間回路８の詳細
図、図３は、そのタイミング図である。第１メモリ４の
出力信号１３は、記憶回路２１と２ＯＲゲート２３の一
方の入力端に入力される。第２メモリ５の出力信号１４
は、２ＡＮＤゲート２２の一方の入力端に入力される。

【００１１】同期信号２０は、第１メモリ４、第２メモ
リ５の書き込み、読み出しの制御などこの発明の装置全
体の制御をする信号である。

【００１２】記憶回路２１には、第１メモリ４の出力が
同期信号２０により１ビット記憶される。第１メモリ４
の出力１３の波形をＡ、第２メモリ５の出力１４の波形
をＢとする。記憶回路２１の出力波形ａは、Ａの波形が
１ビット遅れて出力される。第２メモリ５の出力波形Ｂ
が１のとき、１を出力した第２メモリ５のメモリアドレ
スに該当する第１メモリ４のメモリアドレスは、前述の
ように第１メモリ４の当該アドレスに探知信号が書き込
まれていれば第２メモリ５の出力は０となるため、第１
メモリ４の当該アドレスには、探知信号が書き込まれて
いないことになる。ここで波形Ｂが１となった直前の第
１メモリ４のアドレスの記憶内容が１であれば、記憶回
２１の出力波形ａも１となる。このため２ＡＮＤゲート
２２の出力が１となる。また同様に波形Ｂが１となった
アドレスの直前の第１メモリ４のアドレスの記憶内容が
０であれば、記憶回路２１の出力も０となる。ここにお
いて補間データ出力１２の波形はＣのような波形として
出力され、第１メモリ４の探知信号が書き込まれていな
いアドレスの直前の第１メモリ４の出力と同じ信号で書
き込まれていないアドレスの記憶内容を補間することが
できる。

【００１３】図４は、探知信号に強度レベルがあるとき
のこの発明の第２の実施例のブロック図である。この実
施例においては、強度レベルが４段階すなわち、強度レ
ベルを２ビットで表す例である。なお図１と同一ブロッ
クには同一番号が付してある。第１メモリ４は、強度レ
ベルを表示するため第１メモリ４ａ、および第１メモリ
４ｂで構成されている。

【００１４】書き込みデータ１０ａおよび書き込みデー
タ１０ｂは、信号強度により強度レベルの重み付けをさ
れた探知信号であり、データ１０ａが重み１、データ１
０ｂが重み２となっている。第１メモリ４ａ、４ｂおよ
び第２メモリ５は、それぞれ同じアドレス構成とされて
いてデータの書き込み、読み出しが同時に行われる。第
２メモリ５は、この発明の第１の実施例と同様の動作を
行うメモリである。すなわち初期状態で全てのアドレス
の記憶内容を１に設定し、初期状態以外第２メモリ５の
入力は０とされていて、第１メモリ４ａまたは４ｂの書
き込まれたアドレスすなわち座標変換アドレス作成回路
１により指示されたアドレスに０が書き込まれるように
なっている。

【００１５】図５は、この発明の第２の実施例の補間回
路８の詳細図である。第１メモリ４ａの出力７１は、２
ＡＮＤゲート７４の一方の入力端に接続される。他の入
力端には第２メモリ５の出力７３の反転出力が接続され
る。ここで２ＡＮＤゲート７４の出力側には、第２メモ
リ５の出力７３が０のときすなわち第１メモリ４ａの該
当アドレスが書き込まれたときの第１メモリ４ａの出力
が出力される。同様に、第１メモリ４ｂの出力７２は、
２ＡＮＤゲート７５の一方の入力端に接続され、２ＡＮ
Ｄゲート７５の出力側には、第１メモリ４ｂの該当アド
レスが書き込まれたときの第１メモリ４ｂの出力が出力
される。

【００１６】シフトレジスタ７６、７７は、２ＡＮＤゲ
ート７４の出力および２ＡＮＤゲート７５の出力すなわ
ち第１メモリ４ａおよび４ｂの書き込まれたアドレスの
データをそれぞれ３ビットシフトする。

【００１７】平均演算器７９は、シフトレジスタ７６の
３ビットシフトデータ出力７６ａとシフトレジスタ７７
の３ビットシフトデータ出力７７ａとの２ビットデータ
Ａと、シフトレジスタ７６の１ビットシフトデータ出力
７６ｂとシフトレジスタ７７の１ビットシフトデータ出
力７７ｂとの２ビットデータＢとを加算する。加算結果
の上位２ビットを出力７９ａ、７９ｂとして出力する。
図８は演算の模式図である。出力７９ａ、７９ｂはそれ
ぞれ２ＡＮＤゲート８０、８１の一方の入力端に接続さ
れる。２ＡＮＤゲート８０、８１の他の入力端には、第
２メモリ５の出力が１すなわち第１メモリ４ａ，４ｂの
該当アドレスに書き込みが行われなかったことを示す出
力をシフトレジスタ７８で２ビットシフトして接続す
る。２ＡＮＤゲート８０、８１の出力を記憶器８２、８
３に記憶する。補間データ出力は、シフトレジスタ７
６、７７の３ビットシフトデータと記憶器８２、８３の
論理和として出力される。

【００１８】図６は、補間回路８のタイミング図で、Ｈ
は、第１メモリ４ａの出力７１の波形、Ｉは、第１メモ
リ４ｂの出力７２の波形、Ｊは、第２メモリ５の出力７
３の波形を示している。このタイミング図は、書き込ま
れなかったアドレスの直前のアドレスのデータの強度レ
ベルが１で、書き込まれなかったアドレスの直後のアド
レスのデータの強度レベルが３の状態を示している。こ
のとき補間出力波形は補間出力８６の波形がＫ、補間出
力８７の波形がＬとなっている。これは、書き込まれな
かったアドレスの直前の強度レベルと直後の強度レベル
の平均値を書き込まれなかったアドレスの補間値として
出力している状態を示している。この実施例において
は、強度レベルを４段階すなわち強度レベルを２ビット
で表したが、任意の強度レベルにおいてこの発明を実施
できることはあきらかである。

【００１９】以上の実施例の説明は、ラスタースキャン
方式の水平方向での補間を説明したが、１水平掃引のメ
モリを複数個持つことによりこの実施例と同様に垂直方
向の補間を行うことも可能である。

【００２０】

【発明の効果】この発明によれば、探知信号を書き込
み、読み出す第１メモリと、当該第１メモリの各アドレ
スに書き込みが行われたか否かを判断する第２メモリと
を設け、第２メモリを第１メモリと同じアドレス構成と
した。このため完全な補間データを第１メモリに書き込
むこと無く、第１メモリを読み出したときに該当アドレ
スが書き込まれたアドレスか否かを判断して、補間回路
により補間データを作成することができる。第１メモリ
に完全な補間データを書き込む時間を必要とせず、高精
細度表示、極座標表示の高速高分解能化などに対しても
有効な補間が行える。

【００２１】この発明の第２の実施例によれば、探知信
号に強度レベルがある場合、すなわち第１メモリが複数
のメモリで構成されている場合でも、強度レベルを考慮
して記憶内容の補間が行える。

【図面の簡単な説明】

【図１】 第１の実施例のブロック図

【図２】 第１の実施例の補間回路の詳細図

【図３】 第１の実施例の補間回路のタイミング図

【図４】 第２の実施例のタイミング図

【図５】 第２の実施例の補間回路の詳細図

【図６】 第２の実施例の補間回路のタイミング図

【図７】 ラスタースキャン方式の表示用画素メモリ
の一部

【図８】 第２の実施例の演算の模式図

【符号の説明】

１ 座標変換アドレス作成回路 ２ 表示用アドレス作成回路 ３ アドレスセレクタ ４ 表示用画素メモリ ５ 第２メモリ ８ 補間回路 １０ 探知信号入力 １１ 第２メモリ入力 １２ 補間データ出力 １３ 表示用画素メモリ出力 １４ 第２メモリ出力 ２０ 同期信号 ２１ 記憶回路 ７６ シフトレジスタ ７７ シフトレジスタ ７８ シフトレジスタ ７９ 平均演算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ａ．極座標探知信号を直交座標探知信号
   として記憶する第１の記憶手段と、 ｂ．前記第１の記憶手段の各アドレスに極座標探知信号
   が直交座標探知信号としてそれぞれ書き込まれたか否か
   を記憶する第２の記憶手段と、 ｃ．前記第１の記憶手段の各アドレスの記憶内容と、前
   記第２の記憶手段の各アドレスの記憶内容とで表示用補
   間データを作成する補間データ作成手段と、 を具備することを特徴とする探知信号補間装置。
2. 【請求項２】 請求項１の探知信号補間装置であって、 ａ．前記第１の記憶手段を複数個設ける記憶手段と、 ｂ．複数個の前記第１の記憶手段の各出力を当該出力に
   対応したシフトレジスタで遅延させる遅延手段と、 ｃ．前記シフトレジスタで遅延させた複数個の前記第１
   の記憶手段の各出力を互いに演算する演算手段と、 ｄ．前記遅延手段と、前記演算手段とを含み、複数個の
   前記第１の記憶手段の各アドレスの記憶内容と、前記第
   ２の記憶手段の各アドレスの記憶内容とで表示用補間デ
   ータを作成する補間データ作成手段と、 を具備することを特徴とする探知信号補間装置。