JPH0211035A - 位相差吸収回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、システムのクロックの周波数が全（同一でも
、異なる位相で動作している２個のデイ〔従来の技術〕 従来より、ディジタル機器例えばディジタルビデオ、高
品位テレビジョン（ＨＤＴＶ）等のディジタル信号処理
機器の間でデータ転送を行う場合、データと共に受は取
られたクロックをシステムのクロ、ツタとして使用する
ことがなされている。つまり、他のディジタル信号処理
システムからのデータ及びクロックを受は取る時に、こ
の外部からのクロックである書込クロックと内部のクロ
ックである読出クロックとが同一の周波数でも、非同期
の場合、入力データを読出クロックにより単純にラッチ
することができない。

従って従来より、システムのデータ入力部にＦＩＦＯメ
モリのような非同期でリード／ライトできるメモリを設
け、書込クロックと読出クロックとの相対的位相差を吸
収していた。

しかし、高品位テレビジョン（ＨＤＴＶ）等のような高
周波の信号をディジタルで処理する機器においては、ク
ロック周波数が１３．５ｎｓ（７４，２５ＭＨｚ）とな
り、ＦＩＦＯを構成するにはいささか困難になってくる
。また、メモリを使用できたとしても、メモリを並列化
して処理し、見掛は上高速化しているため、回路構成は
複雑で大規模になる。

その他ＦＩＦＯは数ワード程度しかメモリできなと言う
欠点もある。

〔発明が解決しようとする課題〕

このことから、ＦＩＦＯを構成しない位相差吸収回路と
して、特開昭６１−１９８８４２号公報、特開昭６１−
１９８８４３号公報に記載されるような回路が本件出願
人によって提案されている。

しかし、上記の回路は、ＦＩＦＯを用いた回路と比較す
れば簡単になっているが、入力データを四つに分けて並
列処理しているため、回路構成が複雑化する傾向がある
。

従って、本発明の目的は上記の回路よりも更に回路構成
が単純かつ小規模な、書込クロックと読出クロックとの
位相差を吸収することが可能なりロックの位相差吸収回
路を提供することにある。

本発明は、高品位テレビジョン（ＨＤＴＶ）等のような
高周波の信号をディジタルで処理する機器の場合でも、
回路規模が小さなりロックの位相差吸収回路を実現する
ことができる。

〔課題を解決するための手段〕

上述の目的を達成するための本発明の位相差吸収回路に
ついて、実施例に対応する第１図、第２図及び第３図を
参照しながら説明する０本発明は、入力データＷＤを書
込クロックＷＣＫに応じて取り込み並列化し、上記入力
データＷＤの並列化されたデータＰＷＤＩ、ＰＷＤ２を
読出クロックＲＣＫに応じて順次交互に切換選択手段１
１により選択して出力（信号５ＲＤ）する位相差吸収回
路において、 書込クロックＷＣＫに基づいて形成され読出クロックＲ
ＣＫでラッチされた互いに位相の異なる信号ＣＥＣ１，
ＣＥＣ２を、書込クロックＷＣＫと読出クロックＲＣＫ
との位相差に応じて選択的に切り換えて出力（制御信号
ＢＣＥ）１．、て、上記切換選択手段１１の切換制御信
号Ｃ８を得ることを特徴とする位相差吸収回路である。

〔作用〕

本発明に係る位相差吸収回路において、互いに位相の異
なる読出クロックＲＣＫと書込クロックＷＣＫから、そ
れらの位相差に応じた制御信号ＢＣＥを得ている。つま
り、上記制御信号ＢＣＨにより読出クロックＲＣＫと書
込クロックＷＣＫの位相差を吸収し、上記制御信号ＢＣ
Ｅにより位相差を吸収され且つ読出クロックＲＣＫと同
期した信号が、上記切換選択手段１１の切換選択信号Ｃ
３となっている。

従って、入力データＷＤの並列化されたデータを読出ク
ロックＲＣＫに応じた出力データＲＤとして出力できる
。

（実施例） 以下、本発明の具体的な実施例を第１図、第２図、第３
図及び第４図を参照しながら説明する。

本実施例に係る位相差吸収回路は、第１図に示すような
回路構成からなり、また、当該位相差吸収回路のタイム
チャートを第２図及び第３図に示す、ここで、読出クロ
ックＲＣＫと書込クロックＷＣＫのクロックの位相差Δ
ｔが小さい（位相差Δｔが一９０６≦ΔＬ≦９０＠）場
合、すなわら読出クロックＲＣＫと書込クロックＷＣＫ
の立ち上がりが近い場合のタイムチャートを第２図に示
し、クロックの位相差Δｔが大きい（位相差Δｔが９０
＠〜２７０’）場合、すなわち読出クロックＲＣＫと書
込クロックＷＣＫの立ち上がりが離れている場合のタイ
ムチャートを第３図に示しである。

第１図ないし第３図において、例えば８ビツト等の画像
データである入力データＷＤが入力端子２１に入力され
、読出クロックＲＣＫが入力端子２３に、書込クロック
ＷＣＫが入力端子２２に入力される。ここで、上記書込
クロックＷＣＫは外部のディジタルシステムから人力デ
ータＷＤと同時に伝送されてくるものであり、該入力端
子２１゜入力端子２２には、当該入力データＷＤと書込
クロックＷＣＫがそれぞれ分離されて入力されている。

また、上記読出クロックＲＣＫは、外部からの信号を受
は取る側のディジタル機器内のクロックであり、上記書
込クロックＷＣＫと同一の周波数のものである。

上記入力端子２２に入力された書込クロックＷＣＫと上
記入力端子２３に入力された読出クロックＲＣＫは、上
記読出クロックＲＣＫと書込クロックＷＣＫのクロック
の位相差ΔＬが小さい（位相差ΔＬが一９０″≦ΔＬ≦
９０’）場合とクロックの位相差Δｔが大きい（位相差
Δｔが９０゜〜２７０°）場合とを判別する位相差判別
回路２５に入力され、該位相差判別回路２５は位相差判
別信号ｐｓｓを出力する。

また、上記入力端子２２に入力された書込クロックＷＣ
Ｋは、Ｄレジスタｌにも入力され、該Ｄレジスタ１は上
記書込クロックＷＣＫを１／２に分周した互いに逆相の
クロックイネーブル信号ＣＥＣＩ、ＣＥＣ２を出力する
。

ここで、上記Ｄレジスタ１から出力されるクロックイネ
ーブル信号ＣＢＣＩはＤレジスタ８を介してマルチプレ
クサ９の入力端子Ｂに、クロックイネーブル信号ＣＥＣ
２はそのまま上記マルチプレクサ９の入力端子Ａに、そ
れぞれ供給されている。上記マルチプレクサ９は、上記
位相差判別回路２５からの出力信号である位相差判別信
号ＰＳＳに応じて、これらの信号の一方を選択した制御
信号ＢＣＥを出力する。その後、上記制御信号ＢＣＥは
、Ｄレジスタ１０に入力され読出クロックＲＣＫでラッ
チされて上記切換制御信号Ｃ８として出力する。上記切
換制御信号Ｃ３は、後述の切換選択手段であるマルチプ
レクサ１１に入力される。

上記書込クロックＷＣＫは、Ｄレジスタ２及びＤレジス
タ３にも入力される。上記Ｄレジスタ２及びＤレジスタ
３には上記書込クロックＷＣＫと同時に、上記クロック
イネーブル信号ＣＥＣ１゜ＣＥＣ２が入力される。また
、上記Ｄレジスタ２及びＤレジスタ３には上記入力端子
２１に入力された入力データＷＤも入力されている。

上記Ｄレジスタ２は上記Ｄレジスタ１のクロックイネー
ブル信号ＣＥＣｌが”Ｌ”レベルの時に、また、上記Ｄ
レジスタ３は上記Ｄレジスタｌのクロックイネーブル信
号ＣＥＣ２が”Ｌ”レベルの時に、上記書込クロックＷ
ＣＫの立ち上がりで上記入力データＷＤの信号を各々交
互にラッチする。

つまり、該各々交互にラッチされた信号が入力データＷ
Ｄの並列化されたデータＦＷＤＩ、ＰＷＤ２となって当
８亥Ｄレジスタ２及びＤレジスタ３から出力される。

上記並列化されたデータＰＷＤＩ、ＰＷＤ２は、切換選
択手段であるマルチプレクサ１１に入力される。上記マ
ルチプレクサ１１は、前記切換制御信号Ｃ３により上記
入力データＷＤの並列化されたデータＰＷＤＩ、ＰＷＤ
２を順次交互に取り込み、再びシリアルな信号に変換し
て出力する。該シリアルな信号に変換された信号ＳＲＤ
は、Ｄレジスタ１２により読出クロックＲＣＫの立ち上
がりのタイミングに対応した出力データＲＤとして出力
される。

以上のような位相差吸収回路にお６ｘで、クロックの位
相差Δｔが小さい場合（位相差ΔＬが一９０°≦Δｔ≦
９０６）について説明する。ここで、タイムチャートに
ついては第２図を以て説明する。

先ず、上記読出クロックＲＣＫと書込クロックＷＣＫは
上記位相差判別回路２５に入力される。

当該位相差判別回路２５は、ＥＸ−ＯＲ（排他的論理和
）ゲート４．積分回路ＣＲ１，インバータゲート５．積
分回路ＣＲ２及びＤレジスタ６により構成されるもので
ある。

上記読出クロックＲＣＫと書込クロックＷＣＫは、最初
に上記ＥＸ−ＯＲゲート４に入力される。

この時、その出力は読出クロックＲＣＫと書込クロック
ＷＣＫの位相差Δｔが一９０°≦Δｔ≦９００であるた
め、デユーティ比が５０以内である信号ＤＰのように出
力される。

上記デユーティ比が５０以内の信号ＤＰの波形は抵抗と
コンデンサで構成された積分回路ＣＲＩで積分され、イ
ンバータゲート５の闇値電圧未満の波形（”Ｌ”レベル
）となる、その後、インバータゲート５により反転（”
Ｈ”レベル）され、更に抵抗とコンデンサで構成された
積分回路ＣＲ２を通過しＤレジスタ６に入力される。こ
こで、上記ＥＸ−ＯＲゲート４と積分回路ＣＲＩは、上
記読出クロックＲＣＫと書込クロックＷＣＫの位相差Δ
ｔを検出するためのものであり、上記積分回路ＣＲＩの
抵抗とコンデンサの時定数は、上記デユーティ比が５０
以内の信号ＤＰを積分するのに充分大きいものとする。

また、上記積分回路ＣＲ２は出力信号ＤＰのデユーティ
比が５０近傍となったときの発振防止のためにあり、上
記積分回路ＣＲ２の抵抗とコンデンサの時定数はインバ
ータゲート５の闇値電圧付近の発振を充分抑えることが
できる程度の値である。

上記Ｄレジスタ６は、上記積分回路ＣＲ２を通過後の信
号を上記読出クロックＲＣＫの立ち上がりでラッチして
出力する。該Ｄレジスタ６の出力が前記位相差判別ｒｇ
Ｊ路２５の前記位相差判別信号ＰＳＳである。

ここで、上述のように読出クロックＲＣＫと書込クロッ
クＷＣＫの位相差Δｔが小さい時に、上記位相差判別回
路２５内のＤレジスタ６の出力信号である位相差判別信
号ＰＳＳはＨ”レベルの信号となる。

上記”Ｈ″レベル信号ＰＳＳは、マルチプレクサ９に選
択信号として入力される。これにより、上記マルチプレ
クサ９は、その入力端子Ａ、入力端子Ｂに入力される信
号から入力端子Ｂの信号を選択することになる。この入
力端子Ｂには、Ｄレジスタ８の出力信号が入力されてい
る。該Ｄレジスタ８は、前記Ｄレジスタ１のクロックイ
ネーブル信号ＣＥＣＩが人力されており、読出クロック
ＲＣＫがインバータゲート７によって反転された信号が
クロック端子に供給されているため、上記読出クロック
ＲＣＫの立ち下がりで上記Ｄレジスタ１のクロックイネ
ーブル信号ＣＢＣＩをラッチした信号を出力している。

上述のようにしてマルチプレクサ９により選択され（入
力端子Ｂに入力されているＤレジスタ８の出力信号）出
力された制御信号ＢＣＥは、Ｄレジスタ１０において読
出クロックＲＣＫの立ち上がりでラッチされ、マルチプ
レクサ１１の選択信号である上記切換制御信号Ｃ３とな
る。

ここで、上記マルチプレクサ１１の入力端子Ａ。

入力端子Ｂには、先に入力データＷＤを並列化したデー
タＰＷＤＩ、ＰＷＤ２が入力されており、上記マルチプ
レクサ１１は上記切換制御信号Ｃ８に応じて該並列化さ
れたデータＰＷＤＩ、ＰＷＤ２を順次交互に切換選択し
て信号ＳＲＤとして出力する。

つまり、上記マルチプレクサ１１は、上記切換制御信号
Ｃ３の“ｌ　Ｈｎレベルで上記並列化されたデータＰＷ
Ｄ２を選択し、“Ｌ”レベルで上記並列化されたデータ
ＰＷＤＩを選択することになる。

従って、上記並列化されたデータＰＷＤＩ、ＰＷＤ２は
、上記読出クロックＲＣＫの立ち上がりのタイミングと
対応した上記切換制御信号Ｃ３により取り込まれている
ことになり、読出クロックＲＣＫと書込クロックＷＣＫ
の位相差が吸収されたことになる。

また、Ｄレジスタ１２は、上記シリアルな信号に変損さ
れた信号ＳＲＤの安定した部分の信号を、確実に読出ク
ロックＲＣＫの立ち上がりでラッチした出力データＲＤ
を出力している。

以上のことより、上記入力データＷＤは、読出クロック
ＲＣＫのタイミングと同期した出力データＲＤとしてデ
ィジタル機器内に取り込み可能となっている。

次に、読出クロックＲＣＫと書込クロックＷＣＫのクロ
ックの位相差Δｔが大きい場合（位相差ΔＬが９０°〜
２７０”）について説明する。ここで、タイムチャート
については第３図を以て説明する。

この場合、上述のクロックの位相差Δｔが小さい場合と
同様に読出クロックＲＣＫと書込クロックＷＣＫの信号
は、前記位相差判別回路２５に入力される。ここで、前
述同様読出クロックＲＣＫと書込クロックＷＣＫの信号
は、前記ＥＸ−ＯＲゲート４に人力されるが、その出力
信号は、上述の位相差ΔＬが小さい場合のものと異なり
、デユーティ比が５０以上である信号ＤＰのように出力
される。次に、上記ＥＸ−ＯＲゲート４の出力信号ＤＰ
は前記積分回路ＣＲＩで積分される。この時、上記ＥＸ
−ＯＲゲート４の出力信号ＤＰの波形はインバータゲー
ト５の闇値電圧以上の波形（“Ｈ″レベルとなる、従っ
て、インパークゲート５により反転後は“Ｌ”レベルと
なる。また、前述同様デユーティ比が５０近傍となって
も前記積分回路ＣＲ２の働きにより発振することはない
。

その後、上記積分回路ＣＲ２を通過した信号は、Ｄレジ
スフ６に入力される。当該Ｄレジスタ６は、上記積分回
路ＣＲ２を通過後の信号を上記読出クロックＲＣＫの立
ち上がりでラッチして“°Ｌ”レベルの位相差判別信号
ＰＳＳとして出力する。上記“Ｌ”レベルの位相差判別
信号ＰＳＳは、マルチプレクサ９に選択信号として入力
される。これにより、上記マルチプレクサ９は、その入
力端子Ａ、入力端子Ｂに入力される信号から入力端子Ａ
の信号を選択することになる。つまり、上記マルチプレ
クサ９は、上記入力端子Ａに入力されている上記Ｄレジ
スタ１のクロックイネーブル信号ＣＥＣ２を選択して制
御信号ＢＣＥとして出力する。

上述のようにしてマルチプレクサ９により選択され出力
された制御信号ＢＣＥは、上記Ｄレジスタ１０において
読出クロックＲＣＫの立ち上がりでラッチされマルチプ
レクサ１１の選択信号である上記切換制御信号Ｃ３とな
る。

ここで、上記マルチプレクサ１１は、前述の位相差Δｔ
が小さい場合と同様に上記切換制御信号Ｃ３に応じて、
先に並列化されたデータＰＷＤＩ。

ＰＷＤ２を順次交互に切換選択して信号ＳＲＤとして出
力する。つまり、上記マルチプレクサ１１は、上記切換
制御信号Ｃ５の“Ｈ”レベルで上記並列化されたデータ
ＰＷＤ２を選択し、“Ｌ”レベルで上記並列化されたデ
ータＰＷＤ１を選択する。ことになる。

つまり、上記並列化されたデータＰＷＤＩ、ＰＷＤ２ば
、上記読出クロックＲＣＫの立ち上がりのタイミングと
対応した上記切換制御信号Ｃ５により取り込まれている
ため、読出クロックＲＣＫと書込クロックＷＣＫの位相
差が吸収されたことになる。

また、Ｄレジスタ１２は前述同様に、上記シリアルな信
号に変換された信号ＳＲＤの安定した部分の信号を、確
実に読出クロックＲＣＫの立ち上がりでラッチした出力
データＲＤを出力している。

従って、上記人力データＷＤは、読出クロックＲＣＫの
タイミングと同期した出力データＲＤとしてディジタル
機器内に取り込み可能となっている。

その他、上述の実施例の変形例として、第４図に示すよ
うに、Ｄレジスタ１からマルチプレクサ９の入力端子Ａ
への経路の途中にＤレジスタ１３を入れる方法も考えら
れる。

つまり、上記Ｄレジスタ１３へ上記Ｄレジスタ１のクロ
ックイネーブル信号ＣＥＣ１を入力し、これを読出クロ
ックＲＣＫの立ち上がりでラッチしてその出力をマルチ
プレクサ９の入力端子Ａへの人力信号とする。また、同
時に上記クロックイネーブル信号ＣＥＣ１を上記Ｄレジ
スタ８へ入力し、読出クロックＲＣＫをインバータゲー
ト７で反転した後のタイミングでラッチして、当該出力
を上記マルチプレクサ９の入力端子Ｂへの入力信号とし
ていることにより、上記Ｄレジスタ１のクロックイネー
ブル信号ＣＥＣ２を使用せずに上述の実施例と同様の働
きをさせることも可能である。

ここで、実施例同様上記Ｄレジスタｌのクロックイネー
ブル信号ＣＥＣＩ、ＣＥＣ２はそれぞれ図示しないＤレ
ジスタ２．Ｄレジスタ３へ入力され、上記マルチプレク
サ９の出力信号である制御信号ＢＣＥは図示しないＤレ
ジスタ１０へ入力されている。

成が単純かつ小規模でありながら、高周波のディジタル
信号処理に有効な位相差吸収回路を得ることが可能とな
る。

【図面の簡単な説明】

第１図は本発明の位相差吸収回路の一例を示す回路図、
第２図は位相差Δｔが小さい場合のタイムチャート、第
３図は位相差Δｔが大きい場合のタイムチャート、第４
図は実施例回路の一部変形例を示す回路図である。 〔発明の効果〕 上述のように、本発明の位相差吸収回路を使用すること
により、従来の回路よりも、更に回路構成が単純かつ小
規模な回路を得ることができ、該回路により書込クロッ
クと読出クロックとの位相差を吸収することができる。

Claims (1)

【特許請求の範囲】
1. 入力データを書込クロックに応じて取り込み並列化し、
   並列化されたデータを読出クロックに応じて順次交互に
   切換選択手段により選択して出力することにより書込ク
   ロックと読出クロック間の位相差を吸収する位相差吸収
   回路において、書込クロックに基づいて形成され読出ク
   ロックでラッチされた互いに位相の異なる信号の一つを
   、書込クロックと読出クロックとの位相差に応じて選択
   して、上記切換選択手段の切換制御信号とする位相差吸
   収回路。